JPH06338195A - Device for managing number of writing times of electrically erasable nonvolatile memory - Google Patents
Device for managing number of writing times of electrically erasable nonvolatile memoryInfo
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- JPH06338195A JPH06338195A JP5129295A JP12929593A JPH06338195A JP H06338195 A JPH06338195 A JP H06338195A JP 5129295 A JP5129295 A JP 5129295A JP 12929593 A JP12929593 A JP 12929593A JP H06338195 A JPH06338195 A JP H06338195A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は電気的消去可能な不揮発
性メモリ（以下ＥＥＰＲＯＭとも記す）の書き込み回数
管理装置に関し、特にＥＥＰＲＯＭの書き込み装置に設
けられるＥＥＰＲＯＭの書き込み回数管理装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrically erasable non-volatile memory (hereinafter also referred to as an EEPROM) write count management device, and more particularly to an EEPROM write count management device provided in an EEPROM write device.
【０００２】[0002]
【従来の技術】ＥＥＰＲＯＭでは、記憶素子のデータを
書き込む回数に上限がある。したがって、ＥＥＰＲＯＭ
をランダムアクセスメモリ（以下ＲＡＭと記す）の代り
に使用した場合、特定のアドレスの書き込みを上限を越
えて行なうと、そのアドレスでは記憶しているはずのデ
ータが消失してしまうことがある。また、この場合にも
書き込み頻度の少ないアドレスはまだ使用可能である
が、一部のアドレスの書き込み上限のためにＥＥＰＲＭ
の素子全てを交換しなければならない。2. Description of the Related Art In an EEPROM, there is an upper limit to the number of times data in a memory element can be written. Therefore, the EEPROM
When is used instead of a random access memory (hereinafter referred to as RAM), if writing at a specific address exceeds the upper limit, data that should have been stored at that address may be lost. Also in this case, the address with a low write frequency can still be used, but due to the upper limit of the write of some addresses, the EEPRM
All of the elements must be replaced.
【０００３】これを解決するものとして、従来のＥＥＰ
ＲＯＭの書き込み回数管理装置は、例えばＥＥＰＲＯＭ
を複数のメモリブロックに分割し、その内の１または数
個のメモリブロックを最初の記憶領域として使用し、ま
た各メモリブロックに書き込み回数を記憶するカウンタ
を設け、カウンタが上限を越えた場合は、それまでの記
憶領域を使用禁止とし、未使用のメモリブロックに書き
込みを開始し、順次使用するようにしていた（特開平１
−２６４６９８号公報参照）。As a solution to this, the conventional EEP
The ROM write count management device is, for example, an EEPROM.
Is divided into a plurality of memory blocks, and one or several memory blocks among them are used as the first storage area. Also, each memory block is provided with a counter for storing the number of writes, and when the counter exceeds the upper limit, However, the storage area up to that point is prohibited from being used, writing is started in an unused memory block, and the blocks are sequentially used (Japanese Patent Laid-Open No. Hei 1
-264698 gazette).
【０００４】[0004]
【発明が解決しようとする課題】この従来のＥＥＰＲＯ
Ｍの書き込み回数管理装置では、あらかじめ未使用のメ
モリブロックを複数用意しておかなければならず、ＥＥ
ＰＲＯＭの容量を大きくする必要があった。また記憶領
域の中のデータで書き込み頻度が不均一の場合、書き込
み頻度に依存してメモリブロックを細かく分割管理しな
ければならないという問題があった。SUMMARY OF THE INVENTION This conventional EEPRO
In the write count management device of M, it is necessary to prepare a plurality of unused memory blocks in advance.
It was necessary to increase the capacity of the PROM. Further, when the writing frequency is uneven in the data in the storage area, there is a problem that the memory block must be finely divided and managed depending on the writing frequency.
【０００５】本発明の目的は、容量の小さいＥＥＰＲＯ
ＭにおいてもこのＥＥＰＲＯＭの寿命の向上を図ること
ができるＥＥＰＲＯＭの書き込み回数管理装置を提供す
ることにある。An object of the present invention is EEPRO having a small capacity.
It is another object of the present invention to provide an EEPROM write count management device capable of improving the life of the EEPROM even in M.
【０００６】[0006]
【課題を解決するための手段】本発明の第１の電気的消
去可能な不揮発性メモリの書き込み回数管理装置は、電
気的消去可能な不揮発性メモリの記憶領域を複数のメモ
リブロックに分割し、各メモリブロック毎に書き込み回
数を計数、記憶するカウンタと、アドレスバスのメモリ
ブロックと前記不揮発性メモリのメモリブロックを１対
１に対応付けるマッピング回路と、前記不揮発性メモリ
中のあるメモリブロックの書き込み回数が、あらかじめ
設定された所定の書き込み回数に達した場合に、当該メ
モリブロックと前記不揮発性メモリ中の書き込み回数が
最小のメモリブロックとの記憶内容および前記マッピン
グ回路の対応付けを入れ替える制御回路とを有する。A first electrically erasable nonvolatile memory write count management apparatus according to the present invention divides a memory area of an electrically erasable nonvolatile memory into a plurality of memory blocks, A counter that counts and stores the number of times of writing for each memory block, a mapping circuit that associates the memory block of the address bus with the memory block of the nonvolatile memory in a one-to-one correspondence, and the number of times of writing of a certain memory block in the nonvolatile memory When a preset number of times of writing is reached, a control circuit that exchanges the stored contents of the memory block and the memory block with the smallest number of times of writing in the nonvolatile memory and the correspondence of the mapping circuit with each other. Have.
【０００７】この場合、電気的消去可能な不揮発性メモ
リは、例えば集積回路のメモリや磁気ディスク等であ
る。In this case, the electrically erasable nonvolatile memory is, for example, an integrated circuit memory or a magnetic disk.
【０００８】本発明の第２の電気的消去可能な不揮発性
メモリの書き込み回数管理装置は、電気的消去可能な不
揮発性メモリの記憶領域を複数のメモリブロックに分割
し、各メモリブロック毎に書き込み回数を計数、記憶す
るカウンタと、アドレスバスのメモリブロックと前記不
揮発性メモリのメモリブロックを１対１に対応付けるマ
ッピング回路と、前記不揮発性メモリ中のあるメモリブ
ロックの書き込み回数が、あらかじめ前記不揮発性メモ
リに設定された書き込み回数の上限のｋ分の１（ｋは自
然数）の書き込み回数のｎ倍（ｎは自然数で、ｋの２分
の１以下）に達した場合に、当該メモリブロックと前記
不揮発性メモリ中の書き込み回数が最小のメモリブロッ
クとの記憶内容および前記マッピング回路の対応付けを
入れ替える制御回路とを有する。A second electrically erasable nonvolatile memory write count management apparatus according to the present invention divides a memory area of the electrically erasable nonvolatile memory into a plurality of memory blocks, and writes to each memory block. A counter that counts and stores the number of times, a mapping circuit that associates the memory block of the address bus with the memory block of the non-volatile memory in a one-to-one correspondence, and the number of times of writing of a certain memory block in the non-volatile memory is the non-volatile When the number of write times is 1 / k of the upper limit of the number of writes set in the memory (k is a natural number) (n is a natural number and less than or equal to half of k), the memory block and the memory block A control time for replacing the correspondence between the memory contents and the mapping circuit in the nonvolatile memory, which has the smallest number of writes. With the door.
【０００９】この場合、電気的消去可能な不揮発性メモ
リは、例えば集積回路のメモリや磁気ディスク等であ
る。In this case, the electrically erasable nonvolatile memory is, for example, an integrated circuit memory or a magnetic disk.
【００１０】[0010]
【作用】書き込み頻度の高いメモリブロックと書き込み
頻度の低いメモリブロックを入れ替えて使用すること
で、不揮発性メモリの各メモリブロックへの書き込み回
数を均一化する。By using the memory block with a high write frequency and the memory block with a low write frequency in an interchanged manner, the number of writes to each memory block of the nonvolatile memory is made uniform.
【００１１】[0011]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１２】図１は本発明の電気的消去可能な不揮発性
メモリの書き込み回数管理装置の一実施例を示すブロッ
ク図、図２は本実施例のカウントアップによるマッピン
グ変更手順を示すフローチャート、図３はカウントアッ
プによるマッピング変更例（Ｌ＝１０００の場合）を示
し、（ａ）はマッピング変更直前のマッピングを示す説
明図、（ｂ）はマッピング変更直後のマッピングを示す
説明図である。FIG. 1 is a block diagram showing an embodiment of an electrically erasable nonvolatile memory write count management apparatus according to the present invention, FIG. 2 is a flow chart showing a mapping changing procedure by counting up in this embodiment, and FIG. Shows an example of mapping change by counting up (when L = 1000), (a) is an explanatory view showing mapping just before mapping change, and (b) is an explanatory view showing mapping just after mapping change.
【００１３】図１に示すＥＥＰＲＯＭ１は、図３
（ａ），（ｂ）に示すように、２m 個（ｍは自然数）の
メモリブロック（ブロック１−１〜ブロック１−２m ）
に分割されている電気的消去可能な不揮発性メモリであ
る。マッピング回路２は、アドレスバス５によるＥＥＰ
ＲＯＭ１のアドレス空間を２m 個に区分したメモリブロ
ック（ブロック５−１〜ブロック５−２m ）と、ＥＥＰ
ＲＯＭ１のメモリブロック（ブロック１−１〜ブロック
１−２m ）とを１対１に対応付けるもので、制御回路４
によりその対応（マッピング）を変更できる。書き込み
回数カウンタ３は、ＥＥＰＲＯＭ１の２m 個のメモリブ
ロック（ブロック１−１〜ブロック１−２m ）に対応し
て各メモリブロックに対する書き込み回数をそれぞれ計
数し、記憶する２m 個のカウンタ（カウンタ３−１〜カ
ウンタ３−２m ）からなるものである。また書き込み回
数カウンタ３は、各メモリブロックの書き込み回数があ
らかじめＥＥＰＲＯＭ１に設定された書き込み回数の上
限のｋ分の１（ｋは自然数）の書き込み回数Ｌのｎ倍
（ｎは自然数で、ｋの２分の１以下）、すなわちｎ×Ｌ
に達した場合に、制御回路４に通知する。制御回路４
は、書き込み回数カウンタ３からの上記通知を受ける
と、図２に示す手順で当該カウンタ（カウンタ３−Ｍと
する）に対応するメモリブロック（メモリブロック１−
Ｍとする）と、カウント値が最小のカウンタ（カウンタ
３−Ｓとする）に対応するメモリブロック（メモリブロ
ック１−Ｓとする）のデータを入れ替え、かつその入れ
替えに応じてマッピング回路２の対応付けを変更する。The EEPROM 1 shown in FIG.
As shown in (a) and (b), 2 m (m is a natural number) memory blocks (block 1-1 to block 1-2 m ).
It is an electrically erasable non-volatile memory divided into. The mapping circuit 2 uses the address bus 5 for EEP.
The ROM1 address space of 2 m pieces to the classification memory block (block 5-1 Block 5-2 m), EEP
The memory block (block 1-1 to block 1-2 m ) of the ROM 1 is associated with the control circuit 4 in a one-to-one correspondence.
Can change the correspondence (mapping). The write counter 3 counts each write count for the corresponding to the memory block 2 m memory blocks (blocks 1-1 Block 1-2 m) of EEPROM 1, storage for 2 m pieces of counters (counter 3-1 to counter 3-2 m ). Further, the write count counter 3 is n times the write count L (k is a natural number, which is 1 / k of the upper limit of the write count set in advance in the EEPROM 1 (k is a natural number). Less than or equal to one)
When it reaches, the control circuit 4 is notified. Control circuit 4
When receiving the above notification from the write number counter 3, the memory block (memory block 1-) corresponding to the counter (counter 3-M) is processed by the procedure shown in FIG.
M) and the data of the memory block (memory block 1-S) corresponding to the counter with the smallest count value (counter 3-S), and the mapping circuit 2 responds according to the replacement. Change the attachment.
【００１４】次に、本実施例のマッピング変更手順につ
いて説明する。Next, the mapping changing procedure of this embodiment will be described.
【００１５】ここでは、あらかじめＥＥＰＲＯＭ１に設
定された書き込み回数の上限は１００００回、ｋは５、
Ｌは１０００回、ｎは２とする。したがって、ｎ×Ｌ＝
２０００とする。In this case, the upper limit of the number of times of writing set in the EEPROM 1 in advance is 10,000 times, and k is 5,
L is 1000 times and n is 2. Therefore, n × L =
Set to 2000.
【００１６】図３（ａ）に示すように、最初はアドレス
バス５の各メモリブロック（ブロック５−１〜ブロック
５−２m ）と、ＥＥＰＲＯＭ１の各メモリブロック（ブ
ロック１−１〜ブロック１−２m ）とは、１対１に対応
している。図２において、ＥＥＰＲＯＭ１の各メモリブ
ロックに対する繰り返しの書き込みが開始されると、書
き込み回数カウンタ３の各カウンタ３−１〜３−２m が
カウントアップする（ステップ６１）。カウンタ３−１
のカウント値が２０００、カウンタ３−２のカウント値
が１２００、カウンタ３−３のカウント値が８００、カ
ウンタ３−２mのカウント値が１１００となったとす
る。すなわちカウンタ３−１のカウント値がｎ×Ｌ＝２
０００に達したので、カウンタ３−１をカウンタ３−Ｍ
とする。すると制御回路４は、カウント値が最小のカウ
ンタ３−３（８００回）を捜し（ステップ６２）、カウ
ンタ３−Ｓとする。そして、カウンタ３−Ｍのメモリブ
ロック（ブロック１−１）の記憶データ「Ａ」とカウン
タ３−Ｓのメモリブロック（ブロック１−３）の記憶デ
ータ「Ｃ」とを入れ替えた後（ステップ６３）、これら
カウンタ３−Ｍとカウンタ３−ＳのＥＥＰＲＯＭ１のメ
モリブロックとアドレスバス５のメモリブロックとの対
応（マッピング）を変更する（ステップ６４）。すなわ
ち図３（ｂ）に示すように、アドレスバス５のブロック
５−１をＥＥＰＲＯＭ１のブロック１−３と、アドレス
バス５のブロック５−３をＥＥＰＲＯＭ１のブロック１
−１と対応付ける。したがって、アドレスバス５のブロ
ック５−１はこの時点で書き込み回数が８００回とな
り、アドレスバス５のブロック５−３は書き込み回数が
２０００回となる。As shown in FIG. 3A, initially, each memory block (block 5-1 to block 5-2 m ) of the address bus 5 and each memory block (block 1-1 to block 1-) of the EEPROM 1 are first. 2 m ) has a one-to-one correspondence. In FIG. 2, when the repeated writing to each memory block of the EEPROM 1 is started, the counters 3-1 to 3-2 m of the write number counter 3 count up (step 61). Counter 3-1
, The counter 3-2 has a count value of 1200, the counter 3-3 has a count value of 800, and the counter 3-2 m has a count value of 1100. That is, the count value of the counter 3-1 is n × L = 2
000 has been reached, the counter 3-1 is replaced by the counter 3-M.
And Then, the control circuit 4 searches for the counter 3-3 (800 times) having the smallest count value (step 62) and sets it as the counter 3-S. Then, after replacing the storage data “A” of the memory block (block 1-1) of the counter 3-M and the storage data “C” of the memory block (block 1-3) of the counter 3-S (step 63). The correspondence (mapping) between the memory block of the EEPROM 1 and the memory block of the address bus 5 of these counters 3-M and 3-S is changed (step 64). That is, as shown in FIG. 3B, the block 5-1 of the address bus 5 is the block 1-3 of the EEPROM 1 and the block 5-3 of the address bus 5 is the block 1 of the EEPROM 1.
Corresponds to -1. Therefore, the block 5-1 of the address bus 5 has a write count of 800 times at this point, and the block 5-3 of the address bus 5 has a write count of 2000 times.
【００１７】上述したように、ＥＥＰＲＯＭ１の書き込
み上限回数を１００００回とすると、１００００÷１０
００（Ｌ）＝１０回となり、上記の操作を１０回以上繰
り返してもＥＥＰＲＯＭ１のブロック１−１の書き込み
回数は１００００回に至らない。As described above, assuming that the upper limit number of writing of the EEPROM 1 is 10,000, 10,000 / 10
00 (L) = 10 times, and even if the above operation is repeated 10 times or more, the number of times of writing in the block 1-1 of the EEPROM 1 does not reach 10000 times.
【００１８】[0018]
【発明の効果】以上説明したように本発明は、書き込み
頻度の高いメモリブロックと書き込み頻度の低いメモリ
ブロックを入れ替えて使用し、ＥＥＰＲＯＭの各メモリ
ブロックへの書き込み回数を均一化することにより、容
量の小さいＥＥＰＲＯＭにおいても、また、特定のアド
レスに対する書き込み頻度が多く、書き込み上限回数を
越える用途においても、将来書き換えるための余分な記
憶領域を持つことなく、このＥＥＰＲＯＭが使用可能と
なり、有効に記憶領域が活用できるとともに、寿命を向
上させることができる効果がある。As described above, according to the present invention, a memory block with a high write frequency and a memory block with a low write frequency are used interchangeably, and the number of times of writing to each memory block of the EEPROM is made uniform, so that the capacity is increased. In the case of an EEPROM with a small number of times, or even in a case where the frequency of writing to a specific address is high and the maximum number of times of writing is exceeded, this EEPROM can be used without having an extra storage area for rewriting in the future, and the storage area can be effectively used. Can be utilized and has the effect of improving the life.
【図１】本発明の電気的消去可能な不揮発性メモリの書
き込み回数管理装置の一実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing an embodiment of a write count management device for an electrically erasable nonvolatile memory according to the present invention.
【図２】本実施例のカウントアップによるマッピング変
更手順を示すフローチャートである。FIG. 2 is a flowchart showing a mapping changing procedure by counting up according to the present embodiment.
【図３】カウントアップによるマッピング変更例（Ｌ＝
１０００の場合）を示し、（ａ）はマッピング変更直前
のマッピングを示す説明図、（ｂ）はマッピング変更直
後のマッピングを示す説明図である。FIG. 3 is an example of changing mapping by counting up (L =
1000)), (a) is an explanatory diagram showing a mapping immediately before the mapping is changed, and (b) is an explanatory diagram showing a mapping immediately after the mapping is changed.
１ ＥＥＰＲＯＭ ２ マッピング回路 ３ 書き込み回数カウンタ ４ 制御回路 ５ アドレスバス 1 EEPROM 2 Mapping circuit 3 Write counter 4 Control circuit 5 Address bus
Claims (6)
領域を複数のメモリブロックに分割し、各メモリブロッ
ク毎に書き込み回数を計数、記憶するカウンタと、 アドレスバスのメモリブロックと前記不揮発性メモリの
メモリブロックを１対１に対応付けるマッピング回路
と、 前記不揮発性メモリ中のあるメモリブロックの書き込み
回数が、あらかじめ設定された所定の書き込み回数に達
した場合に、当該メモリブロックと前記不揮発性メモリ
中の書き込み回数が最小のメモリブロックとの記憶内容
および前記マッピング回路の対応付けを入れ替える制御
回路とを有する電気的消去可能な不揮発性メモリの書き
込み回数管理装置。1. A memory area of an electrically erasable non-volatile memory is divided into a plurality of memory blocks, a counter for counting and storing the number of times of writing for each memory block, an address bus memory block, and the non-volatile memory. A mapping circuit for associating the memory blocks of 1 to 1 with each other, and when the number of writes of a certain memory block in the nonvolatile memory reaches a preset number of writes, the memory block and the nonvolatile memory A writing number management device of an electrically erasable non-volatile memory having a control circuit that exchanges the stored contents with a memory block having the smallest writing number and the mapping circuit.
回路のメモリである請求項１記載の電気的消去可能な不
揮発性メモリの書き込み回数管理装置。2. The electrically erasable nonvolatile memory write count management device according to claim 1, wherein the electrically erasable nonvolatile memory is a memory of an integrated circuit.
ディスクである請求項１記載の電気的消去可能な不揮発
性メモリの書き込み回数管理装置。3. The electrically erasable nonvolatile memory write count management device according to claim 1, wherein the electrically erasable nonvolatile memory is a magnetic disk.
領域を複数のメモリブロックに分割し、各メモリブロッ
ク毎に書き込み回数を計数、記憶するカウンタと、 アドレスバスのメモリブロックと前記不揮発性メモリの
メモリブロックを１対１に対応付けるマッピング回路
と、 前記不揮発性メモリ中のあるメモリブロックの書き込み
回数が、あらかじめ前記不揮発性メモリに設定された書
き込み回数の上限のｋ分の１（ｋは自然数）の書き込み
回数のｎ倍（ｎは自然数で、ｋの２分の１以下）に達し
た場合に、当該メモリブロックと前記不揮発性メモリ中
の書き込み回数が最小のメモリブロックとの記憶内容お
よび前記マッピング回路の対応付けを入れ替える制御回
路とを有する電気的消去可能な不揮発性メモリの書き込
み回数管理装置。4. A memory area of an electrically erasable non-volatile memory is divided into a plurality of memory blocks, a counter for counting and storing the number of times of writing for each memory block, a memory block of an address bus, and the non-volatile memory. Mapping circuit for associating one memory block with one-to-one correspondence, and the number of writes of a certain memory block in the nonvolatile memory is 1 / k of the upper limit of the number of writes preset in the nonvolatile memory (k is a natural number) When n times (n is a natural number and less than or equal to ½ of k) the number of writing times of the memory block and the memory content of the memory block and the memory block having the smallest number of writing times in the non-volatile memory and the mapping are performed. An electrically erasable non-volatile memory write count management device having a control circuit for switching the correspondence of circuits.
回路のメモリである請求項４記載の電気的消去可能な不
揮発性メモリの書き込み回数管理装置。5. The electrically erasable nonvolatile memory write count management device according to claim 4, wherein the electrically erasable nonvolatile memory is a memory of an integrated circuit.
ディスクである請求項４記載の電気的消去可能な不揮発
性メモリの書き込み回数管理装置。6. The electrically erasable nonvolatile memory write count management device according to claim 4, wherein the electrically erasable nonvolatile memory is a magnetic disk.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129295A JPH06338195A (en) | 1993-05-31 | 1993-05-31 | Device for managing number of writing times of electrically erasable nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129295A JPH06338195A (en) | 1993-05-31 | 1993-05-31 | Device for managing number of writing times of electrically erasable nonvolatile memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338195A true JPH06338195A (en) | 1994-12-06 |
Family
ID=15006043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5129295A Pending JPH06338195A (en) | 1993-05-31 | 1993-05-31 | Device for managing number of writing times of electrically erasable nonvolatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338195A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996028826A1 (en) * | 1995-03-15 | 1996-09-19 | Hitachi, Ltd. | Semiconductor memory device having deterioration determining function |
| US6223311B1 (en) | 1995-03-15 | 2001-04-24 | Hitachi, Ltd. | Semiconductor memory device having deterioration determining function |
| JP2001273196A (en) * | 2000-03-27 | 2001-10-05 | Nec Corp | Device and method for managing backup data |
| US6694460B2 (en) | 1997-09-11 | 2004-02-17 | Renesas Technology Corporation | Semiconductor memory device having deterioration determining function |
| US7027805B1 (en) | 1999-08-05 | 2006-04-11 | Matsushita Electric Industrial Co., Ltd. | Mobile communication terminal |
| EP1705572A1 (en) * | 2004-01-09 | 2006-09-27 | Matsushita Electric Industrial Co., Ltd. | Information recording medium |
| KR100851118B1 (en) * | 2006-03-07 | 2008-08-08 | 히다찌 시스템즈 & 서비시즈, 리미티드 | Data management and control system in semiconductor flash memory, semiconductor flash memory accommodation apparatus, monitor camera apparatus, and data management method in semiconductor flash memory |
| JP2014078262A (en) * | 2006-11-24 | 2014-05-01 | Lsi Inc | Techniques for multi-memory device lifetime management |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215794A (en) * | 1982-06-08 | 1983-12-15 | Toshiba Corp | Non-volatile memory device |
| JPS60212900A (en) * | 1984-04-09 | 1985-10-25 | Nec Corp | Semiconductor fixed memory |
| JPS62283496A (en) * | 1986-05-31 | 1987-12-09 | Canon Inc | Management system for of number of times of writing programmable read only memory |
-
1993
- 1993-05-31 JP JP5129295A patent/JPH06338195A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215794A (en) * | 1982-06-08 | 1983-12-15 | Toshiba Corp | Non-volatile memory device |
| JPS60212900A (en) * | 1984-04-09 | 1985-10-25 | Nec Corp | Semiconductor fixed memory |
| JPS62283496A (en) * | 1986-05-31 | 1987-12-09 | Canon Inc | Management system for of number of times of writing programmable read only memory |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996028826A1 (en) * | 1995-03-15 | 1996-09-19 | Hitachi, Ltd. | Semiconductor memory device having deterioration determining function |
| US5978941A (en) * | 1995-03-15 | 1999-11-02 | Hitachi, Ltd. | Semiconductor memory device having deterioration determining function |
| US6223311B1 (en) | 1995-03-15 | 2001-04-24 | Hitachi, Ltd. | Semiconductor memory device having deterioration determining function |
| US6694460B2 (en) | 1997-09-11 | 2004-02-17 | Renesas Technology Corporation | Semiconductor memory device having deterioration determining function |
| US7027805B1 (en) | 1999-08-05 | 2006-04-11 | Matsushita Electric Industrial Co., Ltd. | Mobile communication terminal |
| JP2001273196A (en) * | 2000-03-27 | 2001-10-05 | Nec Corp | Device and method for managing backup data |
| EP1705572A1 (en) * | 2004-01-09 | 2006-09-27 | Matsushita Electric Industrial Co., Ltd. | Information recording medium |
| EP1705572A4 (en) * | 2004-01-09 | 2007-05-09 | Matsushita Electric Ind Co Ltd | Information recording medium |
| KR100851118B1 (en) * | 2006-03-07 | 2008-08-08 | 히다찌 시스템즈 & 서비시즈, 리미티드 | Data management and control system in semiconductor flash memory, semiconductor flash memory accommodation apparatus, monitor camera apparatus, and data management method in semiconductor flash memory |
| JP2014078262A (en) * | 2006-11-24 | 2014-05-01 | Lsi Inc | Techniques for multi-memory device lifetime management |
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