JPH06310569A - 半導体素子のフェースダウンボンディング法 - Google Patents
半導体素子のフェースダウンボンディング法Info
- Publication number
- JPH06310569A JPH06310569A JP10118193A JP10118193A JPH06310569A JP H06310569 A JPH06310569 A JP H06310569A JP 10118193 A JP10118193 A JP 10118193A JP 10118193 A JP10118193 A JP 10118193A JP H06310569 A JPH06310569 A JP H06310569A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- circuit board
- pattern surface
- hole
- bonding method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 実装精度の向上を図り、チャック部として安
価な平コレットを使用可能な小量多品種生産に適したフ
ェースダウンボンディング法を提供する。 【構成】 チップマウンタの平コレット20で半導体素子
を保持し、パターン面10a上の各バンプ11を回路基板1上
の各接続端子5に接合する半導体素子のフェースダウン
ボンディング法であり、回路基板1に、各接続端子5に対
する位置決め基準となる貫通孔1aを設ける工程と、パタ
ーン面10a上に、各バンプ11に対する位置決め基準となる
十字マーク30aを設ける工程と、パターン面を回路基板に
近接させた状態で、パターン面上の十字マーク30aを貫通
孔1aの下方から撮像カメラ22により認識する工程と、撮
像カメラの出力を画像処理して得られる画像情報に基づ
き、十字マークを貫通孔と位置合わせされるように平コ
レットの位置を制御する工程と、位置合わせが完了した
状態で半導体素子を回路基板側へ押し下げる工程とから
なる。
価な平コレットを使用可能な小量多品種生産に適したフ
ェースダウンボンディング法を提供する。 【構成】 チップマウンタの平コレット20で半導体素子
を保持し、パターン面10a上の各バンプ11を回路基板1上
の各接続端子5に接合する半導体素子のフェースダウン
ボンディング法であり、回路基板1に、各接続端子5に対
する位置決め基準となる貫通孔1aを設ける工程と、パタ
ーン面10a上に、各バンプ11に対する位置決め基準となる
十字マーク30aを設ける工程と、パターン面を回路基板に
近接させた状態で、パターン面上の十字マーク30aを貫通
孔1aの下方から撮像カメラ22により認識する工程と、撮
像カメラの出力を画像処理して得られる画像情報に基づ
き、十字マークを貫通孔と位置合わせされるように平コ
レットの位置を制御する工程と、位置合わせが完了した
状態で半導体素子を回路基板側へ押し下げる工程とから
なる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子を直接回路
基板に接合するワイヤレスボンディング法の一種であ
る、COB(Chip on Board)方式による半導体素子のフェー
スダウンボンディング法に関する。
基板に接合するワイヤレスボンディング法の一種であ
る、COB(Chip on Board)方式による半導体素子のフェー
スダウンボンディング法に関する。
【０００２】
【従来の技術】従来、このような半導体素子のフェース
ダウンボンディング法としては、図７（ａ），（ｂ）に
示すように、半導体素子パターン面７０ａを回路基板側
に向けて、チップマウンタのチャック部７１で半導体素
子７０を保持し、半導体素子パターン面７０ａ上の各電
極部、例えば各電極パッド上に形成された各バンプ７０
ｂを回路基板上の半導体素子実装部にある配線パターン
の各接続端子に接合し、半導体素子７０の電極と回路基
板の配線パターンとをバンプ７０ｂを介して接続する方
法が知られている。
ダウンボンディング法としては、図７（ａ），（ｂ）に
示すように、半導体素子パターン面７０ａを回路基板側
に向けて、チップマウンタのチャック部７１で半導体素
子７０を保持し、半導体素子パターン面７０ａ上の各電
極部、例えば各電極パッド上に形成された各バンプ７０
ｂを回路基板上の半導体素子実装部にある配線パターン
の各接続端子に接合し、半導体素子７０の電極と回路基
板の配線パターンとをバンプ７０ｂを介して接続する方
法が知られている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、半導体素子パターン面７０ａを下向きにし
て半導体素子７０が回路基板に実装されるので、回路基
板に対する半導体素子７０の位置確認、すなわち半導体
素子７０の各電極部（各バンプ７０ｂ）が回路基板の各
接続端子と合致しているか否かの位置確認をするのが難
しく、半導体素子７０の各電極部を回路基板の各接続端
子に正しい位置で接合するのが難しいという問題点があ
った。
来技術では、半導体素子パターン面７０ａを下向きにし
て半導体素子７０が回路基板に実装されるので、回路基
板に対する半導体素子７０の位置確認、すなわち半導体
素子７０の各電極部（各バンプ７０ｂ）が回路基板の各
接続端子と合致しているか否かの位置確認をするのが難
しく、半導体素子７０の各電極部を回路基板の各接続端
子に正しい位置で接合するのが難しいという問題点があ
った。
【０００４】また、上記従来技術では、半導体素子７０
の実装精度を良くするために、チップマウンタのチャッ
ク部７１として角錐コレットを使用し、半導体素子７０
の中心が角錐コレット７１の軸心と合致しかつ半導体素
子パターン面７０ａが水平になるように、チップマウン
タに対する半導体素子の位置決めをしてから、半導体素
子７０を角錐コレット７１で真空チャックして回路基板
側へ所定量搬送するようにしている。ところが、この場
合、半導体素子の搬送中に半導体素子が動いて傾いてし
まったりすることがあり、角錐コレット７１で保持され
た半導体素子を正確に所定量搬送したとしても、半導体
素子の各電極部を回路基板の各接続端子に正しい位置で
接合するのが難しいとともに、角錐コレットは個々の半
導体素子の大きさに合わせて作る必要があり、また一つ
一つが高価であり、小量多品種生産には不向きであると
いう問題点があった。
の実装精度を良くするために、チップマウンタのチャッ
ク部７１として角錐コレットを使用し、半導体素子７０
の中心が角錐コレット７１の軸心と合致しかつ半導体素
子パターン面７０ａが水平になるように、チップマウン
タに対する半導体素子の位置決めをしてから、半導体素
子７０を角錐コレット７１で真空チャックして回路基板
側へ所定量搬送するようにしている。ところが、この場
合、半導体素子の搬送中に半導体素子が動いて傾いてし
まったりすることがあり、角錐コレット７１で保持され
た半導体素子を正確に所定量搬送したとしても、半導体
素子の各電極部を回路基板の各接続端子に正しい位置で
接合するのが難しいとともに、角錐コレットは個々の半
導体素子の大きさに合わせて作る必要があり、また一つ
一つが高価であり、小量多品種生産には不向きであると
いう問題点があった。
【０００５】本発明は、実装精度の向上を図るととも
に、チャック部として安価な平コレットを使用すること
によってチャック部の共用化を図り小量多品種生産に適
したフェースダウンボンディング法を提供することを目
的としている。
に、チャック部として安価な平コレットを使用すること
によってチャック部の共用化を図り小量多品種生産に適
したフェースダウンボンディング法を提供することを目
的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体素子パターン面を回路基板側に向
けて、チップマウンタのチャック部で半導体素子を保持
し、半導体素子パターン面上の各電極部を回路基板上の
半導体素子実装部にある配線パターンの各接続端子に接
合する半導体素子のフェースダウンボンディング法にお
いて、前記回路基板に、前記各接続端子に対する位置決
め基準となる貫通孔を設ける工程と、前記半導体素子パ
ターン面上に、前記各電極部に対する位置決め基準とな
る基準パターンを設ける工程と、前記半導体素子パター
ン面を前記回路基板に近接させた状態で、前記半導体素
子パターン面上の前記基準パターンを前記貫通孔の下方
から撮像カメラにより認識する工程と、前記撮像カメラ
の出力を画像処理して得られる画像情報に基づき、前記
基準パターンを前記貫通孔と位置合わせされるように前
記チャック部の位置を制御する工程と、前記位置合わせ
が完了した状態で前記半導体素子を前記回路基板側へ押
し下げる工程とからなる。
に、本発明は、半導体素子パターン面を回路基板側に向
けて、チップマウンタのチャック部で半導体素子を保持
し、半導体素子パターン面上の各電極部を回路基板上の
半導体素子実装部にある配線パターンの各接続端子に接
合する半導体素子のフェースダウンボンディング法にお
いて、前記回路基板に、前記各接続端子に対する位置決
め基準となる貫通孔を設ける工程と、前記半導体素子パ
ターン面上に、前記各電極部に対する位置決め基準とな
る基準パターンを設ける工程と、前記半導体素子パター
ン面を前記回路基板に近接させた状態で、前記半導体素
子パターン面上の前記基準パターンを前記貫通孔の下方
から撮像カメラにより認識する工程と、前記撮像カメラ
の出力を画像処理して得られる画像情報に基づき、前記
基準パターンを前記貫通孔と位置合わせされるように前
記チャック部の位置を制御する工程と、前記位置合わせ
が完了した状態で前記半導体素子を前記回路基板側へ押
し下げる工程とからなる。
【０００７】
【作用】半導体素子パターン面を回路基板に近接させた
状態で、半導体素子パターン面上の基準パターンを貫通
孔の下方から撮像カメラにより認識し、撮像カメラの出
力を画像処理して得られる画像情報に基づき、基準パタ
ーンを貫通孔と位置合わせされるようにチップマウンタ
のチャック部の位置を制御し、この位置合わせが完了し
た状態で半導体素子を回路基板側へ押し下げることによ
り、半導体素子パターン面上の各電極部を回路基板上の
半導体素子実装部にある配線パターンの各接続端子に接
合するので、半導体素子の各電極部が回路基板の各接続
端子に正しい位置で接合される。
状態で、半導体素子パターン面上の基準パターンを貫通
孔の下方から撮像カメラにより認識し、撮像カメラの出
力を画像処理して得られる画像情報に基づき、基準パタ
ーンを貫通孔と位置合わせされるようにチップマウンタ
のチャック部の位置を制御し、この位置合わせが完了し
た状態で半導体素子を回路基板側へ押し下げることによ
り、半導体素子パターン面上の各電極部を回路基板上の
半導体素子実装部にある配線パターンの各接続端子に接
合するので、半導体素子の各電極部が回路基板の各接続
端子に正しい位置で接合される。
【０００８】
【実施例】以下、図面に基づいて本発明の一実施例に係
る半導体素子のフェースダウンボンディング法を説明す
る。なお、この明細書中で、フェースダウンボンディン
グ法とは、COB(Chip on Board)方式により半導体素子を
直接回路基板に接合するワイヤレスボンディング法のこ
とである。
る半導体素子のフェースダウンボンディング法を説明す
る。なお、この明細書中で、フェースダウンボンディン
グ法とは、COB(Chip on Board)方式により半導体素子を
直接回路基板に接合するワイヤレスボンディング法のこ
とである。
【０００９】図２は本発明の一実施例に係る半導体素子
のフェースダウンボンディング法に使用する回路基板を
示している。図２および図３に示すように、回路基板１
には、配線パターン２が形成されている。配線パターン
２の一部は、印刷により形成されたソルダレジスト３に
より被覆されている。また、回路基板１の半導体素子実
装部４では、配線パターン２の複数（この実施例では１
１コ）の接続端子５が外部に露出している。
のフェースダウンボンディング法に使用する回路基板を
示している。図２および図３に示すように、回路基板１
には、配線パターン２が形成されている。配線パターン
２の一部は、印刷により形成されたソルダレジスト３に
より被覆されている。また、回路基板１の半導体素子実
装部４では、配線パターン２の複数（この実施例では１
１コ）の接続端子５が外部に露出している。
【００１０】一方、前記回路基板１に接合される半導体
素子１０には、図１（ａ）および図４に示すように、パ
ターン面（半導体素子パターン面）１０ａ上の電極パッ
ド（図示省略）に、前記配線パターン２と同様に金でで
きた複数（前記接続端子５と同数）のバンプ１１が形成
されている。各バンプ１１は、前記各接続端子５の端部
に対応する位置に形成されている。
素子１０には、図１（ａ）および図４に示すように、パ
ターン面（半導体素子パターン面）１０ａ上の電極パッ
ド（図示省略）に、前記配線パターン２と同様に金でで
きた複数（前記接続端子５と同数）のバンプ１１が形成
されている。各バンプ１１は、前記各接続端子５の端部
に対応する位置に形成されている。
【００１１】また、本発明の一実施例に係る半導体素子
のフェースダウンボンディング法を実施するために、図
４に示すように、半導体素子１０を真空チャックして保
持する平コレット（チャック部）２０を有し、この平コ
レット２０で保持された半導体素子１０を搬送するため
のチップマウンタ２１と、２台の撮像カメラ２２，２３
と、両撮像カメラ２２，２３からの各出力を画像処理し
て画像情報信号を出力する画像処理装置２４と、平コレ
ット２０が載置されたチップマウンタ２１のＸＹテーブ
ルまたは平コレット２０を保持しているチップマウンタ
２１のロボットアームを駆動する駆動装置２５と、画像
処理装置２４からの画像情報信号に基づき駆動装置２５
を制御する制御部（ＣＰＵ）２６とが設けられている。
のフェースダウンボンディング法を実施するために、図
４に示すように、半導体素子１０を真空チャックして保
持する平コレット（チャック部）２０を有し、この平コ
レット２０で保持された半導体素子１０を搬送するため
のチップマウンタ２１と、２台の撮像カメラ２２，２３
と、両撮像カメラ２２，２３からの各出力を画像処理し
て画像情報信号を出力する画像処理装置２４と、平コレ
ット２０が載置されたチップマウンタ２１のＸＹテーブ
ルまたは平コレット２０を保持しているチップマウンタ
２１のロボットアームを駆動する駆動装置２５と、画像
処理装置２４からの画像情報信号に基づき駆動装置２５
を制御する制御部（ＣＰＵ）２６とが設けられている。
【００１２】本発明の一実施例に係る半導体素子のフェ
ースダウンボンディング法は、下記の各工程（１）〜
（６）を有している。
ースダウンボンディング法は、下記の各工程（１）〜
（６）を有している。
【００１３】（１）前記回路基板１に、各接続端子５に
対する位置決め基準となる円形の貫通孔１ａ，１ｂを設
ける（図２および図４を参照）。貫通孔１ａは、前記半
導体実装部４の中心部に設けられている。一方、貫通孔
１ｂは、貫通孔１ａから任意の距離だけ離れていればよ
い。
対する位置決め基準となる円形の貫通孔１ａ，１ｂを設
ける（図２および図４を参照）。貫通孔１ａは、前記半
導体実装部４の中心部に設けられている。一方、貫通孔
１ｂは、貫通孔１ａから任意の距離だけ離れていればよ
い。
【００１４】（２）前記半導体素子１０のパターン面１
０ａ上に、前記各バンプ１１に対する位置決め基準とな
る基準パターンであり、貫通孔１ａと位置決めされる十
字マーク３０ａを設けるとともに、前記チップマウンタ
２１の、回路基板１と対向する面２１ａ上に、各バンプ
１１に対する位置決め基準となる基準パターンであり、
貫通孔１ｂと位置決めされる十字マーク３０ｂを設ける
（図４および図５を参照）。
０ａ上に、前記各バンプ１１に対する位置決め基準とな
る基準パターンであり、貫通孔１ａと位置決めされる十
字マーク３０ａを設けるとともに、前記チップマウンタ
２１の、回路基板１と対向する面２１ａ上に、各バンプ
１１に対する位置決め基準となる基準パターンであり、
貫通孔１ｂと位置決めされる十字マーク３０ｂを設ける
（図４および図５を参照）。
【００１５】（３）半導体素子１０のパターン面１０ａ
が水平になるように、半導体素子１０を平コレット２０
で真空チャックして回路基板１の上方へ搬送する（図１
（ａ）を参照）。
が水平になるように、半導体素子１０を平コレット２０
で真空チャックして回路基板１の上方へ搬送する（図１
（ａ）を参照）。
【００１６】（４）半導体素子１０のパターン面１０ａ
を回路基板１に近接させた状態（図１（ａ）の状態）
で、パターン面１０ａ上の十字マーク３０ａおよびチッ
プマウンタ２１上の十字マーク３０ｂを貫通孔１ａ，１
ｂの下方からそれぞれ撮像カメラ２２，２３により認識
する（図１（ａ）および図４を参照）。
を回路基板１に近接させた状態（図１（ａ）の状態）
で、パターン面１０ａ上の十字マーク３０ａおよびチッ
プマウンタ２１上の十字マーク３０ｂを貫通孔１ａ，１
ｂの下方からそれぞれ撮像カメラ２２，２３により認識
する（図１（ａ）および図４を参照）。
【００１７】（５）両撮像カメラ２２，２３の各出力を
画像処理して得られる画像情報に基づき、十字マーク３
０ａ，３０ｂが貫通孔１ａ，１ｂと位置合わせされるよ
うに平コレット２０の位置を制御する。すなわち、両撮
像カメラ２２，２３の各出力を画像処理装置２４により
画像処理し、制御部２６が、画像処理装置２４から出力
される画像情報信号に基づき、各貫通孔１ａ，１ｂの中
心と各十字マーク３０ａ、３０ｂの中心とのずれ量を演
算しかつこのずれ量に応じた制御信号を駆動装置２５に
出力し、この駆動装置２５により平コレット２０が載置
されたチップマウンタ２１のＸＹテーブルまたは平コレ
ット２０を保持しているチップマウンタ２１のロボット
アームを駆動する。これによって、各十字マーク３０
ａ、３０ｂの中心が各貫通孔１ａ，１ｂの中心と合致す
るように、平コレット２０の位置がフィードバック制御
される。
画像処理して得られる画像情報に基づき、十字マーク３
０ａ，３０ｂが貫通孔１ａ，１ｂと位置合わせされるよ
うに平コレット２０の位置を制御する。すなわち、両撮
像カメラ２２，２３の各出力を画像処理装置２４により
画像処理し、制御部２６が、画像処理装置２４から出力
される画像情報信号に基づき、各貫通孔１ａ，１ｂの中
心と各十字マーク３０ａ、３０ｂの中心とのずれ量を演
算しかつこのずれ量に応じた制御信号を駆動装置２５に
出力し、この駆動装置２５により平コレット２０が載置
されたチップマウンタ２１のＸＹテーブルまたは平コレ
ット２０を保持しているチップマウンタ２１のロボット
アームを駆動する。これによって、各十字マーク３０
ａ、３０ｂの中心が各貫通孔１ａ，１ｂの中心と合致す
るように、平コレット２０の位置がフィードバック制御
される。
【００１８】（６）前記位置合わせが完了した状態で、
すなわち図５および図６に示すように各十字マーク３０
ａ、３０ｂの中心が各貫通孔１ａ，１ｂの中心と合致し
た状態で、図１（ａ）の位置にある半導体素子１０を回
路基板１側へ押し下げ、半導体素子１０の各バンプ１１
を対応する各接続端子５と接触させる（図１（ｂ）を参
照）。
すなわち図５および図６に示すように各十字マーク３０
ａ、３０ｂの中心が各貫通孔１ａ，１ｂの中心と合致し
た状態で、図１（ａ）の位置にある半導体素子１０を回
路基板１側へ押し下げ、半導体素子１０の各バンプ１１
を対応する各接続端子５と接触させる（図１（ｂ）を参
照）。
【００１９】（７）各バンプ１１が対応する各接続端子
５と接触した状態（図１（ｂ）の状態）で一定量つぶれ
るように、半導体素子１０を回路基板１側へさらに押し
下げる。
５と接触した状態（図１（ｂ）の状態）で一定量つぶれ
るように、半導体素子１０を回路基板１側へさらに押し
下げる。
【００２０】（８）熱圧着により各バンプ１１を各接続
端子５に接合する（図６を参照）。
端子５に接合する（図６を参照）。
【００２１】（９）各バンプ１１が各接続端子５に接合
された状態で、半導体素子１０の上方に位置させたディ
スペンサ４０と貫通孔１ａ内に挿入したディスペンサ４
１とからエポキシ樹脂等の封止剤を吐出させることによ
り、半導体素子１０の上下両側から半導体素子１０の周
囲全体を封止剤により封止して半導体素子１０を保護す
る（図１（ｃ）および（ｄ）を参照）。この封止剤によ
る被覆の輪郭が図２の鎖線Ａで示されている。
された状態で、半導体素子１０の上方に位置させたディ
スペンサ４０と貫通孔１ａ内に挿入したディスペンサ４
１とからエポキシ樹脂等の封止剤を吐出させることによ
り、半導体素子１０の上下両側から半導体素子１０の周
囲全体を封止剤により封止して半導体素子１０を保護す
る（図１（ｃ）および（ｄ）を参照）。この封止剤によ
る被覆の輪郭が図２の鎖線Ａで示されている。
【００２２】本実施例によれば、パターン面１０ａ上の
十字マーク３０ａおよびチップマウンタ２１上の十字マ
ーク３０ｂを貫通孔１ａ，１ｂの下方からそれぞれ撮像
カメラ２２，２３により認識し（上記工程（４））、両
撮像カメラ２２，２３の各出力を画像処理して得られる
画像情報に基づき、各十字マーク３０ａ、３０ｂの中心
が各貫通孔１ａ，１ｂの中心と合致するように、平コレ
ット２０の位置をフィードバック制御し（上記工程
（５））、位置合わせが完了した状態で、すなわち図５
および図６に示すように各十字マーク３０ａ、３０ｂの
中心が各貫通孔１ａ，１ｂの中心と合致した状態で、半
導体素子１０を回路基板１側へ押し下げて各バンプ１１
を対応する各接続端子５と接触させ（上記工程（６）を
参照）、その後にパターン面１０ａ上の各バンプ１１を
各接続端子５に接合するので、半導体素子１０の各バン
プ（電極部）が回路基板１の各接続端子５に正しい位置
で接合される（図６を参照）。
十字マーク３０ａおよびチップマウンタ２１上の十字マ
ーク３０ｂを貫通孔１ａ，１ｂの下方からそれぞれ撮像
カメラ２２，２３により認識し（上記工程（４））、両
撮像カメラ２２，２３の各出力を画像処理して得られる
画像情報に基づき、各十字マーク３０ａ、３０ｂの中心
が各貫通孔１ａ，１ｂの中心と合致するように、平コレ
ット２０の位置をフィードバック制御し（上記工程
（５））、位置合わせが完了した状態で、すなわち図５
および図６に示すように各十字マーク３０ａ、３０ｂの
中心が各貫通孔１ａ，１ｂの中心と合致した状態で、半
導体素子１０を回路基板１側へ押し下げて各バンプ１１
を対応する各接続端子５と接触させ（上記工程（６）を
参照）、その後にパターン面１０ａ上の各バンプ１１を
各接続端子５に接合するので、半導体素子１０の各バン
プ（電極部）が回路基板１の各接続端子５に正しい位置
で接合される（図６を参照）。
【００２３】なお、本実施例では、各接続端子５に対す
る位置決め基準となる貫通孔として、半導体素子実装部
４の中心部に円形の貫通孔１ａを設けるとともに、前記
実装部４以外の箇所にも円形の貫通孔１ｂを設けている
が、本発明はこれに限定されない。例えば、他の実施例
としては、前記実装部４の中心部にのみ長孔形状等の異
形の貫通孔を設ける構成が考えられる。この場合には、
チップマウンタ２１の面２１ａ上に設けた前記十字マー
ク３０ｂは不要である。
る位置決め基準となる貫通孔として、半導体素子実装部
４の中心部に円形の貫通孔１ａを設けるとともに、前記
実装部４以外の箇所にも円形の貫通孔１ｂを設けている
が、本発明はこれに限定されない。例えば、他の実施例
としては、前記実装部４の中心部にのみ長孔形状等の異
形の貫通孔を設ける構成が考えられる。この場合には、
チップマウンタ２１の面２１ａ上に設けた前記十字マー
ク３０ｂは不要である。
【００２４】
【発明の効果】以上詳述したように、本発明によれば、
半導体素子パターン面を回路基板に近接させた状態で、
半導体素子パターン面上の基準パターンを貫通孔の下方
から撮像カメラにより認識し、撮像カメラの出力を画像
処理して得られる画像情報に基づき、基準パターンを貫
通孔と位置合わせされるようにチップマウンタのチャッ
ク部の位置を制御し、この位置合わせが完了した状態で
半導体素子を回路基板側へ押し下げることにより、半導
体素子パターン面上の各電極部を回路基板上の半導体素
子実装部にある配線パターンの各接続端子に接合するの
で、半導体素子の各電極部が回路基板の各接続端子に正
しい位置で接合される。したがって、実装精度の向上を
図ることができるとともに、半導体素子を保持するチャ
ック部として安価な平コレットを使用することによりチ
ャック部の共用化が図れ、小量多品種生産に適したフェ
ースダウンボンディング法を得ることができる。
半導体素子パターン面を回路基板に近接させた状態で、
半導体素子パターン面上の基準パターンを貫通孔の下方
から撮像カメラにより認識し、撮像カメラの出力を画像
処理して得られる画像情報に基づき、基準パターンを貫
通孔と位置合わせされるようにチップマウンタのチャッ
ク部の位置を制御し、この位置合わせが完了した状態で
半導体素子を回路基板側へ押し下げることにより、半導
体素子パターン面上の各電極部を回路基板上の半導体素
子実装部にある配線パターンの各接続端子に接合するの
で、半導体素子の各電極部が回路基板の各接続端子に正
しい位置で接合される。したがって、実装精度の向上を
図ることができるとともに、半導体素子を保持するチャ
ック部として安価な平コレットを使用することによりチ
ャック部の共用化が図れ、小量多品種生産に適したフェ
ースダウンボンディング法を得ることができる。
【図１】（ａ）〜（ｄ）は本発明の一実施例に係る半導
体素子のフェースダウンボンディング法の説明図で、 （ａ）は半導体素子を回路基板に近接させた状態の図 （ｂ）は半導体素子の各バンプが回路基板の各接続端子
に接合された状態の図 （ｃ）は半導体素子の上下両面からその周囲全体を封止
剤により封止する様子を示す断面図 （ｄ）は半導体素子全体が封止剤により封止された状態
を示す断面図である。
体素子のフェースダウンボンディング法の説明図で、 （ａ）は半導体素子を回路基板に近接させた状態の図 （ｂ）は半導体素子の各バンプが回路基板の各接続端子
に接合された状態の図 （ｃ）は半導体素子の上下両面からその周囲全体を封止
剤により封止する様子を示す断面図 （ｄ）は半導体素子全体が封止剤により封止された状態
を示す断面図である。
【図２】本発明に係る半導体素子のフェースダウンボン
ディング法に使用する回路基板を示す平面図である。
ディング法に使用する回路基板を示す平面図である。
【図３】図２の一部拡大図である。
【図４】本発明に係る半導体素子のフェースダウンボン
ディング法を実施するための装置を示す概略構成図であ
る。
ディング法を実施するための装置を示す概略構成図であ
る。
【図５】回路基板を下方から見た平面図で、半導体素子
と回路基板の位置合わせを説明するための説明図であ
る。
と回路基板の位置合わせを説明するための説明図であ
る。
【図６】半導体素子の各バンプが回路基板の各接続端子
に正しい位置で接合された状態を示す平面図である。
に正しい位置で接合された状態を示す平面図である。
【図７】（ａ）は従来例を示す図で、半導体素子がチャ
ック部で真空チャックされた状態を示す断面図であり、
（ｂ）は図７（ａ）を下から見た平面図である。
ック部で真空チャックされた状態を示す断面図であり、
（ｂ）は図７（ａ）を下から見た平面図である。
１ 回路基板 １ａ，１ｂ 貫通孔 ２ 配線パターン ４ 半導体素子実装部 ５ 接続端子 １０ 半導体素子 １０ａ パターン面（半導体素子パターン面） ２０ 平コレット（チャック部） ２１ チップマウンタ ２２ 撮像カメラ
Claims (1)
- 【請求項１】 半導体素子パターン面を回路基板側に向
けて、チップマウンタのチャック部で半導体素子を保持
し、半導体素子パターン面上の各電極部を回路基板上の
半導体素子実装部にある配線パターンの各接続端子に接
合する半導体素子のフェースダウンボンディング法にお
いて、 前記回路基板に、前記各接続端子に対する位置決め基準
となる貫通孔を設ける工程と、 前記半導体素子パターン面上に、前記各電極部に対する
位置決め基準となる基準パターンを設ける工程と、 前記半導体素子パターン面を前記回路基板に近接させた
状態で、前記半導体素子パターン面上の前記基準パター
ンを前記貫通孔の下方から撮像カメラにより認識する工
程と、 前記撮像カメラの出力を画像処理して得られる画像情報
に基づき、前記基準パターンを前記貫通孔と位置合わせ
されるように前記チャック部の位置を制御する工程と、 前記位置合わせが完了した状態で前記半導体素子を前記
回路基板側へ押し下げる工程とからなることを特徴とす
る半導体素子のフェースダウンボンディング法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10118193A JPH06310569A (ja) | 1993-04-27 | 1993-04-27 | 半導体素子のフェースダウンボンディング法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10118193A JPH06310569A (ja) | 1993-04-27 | 1993-04-27 | 半導体素子のフェースダウンボンディング法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310569A true JPH06310569A (ja) | 1994-11-04 |
Family
ID=14293826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10118193A Pending JPH06310569A (ja) | 1993-04-27 | 1993-04-27 | 半導体素子のフェースダウンボンディング法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310569A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6193132B1 (en) * | 1997-11-27 | 2001-02-27 | Kabushiki Kaisha Toshiba | Method for bonding semiconductor chip and device therefor |
| EP1239500A3 (en) * | 2001-03-06 | 2003-01-08 | Citizen Electronics Co., Ltd. | Tactile switch |
| KR100548683B1 (ko) * | 1997-07-30 | 2006-04-21 | 세이코 엡슨 가부시키가이샤 | 회로 기판 유닛의 제조 방법 및 액정 장치의 제조 방법 |
| US20130201639A1 (en) * | 2012-02-02 | 2013-08-08 | Do Hyung Ryu | Display device and method of manufacturing the same |
-
1993
- 1993-04-27 JP JP10118193A patent/JPH06310569A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548683B1 (ko) * | 1997-07-30 | 2006-04-21 | 세이코 엡슨 가부시키가이샤 | 회로 기판 유닛의 제조 방법 및 액정 장치의 제조 방법 |
| US6193132B1 (en) * | 1997-11-27 | 2001-02-27 | Kabushiki Kaisha Toshiba | Method for bonding semiconductor chip and device therefor |
| EP1239500A3 (en) * | 2001-03-06 | 2003-01-08 | Citizen Electronics Co., Ltd. | Tactile switch |
| US6596954B2 (en) | 2001-03-06 | 2003-07-22 | Citizen Electronics Co., Ltd. | Tactile switch |
| US20130201639A1 (en) * | 2012-02-02 | 2013-08-08 | Do Hyung Ryu | Display device and method of manufacturing the same |
| CN103249260A (zh) * | 2012-02-02 | 2013-08-14 | 三星显示有限公司 | 显示装置及其制造方法 |
| US9271433B2 (en) * | 2012-02-02 | 2016-02-23 | Samsung Display Co., Ltd. | Display device and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5631191A (en) | Method for connecting a die to electrically conductive traces on a flexible lead-frame | |
| EP0680803B1 (en) | Bonding flip chips to a substrate | |
| US6204163B1 (en) | Integrated circuit package for flip chip with alignment preform feature and method of forming same | |
| US7432114B2 (en) | Semiconductor device manufacturing method | |
| KR100691759B1 (ko) | 접합방법 및 접합장치 | |
| US7290331B2 (en) | Component mounting apparatus and component mounting method | |
| JP5232460B2 (ja) | 半導体パッケージ | |
| JP5065889B2 (ja) | 画像認識実装方法 | |
| JP4831091B2 (ja) | ダイボンディング装置及びダイボンディング方法 | |
| JP4339309B2 (ja) | 半導体装置 | |
| JPH06310569A (ja) | 半導体素子のフェースダウンボンディング法 | |
| US6717244B1 (en) | Semiconductor device having a primary chip with bumps in joined registration with bumps of a plurality of secondary chips | |
| JP2000040676A (ja) | 半導体装置の製造方法 | |
| JP3801300B2 (ja) | 半導体装置の製造方法 | |
| JPH0832296A (ja) | 電子部品を実装する際の位置合わせ方法 | |
| JP2538058B2 (ja) | 半導体チップのパタ―ン認識方法 | |
| US20050196901A1 (en) | Device mounting method and device transport apparatus | |
| JP4083533B2 (ja) | 半導体装置の製造方法 | |
| JPH06310563A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2002305266A (ja) | 半導体装置の製造方法 | |
| JP3759703B2 (ja) | Ｃｏｆフィルムを用いた半導体装置及びその製造方法 | |
| JP2002110742A (ja) | 半導体装置の製造方法および半導体製造装置 | |
| JP2000340606A (ja) | 半導体装置の製造方法およびそれを用いた半導体製造装置 | |
| JP2002261195A (ja) | 半導体装置の形成方法及びボールマウント装置 | |
| JP5024249B2 (ja) | 半導体装置の製造方法 |