Nothing Special   »   [go: up one dir, main page]

JPH0625987B2 - Complex computer system - Google Patents

Complex computer system

Info

Publication number
JPH0625987B2
JPH0625987B2 JP60242617A JP24261785A JPH0625987B2 JP H0625987 B2 JPH0625987 B2 JP H0625987B2 JP 60242617 A JP60242617 A JP 60242617A JP 24261785 A JP24261785 A JP 24261785A JP H0625987 B2 JPH0625987 B2 JP H0625987B2
Authority
JP
Japan
Prior art keywords
shared memory
interface
memory
shared
controller
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60242617A
Other languages
Japanese (ja)
Other versions
JPS62103756A (en
Inventor
昭治 迫
豊 中嶋
浩二 司田
秀治 竹本
明彦 大山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Engineering Corp
Toshiba Corp
Original Assignee
Toshiba Engineering Corp
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Engineering Corp, Toshiba Corp filed Critical Toshiba Engineering Corp
Priority to JP60242617A priority Critical patent/JPH0625987B2/en
Publication of JPS62103756A publication Critical patent/JPS62103756A/en
Publication of JPH0625987B2 publication Critical patent/JPH0625987B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】 [発明の技術分野] この発明は、複数の計算機により共有される2重化構成
の共有メモリ装置を備えた複合計算機システムに関す
る。
Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a composite computer system including a shared memory device of a dual configuration shared by a plurality of computers.

[発明の技術的背景] 複合計算機システムを構築する手段として、主記憶の共
有化が知られている。この共有化のために、複数の計算
機が自分の主記憶と同様にアクセスできるように設けら
れた装置が共有メモリ装置である。
[Technical Background of the Invention] As a means for constructing a complex computer system, sharing of main memory is known. For this sharing, a shared memory device is a device provided so that a plurality of computers can access it like its own main memory.

第2図は共有メモリ装置10を複数の計算機20-1〜20-nが
共有する複合計算機システムを示す。共有メモリ装置10
は、高信頼性化のために、図示の如く2重化されている
のが一般的であり、2つのメモリユニット10a,10bから
成る。メモリユニット10a,10bは、主として、メモリ11
a,11b、同メモリ11a,11bを制御する共有メモリコントロ
ーラ12a,12b、共有メモリバス13a,13b、計算機20-1〜20
-nを共有メモリバス13a,13b(を介してメモリ11a,11b)
と接続するための共有メモリポート14a-1〜14a-n,14b-1
〜14b-n、およびメモリユニット10a,10b操作のためのコ
ンソールパネル15a,15bとから構成される。共有メモリ
コントローラ12a,12bには2重化制御回路16a,16bが設け
られている。2重化制御回路16a,16bは、2重化制御を
行なうために2重化制御バス17で相互接続されている。
2重化制御回路16a,16bは、2重化制御バス17を介して
2重化の同期制御およびメモリ11a,11bの内容を一致さ
せるためのコピー制御を行なう。
FIG. 2 shows a complex computer system in which the shared memory device 10 is shared by a plurality of computers 20-1 to 20-n. Shared memory device 10
In order to improve reliability, the memory is generally duplicated as shown in the figure, and is composed of two memory units 10a and 10b. The memory units 10a and 10b mainly include the memory 11
a, 11b, shared memory controllers 12a, 12b for controlling the memories 11a, 11b, shared memory buses 13a, 13b, computers 20-1 to 20
-n shared memory bus 13a, 13b (via memory 11a, 11b)
Shared memory ports 14a-1 to 14a-n, 14b-1 for connecting to
14b-n and console panels 15a, 15b for operating the memory units 10a, 10b. The shared memory controllers 12a and 12b are provided with duplication control circuits 16a and 16b. The duplication control circuits 16a and 16b are interconnected by a duplication control bus 17 for performing duplication control.
The duplication control circuits 16a and 16b perform duplication synchronization control via the duplication control bus 17 and copy control for matching the contents of the memories 11a and 11b.

[背景技術の問題点] 第2図に示す2重化構成の共有メモリ装置10の各メモリ
ユニット10a,10bでは、オンライン状態,オフライン状
態の制御は、エラー発生時の切離し(オフライン)、ま
たはオペレータによるコンソールパネル15a,15b操作に
より行なわれるのが一般的であった。このため、片系単
位の診断を実施する場合も必ずコンソールパネル15a
(または15b)の操作を必要とし、煩雑であった。ま
た、一過性エラーが発生した場合等には、イニシャライ
ズによる復帰(再立上げ)が可能であるが、計算機20-1
〜20-nからの制御が不可能なため、オペレータの介在に
よってコンソールパネル15a(または15b)からのイニシ
ャライズで復帰させなければならなかった。
[Problems of Background Art] In each of the memory units 10a and 10b of the shared memory device 10 having the duplex configuration shown in FIG. 2, the online state and the offline state are controlled by disconnection (offline) when an error occurs, or by an operator. It was generally performed by operating the console panels 15a, 15b by. Therefore, be sure to check the console panel 15a even when diagnosing one system unit.
(Or 15b) was required and it was complicated. Also, if a transient error occurs, it is possible to recover (restart) by initializing.
Since it was impossible to control from ~ 20-n, the operator had to intervene to restore the console panel 15a (or 15b) by initialization.

そこで、コンソールパネル操作に代えて、計算機20-1〜
20-nより共有メモリ装置10のメモリユニット10a,10bを
独立に且つ直接制御することが考えられる。しかし、こ
れを実現するためには、計算機20-1〜20-n内の共有メモ
リインタフェース24-1〜24-nと共有メモリコントローラ
12a,12bとの間に運転制御用の専用の制御信号線がそれ
ぞれ必要となる。このため、共有メモリ装置10では、ア
ドレス信号線、データ情報信号線、制御情報信号線と信
号線が多いことから、実装上の問題が生じ、実現が困難
であった。
Therefore, instead of operating the console panel, the computer 20-1 ~
It is possible to control the memory units 10a and 10b of the shared memory device 10 independently and directly from 20-n. However, in order to realize this, the shared memory interfaces 24-1 to 24-n in the computers 20-1 to 20-n and the shared memory controller
Dedicated control signal lines for operation control are required between 12a and 12b. For this reason, the shared memory device 10 has many address signal lines, data information signal lines, control information signal lines, and signal lines, which causes mounting problems and is difficult to realize.

[発明の目的] この発明は上記事情に鑑みてなされたものでその目的
は、2重化共有メモリ装置に対する計算機からの運転制
御が専用の制御信号線を用意することなく行なえる複合
計算機システムを提供することにある。
[Object of the Invention] The present invention has been made in view of the above circumstances, and an object thereof is to provide a composite computer system in which operation control from a computer to a duplicate shared memory device can be performed without preparing a dedicated control signal line. To provide.

[発明の概要] この発明によれば、複数の計算機により共有される2重
化共有メモリ装置を備えた複合計算機システムが提供さ
れる。上記2重化共有メモリ装置は、独立した2組のメ
モリユニットから成る。各メモリユニットはマイクロプ
ロセッサを内蔵した共有メモリコントローラを有する。
両コントローラは、従来のように2重化制御回路を持た
ず互いに独立している。即ち、この発明では、共有メモ
リコントローラ自身には2重化制御機能を持たせていな
い。そして、共有メモリコントローラ自身に2重化制御
機能を持たせない代わりに、上記の各計算機の共有メモ
リインタフェースに、上記2組のメモリユニットの各共
有メモリコントローラを制御して2重化制御を行なう2
重化制御回路を設けるようにしている。これにより、メ
モリユニット単位でのアクセスを可能としている。
[Summary of the Invention] According to the present invention, there is provided a complex computer system including a duplicated shared memory device shared by a plurality of computers. The dual shared memory device is composed of two independent sets of memory units. Each memory unit has a shared memory controller containing a microprocessor.
Both controllers are independent of each other without a duplication control circuit as in the conventional case. That is, in the present invention, the shared memory controller itself does not have the duplication control function. Then, the shared memory controller itself is not provided with a duplication control function, but the shared memory interface of each computer is controlled to control each shared memory controller of the two sets of memory units to perform duplication control. Two
A duplication control circuit is provided. This enables access in units of memory units.

さて、各共有メモリコントローラは、上記したようにマ
イクロプロセッサを内蔵している。このマイクロプロセ
ッサは共有メモリインタフェースを介して各計算機のC
PUと交信できる。そこで各計算機内のCPUは、共有
メモリインタフェースを介して上記2組のメモリユニッ
ト内の各共有メモリコントローラの上記マイクロプロセ
ッサと交信することにより、同共有メモリコントローラ
を介して該当メモリユニットの運転を制御するように構
成されている。
Now, each shared memory controller has a built-in microprocessor as described above. This microprocessor is a C of each computer through a shared memory interface.
Can communicate with PU. Therefore, the CPU in each computer controls the operation of the corresponding memory unit via the shared memory controller by communicating with the microprocessor of each shared memory controller in the two sets of memory units via the shared memory interface. Is configured to.

[発明の実施例] 第1図(a)はこの発明の一実施例に係る複合計算機シ
ステムの構成を示す。第1図(a)のシステムは、2重
化共有メモリ装置30と、同共有メモリ装置30を共有する
複数の計算機40-1〜40-nとにより構成される。
[Embodiment of the Invention] FIG. 1A shows the configuration of a compound computer system according to an embodiment of the present invention. The system shown in FIG. 1A is composed of a duplicate shared memory device 30 and a plurality of computers 40-1 to 40-n sharing the shared memory device 30.

共有メモリ装置30は、2つのメモリユニット30a,30bか
ら成る。メモリユニット30a,30bは、主として、メモリ3
1a,31b、共有メモリコントローラ32a,32b、当該共有メ
モリコントローラ32a,32bを介してメモリ31a,31bを接続
する共有メモリバス33a,33b、および計算機40-1〜40-n
を共有メモリバス33a,33b(を介してメモリ31a,31b)と
接続するための共有メモリポート34a-1〜34a-n,34b-1〜
34b-nから構成される。
The shared memory device 30 includes two memory units 30a and 30b. The memory units 30a and 30b mainly include the memory 3
1a, 31b, shared memory controllers 32a, 32b, shared memory buses 33a, 33b connecting the memories 31a, 31b via the shared memory controllers 32a, 32b, and computers 40-1 to 40-n
To the shared memory buses 33a, 33b (via the memories 31a, 31b) via shared memory ports 34a-1 to 34a-n, 34b-1 to
It consists of 34b-n.

計算機40-1〜40-nは、主として、CPU41-1〜41-n、同
CPU41-1〜41-nのローカルメモリである主記憶42-1〜
42-n、システムバス43-1〜43-n、および同システムバス
43-1〜43-n(に接続されているCPU41-1〜41-n)と共
有メモリ装置30の共有メモリポート34a-1,34b-1〜34a-
n,34b-nとをインタフェースライン50a-1,50b-1〜50a-n,
50b-nを介して接続する共有メモリインタフェース44-1
〜44-nから構成される。
The computers 40-1 to 40-n mainly have CPUs 41-1 to 41-n and main memories 42-1 to 4 that are local memories of the CPUs 41-1 to 41-n.
42-n, system buses 43-1 to 43-n, and the same system bus
43-1 to 43-n (CPUs 41-1 to 41-n connected to) and shared memory ports 34a-1, 34b-1 to 34a- of shared memory device 30
n, 34b-n and interface lines 50a-1, 50b-1 to 50a-n,
Shared memory interface 44-1 connecting via 50b-n
It consists of ~ 44-n.

第1図(b)は第1図(a)の共有メモリコントローラ
32aの構成を示す。共有メモリコントローラ32aは、メモ
リ31aを制御するメモリコントローラ61、および共有メ
モリバス33aを制御する共有メモリバスコントローラ62
を有している。更に共有メモリコントローラ32aは、同
コントローラ32aに要求される各種サービスを行なうマ
イクロプロセッサ63、および同マイクロプロセッサ63を
共有メモリバス33aに接続することにより共有メモリバ
スコントローラ62の制御を可能とするマイコンインタフ
ェース64を有している。マイクロプロセッサ63は、共有
メモリバス33a、共有メモリポート34a-1〜34a-n、およ
び計算機40-1〜40-nの共有メモリインタフェース44-1〜
44-nを介して同計算機40-1〜40-nと交信を行なうように
なっている。なお、共有メモリコントローラ32bの構成
も第1図(b)の共有メモリコントローラ32aの構成と
基本的に同一である。したがって、共有メモリコントロ
ーラ32bの構成については、必要があれば、上記の説明
および第1図(b)においてaをbに置換えられたい。
FIG. 1 (b) is a shared memory controller of FIG. 1 (a).
The structure of 32a is shown. The shared memory controller 32a includes a memory controller 61 that controls the memory 31a and a shared memory bus controller 62 that controls the shared memory bus 33a.
have. Further, the shared memory controller 32a is a microprocessor 63 that performs various services required by the controller 32a, and a microcomputer interface that enables the shared memory bus controller 62 to be controlled by connecting the microprocessor 63 to the shared memory bus 33a. Has 64. The microprocessor 63 includes a shared memory bus 33a, shared memory ports 34a-1 to 34a-n, and shared memory interfaces 44-1 to 40-1 to 40-n of the computers 40-1 to 40-n.
It communicates with the computers 40-1 to 40-n via 44-n. The configuration of the shared memory controller 32b is basically the same as the configuration of the shared memory controller 32a in FIG. 1 (b). Therefore, regarding the configuration of the shared memory controller 32b, if necessary, replace a with b in the above description and FIG. 1 (b).

第1図(c)は第1図(a)の共有メモリインタフェー
ス44-1の構成を示す。共有メモリインタフェース44-1
は、共有メモリ装置30の共有メモリポート34a-1,34b-1
に対応する2重化用のポートインタフェース71a,71b、
およびシステムバス43-1に対応するシステムバスインタ
フェース72を有している。ポートインタフェース71a,71
bおよびシステムバスインタフェース72は、内部バス73
により相互接続されている。この内部バス73には、2重
化制御を行なう2重化制御回路74が接続されている。共
有メモリインタフェース44-1は、更に、2重化制御回路
74を制御するマイクロプロセッサ75、および同マイクロ
プロセッサ75を内部バス73に接続することにより2重化
制御回路74の制御を可能とするマイコンインタフェース
76を有している。なお、共有メモリインタフェース44-n
の構成も第1図(c)の共有メモリインタフェース44-1
の構成と基本的に同一である。したがって、共有メモリ
インタフェース44-nの構成については、必要があれば、
上記の説明および第1図(c)において-1を-nに置換え
られたい。
FIG. 1 (c) shows the configuration of the shared memory interface 44-1 of FIG. 1 (a). Shared memory interface 44-1
Are shared memory ports 34a-1, 34b-1 of the shared memory device 30.
Port interfaces 71a and 71b for duplication corresponding to
And a system bus interface 72 corresponding to the system bus 43-1. Port interface 71a, 71
b and system bus interface 72 are internal bus 73
Interconnected by. A duplication control circuit 74 for performing duplication control is connected to the internal bus 73. The shared memory interface 44-1 is a dual control circuit.
A microprocessor 75 for controlling the 74, and a microcomputer interface for connecting the microprocessor 75 to the internal bus 73 to control the duplex control circuit 74.
Has 76. Shared memory interface 44-n
The shared memory interface 44-1 of FIG.
The configuration is basically the same. Therefore, regarding the configuration of the shared memory interface 44-n, if necessary,
Replace -1 with -n in the above description and Figure 1 (c).

以上の説明から明らかなように、この実施例では、メモ
リユニット30a,30b内にコンソールパネルが設けられて
いないこと、更には共有メモリコントローラ32a,32b間
を結ぶ2重化制御バスが設けられていないことに注意さ
れたい。また共有メモリコントローラ32a,32bには、第
2図に示す共有メモリコントローラ12a,12bが有する2
重化制御回路16a,16bに相当する回路が設けられていな
い。そして、第1図(c)に示す共有メモリインタフェ
ース44-1で代表されるように、各共有メモリインタフェ
ース44-1〜44-n内に2重化制御回路74がそれぞれ設けら
れていることに注意されたい。
As is clear from the above description, in this embodiment, no console panel is provided in the memory units 30a, 30b, and further, a duplicated control bus connecting the shared memory controllers 32a, 32b is provided. Note that it is not. In addition, the shared memory controllers 32a and 32b are provided with the shared memory controllers 12a and 12b shown in FIG.
Circuits corresponding to the duplex control circuits 16a and 16b are not provided. Then, as represented by the shared memory interface 44-1 shown in FIG. 1C, the duplication control circuit 74 is provided in each of the shared memory interfaces 44-1 to 44-n. Please be careful.

次にこの発明の一実施例の動作を説明する。Next, the operation of the embodiment of the present invention will be described.

2重化制御 共有メモリ装置30の2重化制御は、計算機40-1〜40-nの
共有メモリインタフェース44-1〜44-nのうちの選択され
た(共有メモリインタフェース内の)2重化制御回路74
により制御される。今、共有メモリインタフェース44-1
内の2重化制御回路74が2重化制御を行なうものとす
る。この場合、2重化制御回路74の動作停止、起動およ
び制御は、CPU41-1からの指令によりシステム図は43
-1およびシステムバスインタフェース72を介して行なわ
れる。
Duplication control Duplication control of the shared memory device 30 is performed by duplication selected (in the shared memory interface) of the shared memory interfaces 44-1 to 44-n of the computers 40-1 to 40-n. Control circuit 74
Controlled by. Now shared memory interface 44-1
It is assumed that the internal duplication control circuit 74 performs duplication control. In this case, the operation of the duplex control circuit 74 is stopped, activated, and controlled by a command from the CPU 41-1.
-1 and via the system bus interface 72.

さて2重化制御回路74は、2重化された共有メモリ装置
30(のメモリユニット30a,30b)を個別に制御するよう
になっている。そこで2重化制御回路74は、内部バス7
3、ポートインタフェース71a,71b、インタフェース50a-
1,50b-1、共有メモリポート34a-1,34b-1および共有メモ
リバス33a,33bを介して任意の共有メモリコントローラ3
2a,32bに情報を送出する。共有メモリコントローラ32a,
32bは、2重化制御回路74からの2重化制御に対して、
計算機40-1の共有メモリインタフェース44-1へ制御結果
情報を送出する。この場合、2重化が同期化制御されて
いると、共有メモリコントローラ32a,32bは、他方の共
有メモリコントローラに通知して共有メモリバス33a,33
bのサイクルを取る必要がある。このためにはコントロ
ーラ32a,32b間に特別の制御信号機を設けなければなら
ない。そこで、この実施例では、以下に述べるように2
重化共有メモリ装置30を非同期化している。
Now, the duplication control circuit 74 is a duplication shared memory device.
30 (the memory units 30a and 30b thereof) are individually controlled. Therefore, the duplex control circuit 74 uses the internal bus 7
3, port interface 71a, 71b, interface 50a-
1, 50b-1, shared memory ports 34a-1, 34b-1 and shared memory bus 33a, 33b via any shared memory controller 3
Information is sent to 2a and 32b. Shared memory controller 32a,
32b is for the duplication control from the duplication control circuit 74,
The control result information is sent to the shared memory interface 44-1 of the computer 40-1. In this case, if the duplication is controlled synchronously, the shared memory controllers 32a and 32b notify the other shared memory controller to notify the shared memory buses 33a and 33a.
It is necessary to take cycle b. For this purpose, a special control signal must be provided between the controllers 32a and 32b. Therefore, in this embodiment, as described below,
The redundant shared memory device 30 is asynchronous.

まず、この実施例では、共有メモリ装置30の非同期化の
ために、同共有メモリ装置30へのアクセスにおいては、
2重書込み1重読出し制御を適用している。共有メモリ
装置30内のメモリ31a,32bに対するアクセスにおいて
は、書込みおよび読出しの両方が行なわれるメモリをマ
スター、書込みだけが行なわれるメモリをスレーブと呼
ぶ。このように定義した場合、マスター側アクセス頻度
(M)およびスレーブ側アクセス頻度(S)は、次のよ
うになる。
First, in this embodiment, in order to make the shared memory device 30 asynchronous, in accessing the shared memory device 30,
Double write and single read control is applied. In accessing the memories 31a and 32b in the shared memory device 30, a memory in which both writing and reading are performed is called a master, and a memory in which only writing is performed is called a slave. With this definition, the master side access frequency (M) and the slave side access frequency (S) are as follows.

マスター側アクセス頻度(M)=W+R スレーブ側アクセス頻度(S)=W 但しW;書込み頻度 R;読出し頻度 したがって、 (M)7≧(S) となる。このように、この実施例では、2重化制御回路
74の制御により2重書込み1重読出し方式を適用して2
重化アクセス頻度を(M)≧(S)に保つことによっ
て、2重化制御を非同期化してもスレーブがマスターに
追従することができるようにしている。但し、割込み制
御の関係で一時的に(M)≦(S)の状態が発生するこ
とが考えられる。そこで2重化制御回路74は、ポートイ
ンタフェース71a,71bが内蔵する図示せぬ入出力バッフ
ァのうち、スレーブ側のバッファ状態を監視することに
より、マスター側ポートのアクセスを抑止する制御を行
なう。
Master side access frequency (M) = W + R Slave side access frequency (S) = W However, W: Write frequency R; Read frequency Therefore, (M) 7 ≧ (S). Thus, in this embodiment, the duplex control circuit is
Applying the double write / single read method under the control of 74
By keeping the duplex access frequency (M) ≧ (S), the slave can follow the master even if the duplex control is asynchronous. However, the state of (M) ≦ (S) may temporarily occur due to the interrupt control. Therefore, the duplication control circuit 74 controls the access to the master side port by monitoring the buffer state on the slave side among the input / output buffers (not shown) built in the port interfaces 71a and 71b.

上記したように、この実施例では、2重化制御を非同期
化することにより、片系単位に任意のアクセスを行なう
ことができる。なお、2重化制御回路74の制御は、CP
U41-1からの指令だけでなく、共有メモリコントローラ
32a,32bからのポートインタフェース71a,71b経由での指
令によっても行なわれる。この指令としては、例えば共
有メモリコントローラ32aで異常が検出された場合に、
同コントローラ32aのマイクロプロセッサ63から発せら
れるオフライン要求等がある。
As described above, in this embodiment, by making the duplexing control asynchronous, it is possible to perform an arbitrary access in units of one system. The duplication control circuit 74 is controlled by CP
Shared memory controller as well as commands from U41-1
It is also performed by a command from 32a, 32b via the port interfaces 71a, 71b. As this command, for example, when an abnormality is detected in the shared memory controller 32a,
There is an offline request or the like issued from the microprocessor 63 of the controller 32a.

計算機からの運転制御 −1メモリユニットの接続,切離し 共有メモリ装置30の保守時、または共有メモリ装置30の
障害発生時には、共有メモリ装置30内のメモリユニット
30a,30bのうちの該当ユニットを切離す操作、更には強
制接続等の操作が必要となる。このような場合、計算機
40-1を例にとると、計算機40-1内のCPU41-1から共有
メモリインタフェース44-1に必要な指令がシステムバス
43-1経由で発生せられる。この指令は共有メモリインタ
フェース44-1のシステムバスインタフェース72、内部バ
ス73およびマイコンインタフェース76経由でマイクロプ
ロセッサ75に伝えられる。マイクロプロセッサ75は、C
PU41-1からの指令がオフライン要求またはオンライン
要求の場合、共有メモリ装置30の指定ユニット、例えば
メモリユニット30aの共有メモリコントローラ32aに、ポ
ートインタフェース71a、インタフェースライン50a-1、
共有メモリがポート34a-1および共有メモリバス33a経由
で、その旨の制御情報を送出する。共有メモリコントロ
ーラ32aに送出された制御情報は、同コントローラ32a内
のインタフェース64経由でマイクロプロセッサ63に通知
される。これによりマイクロプロセッサ63は、共有メモ
リバスコントローラ62に対して共有メモリバス33a経由
で切離しまたは接続要求を伝える。共有メモリバスコン
トローラ62は、マイクロプロセッサ63からの要求によ
り、対応する処理を行なう。これにより、切離し要求で
あればメモリユニット30aの切離し(ここではメモリ31a
へのアクセス禁止状態)が行なわれ、次に示す強制接続
を経ることによりメモリユニット30a(のメモリ31a)に
対する自己診断が可能となる。また、接続要求(この要
求は自己診断の結果メモリユニット30aが正常と判断さ
れた場合等に発せられる)であればメモリユニット30a
の接続(ここではメモリ31aのアクセス禁止状態からの
解放)が行なわれる。
Operation control from computer -1 Memory unit connection / disconnection When the shared memory device 30 is maintained or when a failure occurs in the shared memory device 30, the memory unit in the shared memory device 30
It is necessary to disconnect the relevant unit from among 30a and 30b, and to perform an operation such as forced connection. In such cases, the calculator
In the case of 40-1 as an example, the command required for the shared memory interface 44-1 from the CPU 41-1 in the computer 40-1 is the system bus.
It is generated via 43-1. This command is transmitted to the microprocessor 75 via the system bus interface 72, the internal bus 73 and the microcomputer interface 76 of the shared memory interface 44-1. Microprocessor 75 is C
When the command from the PU 41-1 is an offline request or an online request, the specified unit of the shared memory device 30, for example, the shared memory controller 32a of the memory unit 30a, the port interface 71a, the interface line 50a-1,
The shared memory sends control information to that effect via the port 34a-1 and the shared memory bus 33a. The control information sent to the shared memory controller 32a is notified to the microprocessor 63 via the interface 64 in the controller 32a. As a result, the microprocessor 63 sends a disconnection or connection request to the shared memory bus controller 62 via the shared memory bus 33a. The shared memory bus controller 62 performs corresponding processing in response to a request from the microprocessor 63. As a result, if the disconnection request is issued, the disconnection of the memory unit 30a (here, the memory 31a
The access to the memory unit 30a is performed, and the self-diagnosis of the memory unit 30a (memory 31a of the memory unit 30a) becomes possible through the following forced connection. If the connection request (this request is issued when the memory unit 30a is determined to be normal as a result of self-diagnosis), the memory unit 30a
Is connected (here, the memory 31a is released from the access prohibited state).

さて、上記のオフライン要求により例えばメモリユニッ
ト30aを切離し(オフライン)状態に設定すると、CP
U41-1はメモリユニット30a(のメモリ31a)を自己診断
するために、共有メモリインタフェース44-1に対して該
当ユニット30aの強制接続を要求する。この要求は、共
有メモリインタフェース44-1のマイクロプロセッサ75に
より該当ユニット30aの共有メモリコントローラ32aに伝
えられる。これにより共有メモリコントローラ32aは、
メモリユニット30aを共有メモリインタフェース44-1に
のみ強制接続する。この結果CPU41-1は、オフライン
状態にあるメモリユニット30aをアクセスできるように
なり、同ユニット30aの自己診断が可能となる。
When the memory unit 30a is disconnected (offline) by the above offline request, the CP
The U 41-1 requests the shared memory interface 44-1 to forcibly connect the corresponding unit 30a in order to self-diagnose (the memory 31a of) the memory unit 30a. This request is transmitted to the shared memory controller 32a of the corresponding unit 30a by the microprocessor 75 of the shared memory interface 44-1. This causes the shared memory controller 32a to
The memory unit 30a is forcibly connected only to the shared memory interface 44-1. As a result, the CPU 41-1 can access the memory unit 30a in the offline state, and the self-diagnosis of the unit 30a becomes possible.

上記したように、この実施例では、従来はオペレータに
よるコンソールパネル操作によって行なう必要があった
任意のメモリユニットの接続,切離しが、計算機40-1〜
40-nから共有メモリ装置30の目的ユニット内の共有メモ
リコントローラに要求を通知することにより行なえる。
即ち共有メモリ装置30の運転制御が、プログラムに従っ
て計算機40-1〜40-nから行なえる。したがってメモリユ
ニットの切離し、この切離し状態における強制接続、こ
の強制接続状態における自己診断、そして、この自己診
断結果に応じた接続(オンライン状態への復帰)が、プ
ログラムに従う計算機40-1〜40-nからの指令により自動
的に行なえる。
As described above, in this embodiment, the connection and disconnection of an arbitrary memory unit, which was conventionally required to be performed by the operator operating the console panel, can be performed by the computers 40-1 to 40-4.
This can be done by notifying the request from the shared memory controller in the target unit of the shared memory device 30 from 40-n.
That is, the operation control of the shared memory device 30 can be performed from the computers 40-1 to 40-n according to the program. Therefore, the disconnection of the memory unit, the forced connection in this disconnected state, the self-diagnosis in this forced connection state, and the connection (return to the online state) according to this self-diagnosis result follow the programs 40-1 to 40-n. It can be done automatically by the command from.

−2メモリユニットの初期化 外乱などに起因する一過性エラーによる障害発生時、例
えば計算機40-1のCPU41-1は、前記したオンライン要
求,オフライン要求の場合と同様にして、共有メモリイ
ンタフェース44-1(のマイクロプロセッサ75)に共有メ
モリ装置30の該当ユニット、例えばメモリユニット30a
の初期化(イニシャライズ)要求を発する。共有メモリ
インタフェース44-1(のマイクロプロセッサ75)は、C
PU41-1からの初期化要求を共有メモリ装置30の該当ユ
ニット30a内の共有メモリコントローラ32aに伝える。こ
れにより共有メモリコントローラ32aのマイクロプロセ
ッサ63は初期化ルーチンを実行し、メモリユニット30a
(のメモリ31a)の初期化を行なう。共有メモリコント
ローラ32aは初期化を完了すると、計算機40-1の共有メ
モリインタフェース44-1に初期化完了を通知する。この
完了通知は、共有メモリインタフェース44-1からCPU
41-1に伝えられる。
-2 Initialization of memory unit When a failure occurs due to a transient error caused by disturbance or the like, for example, the CPU 41-1 of the computer 40-1 uses the shared memory interface 44 as in the case of the online request and the offline request described above. -1 (the microprocessor 75) to the corresponding unit of the shared memory device 30, for example the memory unit 30a
Issues a request to initialize (initialize). Shared memory interface 44-1 (of which microprocessor 75) is a C
The initialization request from the PU 41-1 is transmitted to the shared memory controller 32a in the corresponding unit 30a of the shared memory device 30. As a result, the microprocessor 63 of the shared memory controller 32a executes the initialization routine, and the memory unit 30a
(Memory 31a of) is initialized. When the shared memory controller 32a completes the initialization, it notifies the shared memory interface 44-1 of the computer 40-1 of the completion of the initialization. This completion notification is sent from the shared memory interface 44-1 to the CPU.
Passed to 41-1.

[発明の効果] 以上詳述したようにこの発明によれば、2重化共有メモ
リ装置に対する計算機からの運転制御が専用の制御信号
線を用意することなく行なえるので、メモリユニットの
切離しによる自己診断、この診断結果に基づく自動再立
上げ、一過性エラー発生時の初期化による再立上げ等が
実現できる。
[Effect of the Invention] As described in detail above, according to the present invention, the operation control from the computer to the dual shared memory device can be performed without preparing a dedicated control signal line. Diagnosis, automatic restart based on this diagnosis result, restart by initialization when a transient error occurs, etc. can be realized.

【図面の簡単な説明】[Brief description of drawings]

第1図(a)はこの発明の一実施例に係る複合計算機シ
ステムのブロック構成図、第1図(b)は第1図(a)
に示す共有メモリコントローラ32aのブロック構成図、
第1図(c)は第1図(a)に示す共有メモリインタフ
ェース44-1のブロック構成図、第2図は従来の複合計算
機システムのブロック図である。 30…共有メモリ装置、30a,30b…メモリユニット、31a,3
1b…メモリ、32,32b…共有メモリコントローラ、40-1〜
40-n…計算機、41-1〜41-n…CPU、44-1〜44-n…共有
メモリインタフェース、63,75…マイクロプロセッサ、7
4…2重化制御回路。
FIG. 1 (a) is a block diagram of a composite computer system according to an embodiment of the present invention, and FIG. 1 (b) is FIG. 1 (a).
A block diagram of the shared memory controller 32a shown in
FIG. 1 (c) is a block diagram of the shared memory interface 44-1 shown in FIG. 1 (a), and FIG. 2 is a block diagram of a conventional complex computer system. 30 ... Shared memory device, 30a, 30b ... Memory unit, 31a, 3
1b ... memory, 32,32b ... shared memory controller, 40-1 ...
40-n ... Computer, 41-1 to 41-n ... CPU, 44-1 to 44-n ... Shared memory interface, 63, 75 ... Microprocessor, 7
4 ... Duplication control circuit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 司田 浩二 東京都港区西新橋1丁目18番17号 東芝エ ンジニアリング株式会社内 (72)発明者 竹本 秀治 東京都港区西新橋1丁目18番17号 東芝エ ンジニアリング株式会社内 (72)発明者 大山 明彦 東京都港区西新橋1丁目18番17号 東芝エ ンジニアリング株式会社内 (56)参考文献 特開 昭53−121429(JP,A) 特開 昭57−17066(JP,A) 特開 昭57−18094(JP,A) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Koji Shida 1-18-17 Nishishimbashi, Minato-ku, Tokyo Inside Toshiba Engineering Co., Ltd. (72) Hideji Takemoto 1-18 Nishishinbashi, Minato-ku, Tokyo No. 17 within Toshiba Engineering Co., Ltd. (72) Inventor Akihiko Oyama 1-18-17 Nishishimbashi, Minato-ku, Tokyo Within Toshiba Engineering Co., Ltd. (56) Reference JP-A-53-121429 (JP, A) JP-A-57-17066 (JP, A) JP-A-57-18094 (JP, A)

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】マイクロプロセッサ内蔵の共有メモリコン
トローラを有する独立した2組のメモリユニットから成
る2重化共有メモリ装置と、 この2重化共有メモリ装置を共有する複数の計算機であ
って、上記2組のメモリユニットの各共有メモリコント
ローラを制御して2重化制御を行なう2重化制御回路を
内蔵し同計算機を上記2組のメモリユニットにそれぞれ
接続するための共有メモリインタフェース、およびこの
共有メモリインタフェースを介して上記2組のメモリユ
ニット内の各共有メモリコントローラの上記マイクロプ
ロセッサと交信し同共有メモリコントローラを介して該
当メモリユニットの運転を制御するCPUを有する複数
の計算機と、 を具備することを特徴とする複合計算機システム。
1. A dual shared memory device comprising two independent sets of memory units having a shared memory controller with a built-in microprocessor, and a plurality of computers sharing the dual shared memory device. A shared memory interface for controlling each shared memory controller of a set of memory units to control the shared memory and connecting the computer to each of the two sets of memory units, and the shared memory A plurality of computers having a CPU that communicates with the microprocessors of the shared memory controllers in the two sets of memory units via an interface and controls the operation of the corresponding memory units via the shared memory controller; A computer system characterized by.
JP60242617A 1985-10-31 1985-10-31 Complex computer system Expired - Lifetime JPH0625987B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60242617A JPH0625987B2 (en) 1985-10-31 1985-10-31 Complex computer system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60242617A JPH0625987B2 (en) 1985-10-31 1985-10-31 Complex computer system

Publications (2)

Publication Number Publication Date
JPS62103756A JPS62103756A (en) 1987-05-14
JPH0625987B2 true JPH0625987B2 (en) 1994-04-06

Family

ID=17091720

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60242617A Expired - Lifetime JPH0625987B2 (en) 1985-10-31 1985-10-31 Complex computer system

Country Status (1)

Country Link
JP (1) JPH0625987B2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0809185B1 (en) * 1990-09-18 1999-12-08 Fujitsu Limited A shared storage duplicating method
JP3112280B2 (en) * 1990-09-18 2000-11-27 富士通株式会社 Computer system
JP5223463B2 (en) 2008-05-28 2013-06-26 富士通株式会社 Control method, control program, and information processing apparatus for connection device in information processing system

Also Published As

Publication number Publication date
JPS62103756A (en) 1987-05-14

Similar Documents

Publication Publication Date Title
JPS62237557A (en) Duplex bus connection system
JPS586975B2 (en) remote modem adapter
JPH06337820A (en) Mechanism and method for detection and recovery of error in multiple bus system
JP2000181887A (en) Fault processing method for information processor and storage controller
JPS59106056A (en) Failsafe type data processing system
US5596727A (en) Arrangement for expanding the device capacity of a bus
EP0545627A2 (en) Multi-lane controller
JPH0625987B2 (en) Complex computer system
JP2774675B2 (en) Bus controller
JP3059098B2 (en) Multiprocessor system
JPH0625986B2 (en) Complex computer system
JP3012402B2 (en) Information processing system
JPS6057091B2 (en) Common memory storage protection method
JP2626127B2 (en) Backup route test method
JPS6321217B2 (en)
JPH0916426A (en) Fault tolerant computer with two-port console
JPH06175868A (en) Duplex computer fault monitoring method
JPS638500B2 (en)
JP2716571B2 (en) Redundant data security device
JPS62179044A (en) Multicomputer system
JPH0727468B2 (en) Redundant information processing device
JPS6350740B2 (en)
JPS5998235A (en) Input and output controller
JPH0830514A (en) Controller system
JPH02199562A (en) Duplicated memory copy system

Legal Events

Date Code Title Description
S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term