JPH06177133A - 積層型半導体集積回路 - Google Patents
積層型半導体集積回路Info
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- JPH06177133A JPH06177133A JP32302392A JP32302392A JPH06177133A JP H06177133 A JPH06177133 A JP H06177133A JP 32302392 A JP32302392 A JP 32302392A JP 32302392 A JP32302392 A JP 32302392A JP H06177133 A JPH06177133 A JP H06177133A
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- Japan
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- lsi
- integrated circuit
- semiconductor integrated
- insulating film
- laminated
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Abstract
(57)【要約】
【目的】 ＬＳＩを積層化した場合において、放熱特性
が良好で、熱による回路素子の誤動作あるいは動作不良
の発生を防ぐことができる積層型ＬＳＩを提供するこ
と。 【構成】 複数個のＬＳＩチップ２０８、２１０が、接
着剤５０１により積層されて立体化された積層型ＬＳＩ
１００において、上部ＬＳＩチップ２０８及び下部ＬＳ
Ｉチップ２１０を構成するＬＳＩ配線の一部あるいは全
部が絶縁膜で被覆されていないことを特徴とする。
が良好で、熱による回路素子の誤動作あるいは動作不良
の発生を防ぐことができる積層型ＬＳＩを提供するこ
と。 【構成】 複数個のＬＳＩチップ２０８、２１０が、接
着剤５０１により積層されて立体化された積層型ＬＳＩ
１００において、上部ＬＳＩチップ２０８及び下部ＬＳ
Ｉチップ２１０を構成するＬＳＩ配線の一部あるいは全
部が絶縁膜で被覆されていないことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は積層型半導体集積回路に
係り、より詳細には回路素子が形成された大規模半導体
集積回路（以下、ＬＳＩと略す）が多層積層された積層
型ＬＳＩに係る。
係り、より詳細には回路素子が形成された大規模半導体
集積回路（以下、ＬＳＩと略す）が多層積層された積層
型ＬＳＩに係る。
【０００２】
【従来の技術】近年、ＬＳＩの集積度は３年間に４倍の
割合で増加しており、西暦２０００年のＤＲＡＭではデ
ザインルールが約０．１５μｍで、集積度が１Ｇになっ
ていると予想される。ところが、これら高集積回路は設
計、製造、検査のすべての面で技術的困難を招いてい
る。例えば、ＲＯＭ、ＲＡＭ、ＡＬＵ、ＣＰＵ、Ｉ／Ｏ
コントローラ等を含めた１チップマイクロコンピュータ
では、１チップの集積素子数が増大するにつれ、設計に
要する時間が長くなり、製造歩留りも低下し、検査時間
が長くなり、かつ完全な検査が困難となっている。
割合で増加しており、西暦２０００年のＤＲＡＭではデ
ザインルールが約０．１５μｍで、集積度が１Ｇになっ
ていると予想される。ところが、これら高集積回路は設
計、製造、検査のすべての面で技術的困難を招いてい
る。例えば、ＲＯＭ、ＲＡＭ、ＡＬＵ、ＣＰＵ、Ｉ／Ｏ
コントローラ等を含めた１チップマイクロコンピュータ
では、１チップの集積素子数が増大するにつれ、設計に
要する時間が長くなり、製造歩留りも低下し、検査時間
が長くなり、かつ完全な検査が困難となっている。
【０００３】そこで、平面的な微細化ではなくチップや
ウエハを立体的に接着・積層化する研究開発が活発に進
められている。例えば、工業的に使用されている半導体
基板の多くは５００μｍないしは６００μｍ程度の厚さ
を有しており、その表面を利用して作成されるトランジ
スタは数μｍ程度の厚さであることから、積層化する半
導体基板を薄層化し、薄層化された半導体基板を積層化
させることによってＬＳＩの小型化を図っている。
ウエハを立体的に接着・積層化する研究開発が活発に進
められている。例えば、工業的に使用されている半導体
基板の多くは５００μｍないしは６００μｍ程度の厚さ
を有しており、その表面を利用して作成されるトランジ
スタは数μｍ程度の厚さであることから、積層化する半
導体基板を薄層化し、薄層化された半導体基板を積層化
させることによってＬＳＩの小型化を図っている。
【０００４】従来、一般に行われているＬＳＩの積層化
工程を示す概略的平面図及び概略的断面図を図４（ａ）
〜（ｈ）に示す。図４（ａ′）及び図４（ｅ′）は半導
体ウエハ基板に、熱酸化、イオン注入などの工程を経
て、トランジスタ回路が作製された半導体基板２０２及
び半導体基板２０１を示す平面図であり、図４（ａ）及
び図４（ｅ）は半導体基板２０２及び半導体基板２０１
を示す断面図である。
工程を示す概略的平面図及び概略的断面図を図４（ａ）
〜（ｈ）に示す。図４（ａ′）及び図４（ｅ′）は半導
体ウエハ基板に、熱酸化、イオン注入などの工程を経
て、トランジスタ回路が作製された半導体基板２０２及
び半導体基板２０１を示す平面図であり、図４（ａ）及
び図４（ｅ）は半導体基板２０２及び半導体基板２０１
を示す断面図である。
【０００５】これら半導体基板２０１及び半導体基板２
０２は、その後、積層化工程へと進められるが、この積
層化工程は大きく分けて以下の３工程からなる。
０２は、その後、積層化工程へと進められるが、この積
層化工程は大きく分けて以下の３工程からなる。
【０００６】第１の工程は、被積層ＬＳＩチップの作製
工程であり、図４（ａ）から図４（ｅ）に示す。まず、
ＬＳＩが形成された半導体基板２０２の表面側に、ＬＳ
Ｉチップを保持するための支持基板２０５を樹脂等の接
着剤を用いて接着する（図４（ｂ））。このときの、支
持基板２０５を搭載した状態の半導体基板２０２の拡大
断面図を図５に示す。図５に示すように、半導体基板２
０２上にゲート絶縁膜３０７に囲まれたゲート電極３０
５が形成され、ゲート電極３０５が形成されていない半
導体基板２０２上に絶縁層３０２が形成され、この絶縁
層３０２上に絶縁膜３０３が形成される。ゲート絶縁膜
３０７と絶縁膜３０３との間にはＬＳＩ配線３０１が形
成され、絶縁膜３０３の所定箇所には上下のＬＳＩを結
ぶためのスルーホール３００が、化学的エッチングまた
は反応性イオンエッチング等の方法により形成される。
その後、これらスルーホール３００、絶縁膜３０３、Ｌ
ＳＩ配線３０１及びゲート絶縁膜３０７上にＣＶＤ法等
によって絶縁膜３０４が形成され、さらに、接着剤３０
６がウエハ表面に塗布され、支持基板２０５が半導体基
板２０２上に接着される。
工程であり、図４（ａ）から図４（ｅ）に示す。まず、
ＬＳＩが形成された半導体基板２０２の表面側に、ＬＳ
Ｉチップを保持するための支持基板２０５を樹脂等の接
着剤を用いて接着する（図４（ｂ））。このときの、支
持基板２０５を搭載した状態の半導体基板２０２の拡大
断面図を図５に示す。図５に示すように、半導体基板２
０２上にゲート絶縁膜３０７に囲まれたゲート電極３０
５が形成され、ゲート電極３０５が形成されていない半
導体基板２０２上に絶縁層３０２が形成され、この絶縁
層３０２上に絶縁膜３０３が形成される。ゲート絶縁膜
３０７と絶縁膜３０３との間にはＬＳＩ配線３０１が形
成され、絶縁膜３０３の所定箇所には上下のＬＳＩを結
ぶためのスルーホール３００が、化学的エッチングまた
は反応性イオンエッチング等の方法により形成される。
その後、これらスルーホール３００、絶縁膜３０３、Ｌ
ＳＩ配線３０１及びゲート絶縁膜３０７上にＣＶＤ法等
によって絶縁膜３０４が形成され、さらに、接着剤３０
６がウエハ表面に塗布され、支持基板２０５が半導体基
板２０２上に接着される。
【０００７】次は、積層化後の上下のＬＳＩ間での信号
の授受をスムーズに行うために半導体基板２０２の裏面
を研磨し、半導体基板２０２を充分薄くして、薄層化半
導体基板２０２ａを形成する（図４（ｃ））。このとき
の薄層化半導体基板２０２ａの内部構造の拡大断面図を
図６に示す。図６に示すように、薄層化半導体基板２０
２ａが図５に示すＡ−Ａ′ライン、つまり、スルーホー
ル３００が貫通したスルーホール３００ａとなるまで研
磨され、薄層化半導体基板２０２ａが形成される。
の授受をスムーズに行うために半導体基板２０２の裏面
を研磨し、半導体基板２０２を充分薄くして、薄層化半
導体基板２０２ａを形成する（図４（ｃ））。このとき
の薄層化半導体基板２０２ａの内部構造の拡大断面図を
図６に示す。図６に示すように、薄層化半導体基板２０
２ａが図５に示すＡ−Ａ′ライン、つまり、スルーホー
ル３００が貫通したスルーホール３００ａとなるまで研
磨され、薄層化半導体基板２０２ａが形成される。
【０００８】さらに、この薄層化半導体基板２０２ａと
支持基板２０５を、先に示したスクライブライン２０４
に沿って切断し、被積層ＬＳＩチップ２０６の作成を完
了する（図４（ｄ））。
支持基板２０５を、先に示したスクライブライン２０４
に沿って切断し、被積層ＬＳＩチップ２０６の作成を完
了する（図４（ｄ））。
【０００９】次に、被積層ＬＳＩチップの接着工程であ
り、図４（ｆ）と図４（ｇ）に示す。まず、図４（ｅ）
および図４（ｅ′）で示した半導体基板２０１の表面に
作製されたＬＳＩチップ部分に、第１の工程で作製され
た支持基板２０５が搭載された被積層ＬＳＩチップ２０
６を位置合わせして、接着剤等によって接着する（図４
（ｆ））。その後、被積層ＬＳＩチップ２０６の支持基
板２０５を、熱溶解等の化学的手段で接着剤３０６を溶
かすことにより除去し、上部ＬＳＩチップ２０８を半導
体基板２０１上に残す（図４（ｇ））。
り、図４（ｆ）と図４（ｇ）に示す。まず、図４（ｅ）
および図４（ｅ′）で示した半導体基板２０１の表面に
作製されたＬＳＩチップ部分に、第１の工程で作製され
た支持基板２０５が搭載された被積層ＬＳＩチップ２０
６を位置合わせして、接着剤等によって接着する（図４
（ｆ））。その後、被積層ＬＳＩチップ２０６の支持基
板２０５を、熱溶解等の化学的手段で接着剤３０６を溶
かすことにより除去し、上部ＬＳＩチップ２０８を半導
体基板２０１上に残す（図４（ｇ））。
【００１０】第２の工程は、必要な回数だけ繰り返すこ
とによって、ＬＳＩの積層数を選択することができる工
程で、図７には図４（ｇ）に示すような半導体基板２０
２を、例えば１枚積層したときの内部構造の拡大断面図
を示す。半導体基板２０１上にゲート絶縁膜３０７で囲
まれたゲート電極３０５が形成され、ゲート電極３０５
が形成されていない半導体基板２０１上に絶縁層３０２
が形成され、絶縁層３０２上には絶縁膜３０３が形成さ
れ、絶縁膜３０３とゲート酸化膜３０７との間にはＬＳ
Ｉ配線５００が形成される。絶縁膜３０３、ゲート酸化
膜３０７、ＬＳＩ配線５００上に接着剤５０１が塗布さ
れて、上部ＬＳＩチップ２０８が搭載される。
とによって、ＬＳＩの積層数を選択することができる工
程で、図７には図４（ｇ）に示すような半導体基板２０
２を、例えば１枚積層したときの内部構造の拡大断面図
を示す。半導体基板２０１上にゲート絶縁膜３０７で囲
まれたゲート電極３０５が形成され、ゲート電極３０５
が形成されていない半導体基板２０１上に絶縁層３０２
が形成され、絶縁層３０２上には絶縁膜３０３が形成さ
れ、絶縁膜３０３とゲート酸化膜３０７との間にはＬＳ
Ｉ配線５００が形成される。絶縁膜３０３、ゲート酸化
膜３０７、ＬＳＩ配線５００上に接着剤５０１が塗布さ
れて、上部ＬＳＩチップ２０８が搭載される。
【００１１】上部ＬＳＩチップ２０８にも、ゲート絶縁
膜３０７で囲まれたゲート電極３０５が形成され、ゲー
ト電極３０５が形成されていない半導体基板２０１上に
絶縁層３０２が形成され、絶縁層３０２上には絶縁膜３
０３が形成され、絶縁膜３０３とゲート酸化膜３０７と
の間にＬＳＩ配線３０１が形成される。上部ＬＳＩチッ
プ２０８には、所定の箇所にスルーホール３００が形成
され、このスルーホール３００を通じて、スルーホール
３００下方の接着剤５０１が、化学的エッチングや反応
性イオンエッチングなどの手法を用いて除去され、半導
体基板２０１のＬＳＩ配線５００の表面が露出する。上
部ＬＳＩチップ２０８の絶縁膜３０３、ＬＳＩ配線３０
１、ゲート絶縁膜３０７上及びスルーホール３００側壁
表面には絶縁膜３０４が形成される。
膜３０７で囲まれたゲート電極３０５が形成され、ゲー
ト電極３０５が形成されていない半導体基板２０１上に
絶縁層３０２が形成され、絶縁層３０２上には絶縁膜３
０３が形成され、絶縁膜３０３とゲート酸化膜３０７と
の間にＬＳＩ配線３０１が形成される。上部ＬＳＩチッ
プ２０８には、所定の箇所にスルーホール３００が形成
され、このスルーホール３００を通じて、スルーホール
３００下方の接着剤５０１が、化学的エッチングや反応
性イオンエッチングなどの手法を用いて除去され、半導
体基板２０１のＬＳＩ配線５００の表面が露出する。上
部ＬＳＩチップ２０８の絶縁膜３０３、ＬＳＩ配線３０
１、ゲート絶縁膜３０７上及びスルーホール３００側壁
表面には絶縁膜３０４が形成される。
【００１２】図８は、図７で示したＬＳＩチップ２０８
とＬＳＩ配線５００とを電気的に接続するために、スル
ーホール３００内にスルーホール電極６００が形成され
た状態を示す断面図であり、蒸着やメッキなどの手法を
用いてスルーホール電極６００を形成する。
とＬＳＩ配線５００とを電気的に接続するために、スル
ーホール３００内にスルーホール電極６００が形成され
た状態を示す断面図であり、蒸着やメッキなどの手法を
用いてスルーホール電極６００を形成する。
【００１３】最後の第３の工程は、積層化完了後のＬＳ
Ｉをチップ状に切断する工程であり、図４（ｈ）に示
す。第２の工程で、所望の枚数のＬＳＩチップ２０８を
半導体基板２０１に積層化した後、図４（ｅ′）に示し
たスクライブライン２０３に沿って積層化ＬＳＩチップ
に切断する。この後、積層化ＬＳＩチップ２０９は、一
般に後半工程と呼称される組み立て工程を経て製品とな
る。
Ｉをチップ状に切断する工程であり、図４（ｈ）に示
す。第２の工程で、所望の枚数のＬＳＩチップ２０８を
半導体基板２０１に積層化した後、図４（ｅ′）に示し
たスクライブライン２０３に沿って積層化ＬＳＩチップ
に切断する。この後、積層化ＬＳＩチップ２０９は、一
般に後半工程と呼称される組み立て工程を経て製品とな
る。
【００１４】
【発明が解決しようとする課題】しかしながら、上記の
積層型ＬＳＩにおいては、複数枚の上部ＬＳＩチップ２
０８が積層されるため、従来からの２次元的ＬＳＩと比
べて、発生した熱を放熱し難く、回路素子が発生した熱
により誤動作あるいは動作不良を起こすといった問題が
あった。
積層型ＬＳＩにおいては、複数枚の上部ＬＳＩチップ２
０８が積層されるため、従来からの２次元的ＬＳＩと比
べて、発生した熱を放熱し難く、回路素子が発生した熱
により誤動作あるいは動作不良を起こすといった問題が
あった。
【００１５】そこで、本発明は上記問題点に鑑みなされ
たものであり、放熱性が良好で、熱による素子の誤動作
あるいは動作不良を生じさせない積層型ＬＳＩを提供す
ることを目的とする。
たものであり、放熱性が良好で、熱による素子の誤動作
あるいは動作不良を生じさせない積層型ＬＳＩを提供す
ることを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る積層型半導体集積回路は、複数個の半
導体集積回路が接着手段により積層されて立体化された
積層型半導体集積回路において、各半導体集積回路を構
成する半導体集積回路配線の一部あるいは全部が、絶縁
膜で被覆されていないことを特徴とし、また、上記積層
型半導体集積回路において、半導体集積回路配線が凹凸
形状を有することを特徴とし、また、上記積層型半導体
集積回路において、半導体集積回路配線がトンネル部を
有することを特徴とする。
に、本発明に係る積層型半導体集積回路は、複数個の半
導体集積回路が接着手段により積層されて立体化された
積層型半導体集積回路において、各半導体集積回路を構
成する半導体集積回路配線の一部あるいは全部が、絶縁
膜で被覆されていないことを特徴とし、また、上記積層
型半導体集積回路において、半導体集積回路配線が凹凸
形状を有することを特徴とし、また、上記積層型半導体
集積回路において、半導体集積回路配線がトンネル部を
有することを特徴とする。
【００１７】
【作用】上記の積層型半導体集積回路、更に詳しくは積
層型の大規模半導体集積回路（ＬＳＩ）によれば、積層
された各ＬＳＩを構成するＬＳＩ配線の一部あるいは全
部が絶縁膜で被覆されていないので、積層型ＬＳＩ中の
ＬＳＩにおいて発生する熱が前記ＬＳＩ配線を伝わって
放熱され、放熱特性が向上することとなる。
層型の大規模半導体集積回路（ＬＳＩ）によれば、積層
された各ＬＳＩを構成するＬＳＩ配線の一部あるいは全
部が絶縁膜で被覆されていないので、積層型ＬＳＩ中の
ＬＳＩにおいて発生する熱が前記ＬＳＩ配線を伝わって
放熱され、放熱特性が向上することとなる。
【００１８】また、上記ＬＳＩ配線が凹凸形状を有する
場合、外気と接触する面積が大きくなり、さらに放熱特
性が向上することとなる。
場合、外気と接触する面積が大きくなり、さらに放熱特
性が向上することとなる。
【００１９】また、上記ＬＳＩ配線がトンネル部を有す
る場合、外気と接触する面積がさらに大きくなり、より
一層放熱特性が向上することとなる。
る場合、外気と接触する面積がさらに大きくなり、より
一層放熱特性が向上することとなる。
【００２０】
【実施例】以下、本発明に係る積層型ＬＳＩの実施例
を、図面に基づいて説明する。なお、従来例と同一の機
能を有する構成部品には、同一の符号を付す。
を、図面に基づいて説明する。なお、従来例と同一の機
能を有する構成部品には、同一の符号を付す。
【００２１】図１は、実施例に係る積層型ＬＳＩを示す
模式的拡大断面図であり、ＬＳＩチップを２層に積層し
たときのものである。図中２１０は、下部ＬＳＩチップ
を示し、下部ＬＳＩチップ２１０は以下のように構成さ
れる。半導体基板２０１上にゲート絶縁膜３０７で囲ま
れたゲート電極３０５が形成され、ゲート電極３０５が
形成されていない半導体基板２０１上に絶縁層３０２が
形成され、絶縁層３０２上には絶縁膜３０３が形成さ
れ、絶縁膜３０３とゲート絶縁膜３０７との間にＬＳＩ
配線５００が形成される。また、ＬＳＩ配線５００の形
成方法としてはメタル蒸着法、あるいはスパッタ法等が
用いられ、複合膜を形成する場合には、さらにメッキ法
などを用いればよい。
模式的拡大断面図であり、ＬＳＩチップを２層に積層し
たときのものである。図中２１０は、下部ＬＳＩチップ
を示し、下部ＬＳＩチップ２１０は以下のように構成さ
れる。半導体基板２０１上にゲート絶縁膜３０７で囲ま
れたゲート電極３０５が形成され、ゲート電極３０５が
形成されていない半導体基板２０１上に絶縁層３０２が
形成され、絶縁層３０２上には絶縁膜３０３が形成さ
れ、絶縁膜３０３とゲート絶縁膜３０７との間にＬＳＩ
配線５００が形成される。また、ＬＳＩ配線５００の形
成方法としてはメタル蒸着法、あるいはスパッタ法等が
用いられ、複合膜を形成する場合には、さらにメッキ法
などを用いればよい。
【００２２】また、図中２０８は上部ＬＳＩチップを示
し、上部ＬＳＩチップ２０８は以下のように構成され
る。積層化半導体基板２０２ａ上にゲート絶縁膜３０７
に囲まれたゲート電極３０５が形成され、ゲート電極３
０５が形成されていない積層化半導体基板２０２ａ上に
絶縁層３０２が形成され、この絶縁層３０２上に絶縁膜
３０３が形成される。ゲート絶縁膜３０７と絶縁膜３０
３との間には、ＬＳＩ配線３０１が形成され、絶縁膜３
０３の所定箇所に上下のＬＳＩを結ぶスルーホールが化
学的エッチングまたは反応性イオンエッチング等の方法
によって形成される。
し、上部ＬＳＩチップ２０８は以下のように構成され
る。積層化半導体基板２０２ａ上にゲート絶縁膜３０７
に囲まれたゲート電極３０５が形成され、ゲート電極３
０５が形成されていない積層化半導体基板２０２ａ上に
絶縁層３０２が形成され、この絶縁層３０２上に絶縁膜
３０３が形成される。ゲート絶縁膜３０７と絶縁膜３０
３との間には、ＬＳＩ配線３０１が形成され、絶縁膜３
０３の所定箇所に上下のＬＳＩを結ぶスルーホールが化
学的エッチングまたは反応性イオンエッチング等の方法
によって形成される。
【００２３】その後、研磨工程により貫通したスルーホ
ール３００ａの側壁、ＬＳＩ配線３０１およびゲート絶
縁膜３０７上にＣＶＤ法等によって素子保護用の絶縁膜
３０４が形成される。そして、上部ＬＳＩチップ２０８
は接着剤５０１を塗布された下部ＬＳＩチップ２１０上
に接着され、積層型ＬＳＩ１００が形成される。貫通し
たスルーホール３００ａ内にスルーホール電極６００が
形成される。
ール３００ａの側壁、ＬＳＩ配線３０１およびゲート絶
縁膜３０７上にＣＶＤ法等によって素子保護用の絶縁膜
３０４が形成される。そして、上部ＬＳＩチップ２０８
は接着剤５０１を塗布された下部ＬＳＩチップ２１０上
に接着され、積層型ＬＳＩ１００が形成される。貫通し
たスルーホール３００ａ内にスルーホール電極６００が
形成される。
【００２４】上記のように構成された積層型ＬＳＩ１０
０においては、ＬＳＩチップ２１０に生じた熱をＬＳＩ
配線５００から効果的に外気に放出することができる。
従って、放熱特性が向上し素子の誤動作および動作不良
を防ぐことが可能となる。
０においては、ＬＳＩチップ２１０に生じた熱をＬＳＩ
配線５００から効果的に外気に放出することができる。
従って、放熱特性が向上し素子の誤動作および動作不良
を防ぐことが可能となる。
【００２５】図２は、本発明に係る積層型ＬＳＩの第２
の実施例を示す模式的拡大断面図である。図中２０８は
上部ＬＳＩチップを示し、上部ＬＳＩチップ２０８は上
記した実施例の場合と同様の構成をなし、この部分の詳
細な説明をここでは省略する。図中２０１は半導体基板
を示し、半導体基板２０１上にゲート電極３０５を囲ん
だゲート絶縁膜３０７が形成され、ゲート絶縁膜３０７
が形成されていない半導体基板２０１上に絶縁層３０２
が形成され、絶縁膜３０２上に絶縁膜３０３が形成さ
れ、絶縁膜３０３とゲート絶縁膜３０７との間にはＬＳ
Ｉ配線５０２が形成される。下部ＬＳＩチップ２１０の
上部ＬＳＩチップ２０８を搭載する箇所には接着剤５０
１が塗布され、下部ＬＳＩチップ２１０と上部ＬＳＩチ
ップ２０８とが接着される。また、上部ＬＳＩチップ２
０８が搭載される箇所のＬＳＩ配線５０２表面は平面状
に形成されるが、上部ＬＳＩチップ２０８で覆われず外
気に触れるＬＳＩ配線５０２表面には多数の凸部５０２
ａが形成される。ＬＳＩ配線５０２の形成には選択メッ
キ法などが用いられている。
の実施例を示す模式的拡大断面図である。図中２０８は
上部ＬＳＩチップを示し、上部ＬＳＩチップ２０８は上
記した実施例の場合と同様の構成をなし、この部分の詳
細な説明をここでは省略する。図中２０１は半導体基板
を示し、半導体基板２０１上にゲート電極３０５を囲ん
だゲート絶縁膜３０７が形成され、ゲート絶縁膜３０７
が形成されていない半導体基板２０１上に絶縁層３０２
が形成され、絶縁膜３０２上に絶縁膜３０３が形成さ
れ、絶縁膜３０３とゲート絶縁膜３０７との間にはＬＳ
Ｉ配線５０２が形成される。下部ＬＳＩチップ２１０の
上部ＬＳＩチップ２０８を搭載する箇所には接着剤５０
１が塗布され、下部ＬＳＩチップ２１０と上部ＬＳＩチ
ップ２０８とが接着される。また、上部ＬＳＩチップ２
０８が搭載される箇所のＬＳＩ配線５０２表面は平面状
に形成されるが、上部ＬＳＩチップ２０８で覆われず外
気に触れるＬＳＩ配線５０２表面には多数の凸部５０２
ａが形成される。ＬＳＩ配線５０２の形成には選択メッ
キ法などが用いられている。
【００２６】このように構成された積層型ＬＳＩ１０１
にあっては、外気に触れるＬＳＩ配線５０２表面に多数
の凸部５０２ａが形成されるので、外気と接する面積を
増大させることができる。従って、下部ＬＳＩチップ２
１０に生じた熱の放熱特性をより向上させることがで
き、発生した熱による素子の誤動作または動作不良を防
ぐことができる。
にあっては、外気に触れるＬＳＩ配線５０２表面に多数
の凸部５０２ａが形成されるので、外気と接する面積を
増大させることができる。従って、下部ＬＳＩチップ２
１０に生じた熱の放熱特性をより向上させることがで
き、発生した熱による素子の誤動作または動作不良を防
ぐことができる。
【００２７】図３は、本発明に係る積層型ＬＳＩの第３
の実施例を示す模式的拡大断面図である。図中２０８は
上部ＬＳＩチップを示し、上部ＬＳＩチップ２０８は上
記した実施例の場合と同様の構成をなし、この部分の詳
細な説明をここでは省略する。図中２０１は半導体基板
を示し、半導体基板２０１上にゲート電極３０５を囲ん
だゲート絶縁膜３０７が形成され、ゲート絶縁膜３０７
が形成されていない下部半導体基板２０１上に絶縁層３
０２が形成され、絶縁層３０２上に絶縁膜３０３が形成
され、絶縁膜３０３とゲート絶縁膜３０７との間にはＬ
ＳＩ配線５０３が形成される。下部ＬＳＩチップ２１０
の上部ＬＳＩチップ２０８を搭載する箇所には接着剤５
０１が塗布され、下部ＬＳＩチップ２１０と上部ＬＳＩ
チップ２０８とが接着されて積層型ＬＳＩ１０２が構成
される。また上部ＬＳＩ２０８が搭載される箇所のＬＳ
Ｉ配線５０３表面は平面状に形成されるが、上部ＬＳＩ
チップ２０３で覆われず外気に触れるＬＳＩ配線５０３
表面には多数のトンネル部５０３ａが形成される。この
トンネル部５０３ａの内部は外気に接触する空洞になっ
ている。また、このＬＳＩ配線５０３の形成には選択メ
ッキ法が用いられており、エッチング液を用いてエッチ
ングされてトンネル部５０３ａが形成される。
の実施例を示す模式的拡大断面図である。図中２０８は
上部ＬＳＩチップを示し、上部ＬＳＩチップ２０８は上
記した実施例の場合と同様の構成をなし、この部分の詳
細な説明をここでは省略する。図中２０１は半導体基板
を示し、半導体基板２０１上にゲート電極３０５を囲ん
だゲート絶縁膜３０７が形成され、ゲート絶縁膜３０７
が形成されていない下部半導体基板２０１上に絶縁層３
０２が形成され、絶縁層３０２上に絶縁膜３０３が形成
され、絶縁膜３０３とゲート絶縁膜３０７との間にはＬ
ＳＩ配線５０３が形成される。下部ＬＳＩチップ２１０
の上部ＬＳＩチップ２０８を搭載する箇所には接着剤５
０１が塗布され、下部ＬＳＩチップ２１０と上部ＬＳＩ
チップ２０８とが接着されて積層型ＬＳＩ１０２が構成
される。また上部ＬＳＩ２０８が搭載される箇所のＬＳ
Ｉ配線５０３表面は平面状に形成されるが、上部ＬＳＩ
チップ２０３で覆われず外気に触れるＬＳＩ配線５０３
表面には多数のトンネル部５０３ａが形成される。この
トンネル部５０３ａの内部は外気に接触する空洞になっ
ている。また、このＬＳＩ配線５０３の形成には選択メ
ッキ法が用いられており、エッチング液を用いてエッチ
ングされてトンネル部５０３ａが形成される。
【００２８】このように構成された積層型ＬＳＩ１０２
にあっては、外気に触れるＬＳＩ配線５０３表面に多数
のトンネル部５０３ａが形成されるので、外気と接する
面積を増大させることができる。従って、下部ＬＳＩチ
ップ２１０に生じた熱の放熱特性を一層向上させること
ができ、発生した熱による素子の誤動作または動作不良
を防ぐことができる。
にあっては、外気に触れるＬＳＩ配線５０３表面に多数
のトンネル部５０３ａが形成されるので、外気と接する
面積を増大させることができる。従って、下部ＬＳＩチ
ップ２１０に生じた熱の放熱特性を一層向上させること
ができ、発生した熱による素子の誤動作または動作不良
を防ぐことができる。
【００２９】なお、上記実施例では、ＭＯＳ−ＬＳＩに
適用した場合を示したが、これに限定されるものではな
く、バイポーラＬＳＩや化合物半導体あるいはＬＥＤな
どの個別半導体に適用してもよい。また、図４では被積
層ＬＳＩがチップに切断された後に積層化されている
が、これに限定されるものではなく、ウエハのまま積層
化されてもよい。
適用した場合を示したが、これに限定されるものではな
く、バイポーラＬＳＩや化合物半導体あるいはＬＥＤな
どの個別半導体に適用してもよい。また、図４では被積
層ＬＳＩがチップに切断された後に積層化されている
が、これに限定されるものではなく、ウエハのまま積層
化されてもよい。
【００３０】また、ＬＳＩ配線の材料としては電気伝導
性を示す物質であればよいが、大気に接した際に被膜を
形成する物質（アルミニウムなど）であることが望まし
い。
性を示す物質であればよいが、大気に接した際に被膜を
形成する物質（アルミニウムなど）であることが望まし
い。
【００３１】
【発明の効果】上記に詳述したように本発明に係る積層
型半導体集積回路において、積層された各半導体集積回
路を構成する半導体集積回路配線の一部あるいは全部が
絶縁膜で被覆されていないので、積層型半導体集積回路
中の各半導体集積回路において発生する熱が前記半導体
集積回路配線を通して効率良く放熱され、放熱特性を向
上させることができる。
型半導体集積回路において、積層された各半導体集積回
路を構成する半導体集積回路配線の一部あるいは全部が
絶縁膜で被覆されていないので、積層型半導体集積回路
中の各半導体集積回路において発生する熱が前記半導体
集積回路配線を通して効率良く放熱され、放熱特性を向
上させることができる。
【００３２】また、上記半導体集積回路配線が凹凸形状
を有する場合、外気と接触する面積が大きくなり、さら
に放熱特性を向上させることが可能となる。
を有する場合、外気と接触する面積が大きくなり、さら
に放熱特性を向上させることが可能となる。
【００３３】また、上記半導体集積回路配線がトンネル
部を有する場合、外気と接触する面積が大きくなり、さ
らに放熱特性を向上させることが可能となる。
部を有する場合、外気と接触する面積が大きくなり、さ
らに放熱特性を向上させることが可能となる。
【図１】本発明に係る積層型ＬＳＩの第１の実施例を模
式的に示す拡大断面図である。
式的に示す拡大断面図である。
【図２】本発明に係る積層型ＬＳＩの第２の実施例を模
式的に示す拡大断面図である。
式的に示す拡大断面図である。
【図３】本発明に係る積層型ＬＳＩの第３の実施例を模
式的に示す拡大断面図である。
式的に示す拡大断面図である。
【図４】（ａ）〜（ｈ）は、一般の積層型ＬＳＩの製造
工程を示す平面図及び断面図であり、（ａ′）及び
（ｅ′）は、半導体基板２０２及び２０１を示す平面図
である。
工程を示す平面図及び断面図であり、（ａ′）及び
（ｅ′）は、半導体基板２０２及び２０１を示す平面図
である。
【図５】従来例における支持基板を搭載した上部ＬＳＩ
を示す拡大断面図である。
を示す拡大断面図である。
【図６】従来例における支持基板を搭載した上部ＬＳＩ
の裏面研磨後の構造を示す拡大断面図である。
の裏面研磨後の構造を示す拡大断面図である。
【図７】従来例における積層したＬＳＩを示す拡大断面
図である。
図である。
【図８】従来例における積層したＬＳＩにスルーホール
電極を形成した後の状態を示す拡大断面図である。
電極を形成した後の状態を示す拡大断面図である。
【符号の説明】 １００、１０１、１０２ 積層型ＬＳＩ ２０８ 上部ＬＳＩチップ ２１０ 下部ＬＳＩチップ ５０１ 接着剤（接着手段） ５０２ａ 凸部（凹凸形状） ５０３ａ トンネル部
Claims (3)
- 【請求項１】 複数個の半導体集積回路が接着手段によ
り積層されて立体化された積層型半導体集積回路におい
て、 各半導体集積回路を構成する半導体集積回路配線の一部
あるいは全部が絶縁膜で被覆されていないことを特徴と
する積層型半導体集積回路。 - 【請求項２】 半導体集積回路配線が凹凸形状を有する
ことを特徴とする請求項１記載の積層型半導体集積回
路。 - 【請求項３】 半導体集積回路配線がトンネル部を有す
ることを特徴とする請求項１又は請求項２記載の積層型
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32302392A JPH06177133A (ja) | 1992-12-02 | 1992-12-02 | 積層型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32302392A JPH06177133A (ja) | 1992-12-02 | 1992-12-02 | 積層型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177133A true JPH06177133A (ja) | 1994-06-24 |
Family
ID=18150264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32302392A Pending JPH06177133A (ja) | 1992-12-02 | 1992-12-02 | 積層型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177133A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510112B1 (ko) * | 2000-01-03 | 2005-08-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법 |
| US7834440B2 (en) * | 2008-09-29 | 2010-11-16 | Hitachi, Ltd. | Semiconductor device with stacked memory and processor LSIs |
-
1992
- 1992-12-02 JP JP32302392A patent/JPH06177133A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510112B1 (ko) * | 2000-01-03 | 2005-08-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법 |
| US7834440B2 (en) * | 2008-09-29 | 2010-11-16 | Hitachi, Ltd. | Semiconductor device with stacked memory and processor LSIs |
| US7977781B2 (en) | 2008-09-29 | 2011-07-12 | Hitachi, Ltd. | Semiconductor device |
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