JPH06132536A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH06132536A JPH06132536A JP27636292A JP27636292A JPH06132536A JP H06132536 A JPH06132536 A JP H06132536A JP 27636292 A JP27636292 A JP 27636292A JP 27636292 A JP27636292 A JP 27636292A JP H06132536 A JPH06132536 A JP H06132536A
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- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】
【目的】 エッチング工程においてチャネル層がダメー
ジを受けない薄膜トランジスタを提供する。 【構成】 ゲート電極２の上に間にゲート絶縁膜４を介
してチャネル層５が形成され、チャネル層５の上に形成
された２層のチャネル保護膜６、１１の上で相互に離隔
してソース電極９とドレイン電極１０とがコンタクト層
７を介して設けられている。チャネル保護膜６は窒化シ
リコン膜からなり、チャネル保護膜１１は酸化シリコン
膜からなる。
ジを受けない薄膜トランジスタを提供する。 【構成】 ゲート電極２の上に間にゲート絶縁膜４を介
してチャネル層５が形成され、チャネル層５の上に形成
された２層のチャネル保護膜６、１１の上で相互に離隔
してソース電極９とドレイン電極１０とがコンタクト層
７を介して設けられている。チャネル保護膜６は窒化シ
リコン膜からなり、チャネル保護膜１１は酸化シリコン
膜からなる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示用絵素電極の
スイッチング素子等に多く用いられている薄膜トランジ
スタに関する。
スイッチング素子等に多く用いられている薄膜トランジ
スタに関する。
【０００２】
【従来の技術】図５は従来の一般的な薄膜トランジスタ
（ＴＦＴ）の平面図を示し、図９は図５のＴＦＴのＩ−
Ｉ’線による断面図を示す。このＴＦＴは、絶縁性基板
１の上にゲート電極２が形成されている。かかるゲート
電極２の上に、ゲート絶縁膜４を介して半導体膜からな
るチャネル層５が形成され、チャネル層５の上に形成さ
れたチャネル保護膜６の上には、相互に離隔してソース
電極９およびドレイン電極１０がコンタクト層７、８を
間に介して設けられている。ここで、チャネル保護膜６
は窒化シリコン（ＳｉＮx）膜から形成されている。
（ＴＦＴ）の平面図を示し、図９は図５のＴＦＴのＩ−
Ｉ’線による断面図を示す。このＴＦＴは、絶縁性基板
１の上にゲート電極２が形成されている。かかるゲート
電極２の上に、ゲート絶縁膜４を介して半導体膜からな
るチャネル層５が形成され、チャネル層５の上に形成さ
れたチャネル保護膜６の上には、相互に離隔してソース
電極９およびドレイン電極１０がコンタクト層７、８を
間に介して設けられている。ここで、チャネル保護膜６
は窒化シリコン（ＳｉＮx）膜から形成されている。
【０００３】このような構造を有するＴＦＴは、以下の
ようにして製造される。
ようにして製造される。
【０００４】まず、絶縁性基板１上に、Ｔａからなる単
層または多層膜をスパッタリング法によって堆積させた
後に、パターニングすることによりゲート電極２を形成
する。ゲート電極２の表面には、陽極酸化によって酸化
膜３を形成してもよい。次いで、プラズマＣＶＤ法によ
り、ＳｉＮx膜からなるゲート絶縁膜４と、非晶質シリ
コン膜（ａ−Ｓｉ膜）からなるチャネル層５と、ＳｉＮ
x膜からなるチャネル保護膜６とをこの順に形成した
後、チャネル保護膜６をパターニングする。続いて、ａ
−Ｓｉ膜にリンＰを添加したｎ+型ａ−Ｓｉ膜からなる
コンタクト層７、８をプラズマＣＶＤ法により形成す
る。次いで、Ｔａからなる金属膜をスパッタリングによ
り堆積し、ソース電極９およびドレイン電極１０を形成
する。最後に、ソース電極９およびドレイン電極１０の
パターニングを行った後に、チャネル層５と、コンタク
ト層７、８と、ソース電極９およびドレイン電極１０と
をエッチングすることによりパターニングを行う。
層または多層膜をスパッタリング法によって堆積させた
後に、パターニングすることによりゲート電極２を形成
する。ゲート電極２の表面には、陽極酸化によって酸化
膜３を形成してもよい。次いで、プラズマＣＶＤ法によ
り、ＳｉＮx膜からなるゲート絶縁膜４と、非晶質シリ
コン膜（ａ−Ｓｉ膜）からなるチャネル層５と、ＳｉＮ
x膜からなるチャネル保護膜６とをこの順に形成した
後、チャネル保護膜６をパターニングする。続いて、ａ
−Ｓｉ膜にリンＰを添加したｎ+型ａ−Ｓｉ膜からなる
コンタクト層７、８をプラズマＣＶＤ法により形成す
る。次いで、Ｔａからなる金属膜をスパッタリングによ
り堆積し、ソース電極９およびドレイン電極１０を形成
する。最後に、ソース電極９およびドレイン電極１０の
パターニングを行った後に、チャネル層５と、コンタク
ト層７、８と、ソース電極９およびドレイン電極１０と
をエッチングすることによりパターニングを行う。
【０００５】
【発明が解決しようとする課題】ところで、上述したエ
ッチング工程において、ＴＦＴのコンタクト層、ソース
電極およびドレイン電極をウエットエッチングによって
パターニングする場合には、エッチングされるべき材料
間のエッチング速度比（選択比）は大きいが、この方法
はエッチングマスクの下への溶液のまわり込みによるエ
ッチングの進行、いわゆるアンダーカットが避けられな
い。したがって、高精細なパターンの形成には通常、パ
ターンシフトの小さいドライエッチング方式が用いられ
る。
ッチング工程において、ＴＦＴのコンタクト層、ソース
電極およびドレイン電極をウエットエッチングによって
パターニングする場合には、エッチングされるべき材料
間のエッチング速度比（選択比）は大きいが、この方法
はエッチングマスクの下への溶液のまわり込みによるエ
ッチングの進行、いわゆるアンダーカットが避けられな
い。したがって、高精細なパターンの形成には通常、パ
ターンシフトの小さいドライエッチング方式が用いられ
る。
【０００６】しかし、上述のような構造のＴＦＴのコン
タクト層７、８、ソース電極９およびドレイン電極１０
を、特にフッ素ラジカルを用いたドライエッチングでパ
ターニングする場合には、チャネル保護膜６を形成する
ＳｉＮx膜のエッチング速度が非常に速い。このため多
くの場合、チャネル保護膜６と周囲の材料との選択比が
取れず、図１０に示すようにエッチングがチャネル層５
まで及び、チャネル層５がダメージを受けてＴＦＴの正
常な動作は不可能となる。
タクト層７、８、ソース電極９およびドレイン電極１０
を、特にフッ素ラジカルを用いたドライエッチングでパ
ターニングする場合には、チャネル保護膜６を形成する
ＳｉＮx膜のエッチング速度が非常に速い。このため多
くの場合、チャネル保護膜６と周囲の材料との選択比が
取れず、図１０に示すようにエッチングがチャネル層５
まで及び、チャネル層５がダメージを受けてＴＦＴの正
常な動作は不可能となる。
【０００７】本発明は、上記問題点を解決するためにな
されたものであり、その目的とするところは、エッチン
グ工程においてチャネル層がダメージを受けない薄膜ト
ランジスタを提供することにある。
されたものであり、その目的とするところは、エッチン
グ工程においてチャネル層がダメージを受けない薄膜ト
ランジスタを提供することにある。
【０００８】
【課題を解決するための手段】本発明の薄膜トランジス
タは、ゲート電極の上に間にゲート絶縁膜を介してチャ
ネル層が形成され、該チャネル層の上に形成されたチャ
ネル保護膜の上で相互に離隔してソース電極とドレイン
電極とがコンタクト層を介して設けられ、該チャネル保
護膜は、窒化シリコン膜と酸化シリコン膜とが順次形成
された２層からなり、そのことにより上記目的が達成さ
れる。
タは、ゲート電極の上に間にゲート絶縁膜を介してチャ
ネル層が形成され、該チャネル層の上に形成されたチャ
ネル保護膜の上で相互に離隔してソース電極とドレイン
電極とがコンタクト層を介して設けられ、該チャネル保
護膜は、窒化シリコン膜と酸化シリコン膜とが順次形成
された２層からなり、そのことにより上記目的が達成さ
れる。
【０００９】好適な実施態様としては、上記ゲート絶縁
膜は酸化シリコン膜と窒化シリコン膜とが順次形成され
た２層からなる。
膜は酸化シリコン膜と窒化シリコン膜とが順次形成され
た２層からなる。
【００１０】
【作用】本発明の薄膜トランジスタは、窒化シリコン
（ＳｉＮx）膜と酸化シリコン（ＳｉＯx）膜とがこの順
に形成された２層構造のチャネル保護膜を有する。この
チャネル保護膜の上層の酸化シリコン（ＳｉＯx）膜
は、チャネル層およびコンタクト層を構成するシリコン
系半導体層、電極および配線等を構成するＴａ、Ｔｉお
よびＣｒ等の金属材料に対するエッチングの選択比が大
きい。したがって、コンタクト層、ソース電極、ゲート
電極をフッ素ラジカルを用いたエッチングによりパター
ニングする場合においても、チャネル保護膜がエッチン
グされてチャネル層がダメージを受ける危険性がない。
（ＳｉＮx）膜と酸化シリコン（ＳｉＯx）膜とがこの順
に形成された２層構造のチャネル保護膜を有する。この
チャネル保護膜の上層の酸化シリコン（ＳｉＯx）膜
は、チャネル層およびコンタクト層を構成するシリコン
系半導体層、電極および配線等を構成するＴａ、Ｔｉお
よびＣｒ等の金属材料に対するエッチングの選択比が大
きい。したがって、コンタクト層、ソース電極、ゲート
電極をフッ素ラジカルを用いたエッチングによりパター
ニングする場合においても、チャネル保護膜がエッチン
グされてチャネル層がダメージを受ける危険性がない。
【００１１】
【実施例】以下、本発明を図面を参照して説明する。
【００１２】（実施例１）図５は、本実施例の薄膜トラ
ンジスタ（ＴＦＴ）の平面図を示し、図１は、図５のＴ
ＦＴのＩ−Ｉ’線による断面図を示し、図２は、本実施
例のＴＦＴの製造工程図を示す。なお、本実施例のＴＦ
Ｔの平面図は、従来のＴＦＴのものと同じである。ま
た、図中、従来例と同様の機能を有する構成部材には同
じ番号を付与する。
ンジスタ（ＴＦＴ）の平面図を示し、図１は、図５のＴ
ＦＴのＩ−Ｉ’線による断面図を示し、図２は、本実施
例のＴＦＴの製造工程図を示す。なお、本実施例のＴＦ
Ｔの平面図は、従来のＴＦＴのものと同じである。ま
た、図中、従来例と同様の機能を有する構成部材には同
じ番号を付与する。
【００１３】このＴＦＴは、絶縁性基板１上に、表面が
酸化膜３で覆われたゲート電極２が形成されている。ゲ
ート電極２の上には、ゲート絶縁膜４を介してチャネル
層５が形成されており、チャネル層５の上には、相互に
離隔してソース電極９およびドレイン電極１０がコンタ
クト層７および８を間に介して設けられている。その離
隔部分には、チャネル保護膜６および１１がこの順に形
成されている。
酸化膜３で覆われたゲート電極２が形成されている。ゲ
ート電極２の上には、ゲート絶縁膜４を介してチャネル
層５が形成されており、チャネル層５の上には、相互に
離隔してソース電極９およびドレイン電極１０がコンタ
クト層７および８を間に介して設けられている。その離
隔部分には、チャネル保護膜６および１１がこの順に形
成されている。
【００１４】上述のような構造を有するＴＦＴは、以下
のようにして製造される。
のようにして製造される。
【００１５】まず、図３（ａ）に示すように、絶縁性基
板１上に、Ｔａからなる単層または多層膜をスパッタリ
ング法によって堆積させた後に、パターニングすること
によりゲート電極２を形成する。本実施例においては、
絶縁性基板１としてガラス基板を用いた。また、ゲート
電極２を形成する材料としてはＴａを用いているが、そ
の他にＴｉ、Ａｌ、Ｃｒ等も用いることができる。な
お、ゲート電極２を形成する前にベースコート膜として
Ｔａ2Ｏ5等からなる絶縁膜を形成してもよい。
板１上に、Ｔａからなる単層または多層膜をスパッタリ
ング法によって堆積させた後に、パターニングすること
によりゲート電極２を形成する。本実施例においては、
絶縁性基板１としてガラス基板を用いた。また、ゲート
電極２を形成する材料としてはＴａを用いているが、そ
の他にＴｉ、Ａｌ、Ｃｒ等も用いることができる。な
お、ゲート電極２を形成する前にベースコート膜として
Ｔａ2Ｏ5等からなる絶縁膜を形成してもよい。
【００１６】次に、上述したＴａを陽極酸化することに
より、ゲート絶縁膜３を形成する。このゲート絶縁膜３
は形成しなくても差し支えない。続いて、プラズマＣＶ
Ｄ法により、ＳｉＮx膜からなるゲート絶縁膜４と、非
晶質シリコン膜（ａ−Ｓｉ膜）からなるチャネル層５
と、ＳｉＮx膜からなるチャネル保護膜６と、ＳｉＯx膜
からなるチャネル保護膜１１とをこの順に形成する。Ｓ
ｉＯx膜からなるチャネル保護膜１１は、その前に積層
したＳｉＮx膜からなるチャネル保護膜６を熱酸化ある
いはプラズマ酸化することにより形成することも可能で
ある。次いで、図３（ｂ）に示すように、チャネル保護
膜６および１１をパターニングする。この場合、ネガ型
レジスト膜のパターニングは、ゲート電極２を利用して
裏面より露光することにより、自己整合的に行ってもよ
い。
より、ゲート絶縁膜３を形成する。このゲート絶縁膜３
は形成しなくても差し支えない。続いて、プラズマＣＶ
Ｄ法により、ＳｉＮx膜からなるゲート絶縁膜４と、非
晶質シリコン膜（ａ−Ｓｉ膜）からなるチャネル層５
と、ＳｉＮx膜からなるチャネル保護膜６と、ＳｉＯx膜
からなるチャネル保護膜１１とをこの順に形成する。Ｓ
ｉＯx膜からなるチャネル保護膜１１は、その前に積層
したＳｉＮx膜からなるチャネル保護膜６を熱酸化ある
いはプラズマ酸化することにより形成することも可能で
ある。次いで、図３（ｂ）に示すように、チャネル保護
膜６および１１をパターニングする。この場合、ネガ型
レジスト膜のパターニングは、ゲート電極２を利用して
裏面より露光することにより、自己整合的に行ってもよ
い。
【００１７】さらに、図３（ｃ）に示すように、ａ−Ｓ
ｉ膜にリンＰを添加したｎ+型ａ−Ｓｉ膜からなるコン
タクト層７、８をプラズマＣＶＤ法により形成する。こ
れらコンタクト層７、８は、チャネル層５と、後の工程
で形成するソース電極９およびドレイン電極１０とのオ
ーミックコンタクトを良好にするためのものである。次
いで、Ｔａからなる金属膜をスパッタリングにより堆積
し、ソース電極９およびドレイン電極１０を形成する。
本実施例ではソース電極９およびドレイン電極１０の材
料としてＴａを用いているが、他にＴｉ、Ｍｏ等も使用
することが可能である。
ｉ膜にリンＰを添加したｎ+型ａ−Ｓｉ膜からなるコン
タクト層７、８をプラズマＣＶＤ法により形成する。こ
れらコンタクト層７、８は、チャネル層５と、後の工程
で形成するソース電極９およびドレイン電極１０とのオ
ーミックコンタクトを良好にするためのものである。次
いで、Ｔａからなる金属膜をスパッタリングにより堆積
し、ソース電極９およびドレイン電極１０を形成する。
本実施例ではソース電極９およびドレイン電極１０の材
料としてＴａを用いているが、他にＴｉ、Ｍｏ等も使用
することが可能である。
【００１８】最後に、図３（ｄ）に示すように、ソース
電極９およびドレイン電極１０のパターニングを行った
後に、フッ素ラジカルを用いたドライエッチングによ
り、チャネル層５と、コンタクト層７、８と、ソース電
極９およびドレイン電極１０とを一度にパターニングす
れば、本実施例のＴＦＴが得られる。
電極９およびドレイン電極１０のパターニングを行った
後に、フッ素ラジカルを用いたドライエッチングによ
り、チャネル層５と、コンタクト層７、８と、ソース電
極９およびドレイン電極１０とを一度にパターニングす
れば、本実施例のＴＦＴが得られる。
【００１９】得られたＴＦＴは、フッ素ラジカルによる
ドライエッチングに対してもＳｉＯx膜からなるチャネ
ル保護膜１１はエッチングされないので、チャネル層５
はダメージを受けることはない。また、ＳｉＮx膜から
なるゲート絶縁膜４は周囲に比べてかなりエッチングさ
れやすいという問題があるが、万一、ゲート絶縁膜４が
完全にエッチングされた場合でも、図３（図５のＩ−
Ｉ’線による断面図）および図４（図５のＩＩ−ＩＩ’
線による断面図）に示すように、ゲート電極２、および
ゲート配線１４とソース配線１３との交差部には必ずゲ
ート絶縁膜４が残るので、ＴＦＴ自体に影響はない。
ドライエッチングに対してもＳｉＯx膜からなるチャネ
ル保護膜１１はエッチングされないので、チャネル層５
はダメージを受けることはない。また、ＳｉＮx膜から
なるゲート絶縁膜４は周囲に比べてかなりエッチングさ
れやすいという問題があるが、万一、ゲート絶縁膜４が
完全にエッチングされた場合でも、図３（図５のＩ−
Ｉ’線による断面図）および図４（図５のＩＩ−ＩＩ’
線による断面図）に示すように、ゲート電極２、および
ゲート配線１４とソース配線１３との交差部には必ずゲ
ート絶縁膜４が残るので、ＴＦＴ自体に影響はない。
【００２０】（実施例２）図６は本実施例のＴＦＴの平
面図であり、図７は、図６のＩＩＩ−ＩＩＩ’線による
断面図を示し、また図８は、図６のＴＦＴのＩＶ−Ｉ
Ｖ’線による断面図を示す。
面図であり、図７は、図６のＩＩＩ−ＩＩＩ’線による
断面図を示し、また図８は、図６のＴＦＴのＩＶ−Ｉ
Ｖ’線による断面図を示す。
【００２１】上述した実施例においては、フッ素ラジカ
ルによるドライエッチングでゲート絶縁膜４がかなりエ
ッチングされることが予想されるが、図６に示すように
絵素電極に補助容量部１７を形成する場合には、補助容
量部１７にゲート絶縁膜４を残さなくてはならないので
不都合が生じる。このような場合、本実施例のＴＦＴは
以下のように製造することが考えられる。
ルによるドライエッチングでゲート絶縁膜４がかなりエ
ッチングされることが予想されるが、図６に示すように
絵素電極に補助容量部１７を形成する場合には、補助容
量部１７にゲート絶縁膜４を残さなくてはならないので
不都合が生じる。このような場合、本実施例のＴＦＴは
以下のように製造することが考えられる。
【００２２】実施例１において、図７に示すようにＳｉ
Ｎx膜からなるゲート絶縁膜４を形成する前にＳｉＯx膜
からなるゲート絶縁膜１２を形成する他は、実施例１と
同様にしてＴＦＴを製造する。
Ｎx膜からなるゲート絶縁膜４を形成する前にＳｉＯx膜
からなるゲート絶縁膜１２を形成する他は、実施例１と
同様にしてＴＦＴを製造する。
【００２３】得られたＴＦＴは、ゲート絶縁膜４および
１２の２層がゲート電極２、およびゲート配線１４とソ
ース配線１３との交差部以外の部分をも覆っているの
で、図８に示す補助容量部１７では、上層のＳｉＮx膜
からなるゲート絶縁膜４がエッチングされても、下層の
ＳｉＯx膜からなるゲート絶縁膜１２はエッチングされ
ずに残り、下部のゲート配線１４を保護することができ
る。
１２の２層がゲート電極２、およびゲート配線１４とソ
ース配線１３との交差部以外の部分をも覆っているの
で、図８に示す補助容量部１７では、上層のＳｉＮx膜
からなるゲート絶縁膜４がエッチングされても、下層の
ＳｉＯx膜からなるゲート絶縁膜１２はエッチングされ
ずに残り、下部のゲート配線１４を保護することができ
る。
【００２４】このような構造とすることにより本発明の
ＴＦＴは、上述した補助絵素容量部を設けたアクティブ
マトリクス基板のようなトランジスタ部、およびゲート
配線とソース配線との交差部以外の部分にゲート絶縁膜
を残さなければならないデバイスにも適用することが可
能となる。
ＴＦＴは、上述した補助絵素容量部を設けたアクティブ
マトリクス基板のようなトランジスタ部、およびゲート
配線とソース配線との交差部以外の部分にゲート絶縁膜
を残さなければならないデバイスにも適用することが可
能となる。
【００２５】
【発明の効果】本発明の薄膜トランジスタによれば、コ
ンタクト層、ソース電極、ドレイン電極をエッチングす
る際に、従来では避けられなかったチャネル保護膜にま
でエッチングが及ぶのを防ぐことができるために、チャ
ネル層はダメージを受けない。なお、本発明の薄膜トラ
ンジスタのゲート絶縁膜をＳｉＯx膜とＳｉＮx膜とがこ
の順に形成された２層構造とすれば、電極部や配線部以
外の部分にゲート絶縁膜を残さなければならないデバイ
スにも広く適用が可能となる。
ンタクト層、ソース電極、ドレイン電極をエッチングす
る際に、従来では避けられなかったチャネル保護膜にま
でエッチングが及ぶのを防ぐことができるために、チャ
ネル層はダメージを受けない。なお、本発明の薄膜トラ
ンジスタのゲート絶縁膜をＳｉＯx膜とＳｉＮx膜とがこ
の順に形成された２層構造とすれば、電極部や配線部以
外の部分にゲート絶縁膜を残さなければならないデバイ
スにも広く適用が可能となる。
【図１】本発明の実施例１に係るＴＦＴの断面図であ
る。
る。
【図２】本発明の実施例１に係るＴＦＴの製造工程を示
す断面図である。
す断面図である。
【図３】本発明の実施例１に係るＴＦＴの一例を示す断
面図である。
面図である。
【図４】本発明の実施例１に係るＴＦＴの一例を示す断
面図である。
面図である。
【図５】従来例および本発明の実施例１に係るＴＦＴの
平面図である。
平面図である。
【図６】本発明の実施例２に係るＴＦＴの平面図であ
る。
る。
【図７】図６のＴＦＴのＩＩＩ−ＩＩＩ’線による断面
図である。
図である。
【図８】図６のＴＦＴのＩＶ−ＩＶ’線による断面図で
ある。
ある。
【図９】従来のＴＦＴであり、図５のＩ−Ｉ’線による
断面図である。
断面図である。
【図１０】従来のＴＦＴであり、図５のＩ−Ｉ’線によ
る断面図である。
る断面図である。
１ 絶縁性基板 ２ ゲート電極 ３、４、１２ ゲート絶縁膜 ５ チャネル層 ６、１１ チャネル保護膜 ７、８ コンタクト層 ９ ソース電極 １０ ドレイン電極 １３ ソース配線 １４ ゲート配線 １６ 絵素電極 １７ 補助容量部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 昌也 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 梶谷 優 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 鈴木 久貴 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (2)
- 【請求項１】 ゲート電極の上に間にゲート絶縁膜を介
してチャネル層が形成され、該チャネル層の上に形成さ
れたチャネル保護膜の上で相互に離隔してソース電極と
ドレイン電極とがコンタクト層を介して設けられた薄膜
トランジスタにおいて、 該チャネル保護膜は、窒化シリコン膜と酸化シリコン膜
とが順次形成された２層からなる薄膜トランジスタ。 - 【請求項２】 前記ゲート絶縁膜が、酸化シリコン膜と
窒化シリコン膜とが順次形成された２層からなる請求項
１に記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27636292A JPH06132536A (ja) | 1992-10-14 | 1992-10-14 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27636292A JPH06132536A (ja) | 1992-10-14 | 1992-10-14 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132536A true JPH06132536A (ja) | 1994-05-13 |
Family
ID=17568373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27636292A Withdrawn JPH06132536A (ja) | 1992-10-14 | 1992-10-14 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132536A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5888855A (en) * | 1994-12-14 | 1999-03-30 | Kabushiki Kaisha Toshiba | Method of manufacturing active matrix display |
| US6380011B1 (en) * | 1998-08-07 | 2002-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
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