JPH0589676A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0589676A JPH0589676A JP3277274A JP27727491A JPH0589676A JP H0589676 A JPH0589676 A JP H0589676A JP 3277274 A JP3277274 A JP 3277274A JP 27727491 A JP27727491 A JP 27727491A JP H0589676 A JPH0589676 A JP H0589676A
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- 230000015654 memory Effects 0.000 claims description 15
- 239000011159 matrix material Substances 0.000 claims 1
- 230000004913 activation Effects 0.000 description 14
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- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 Ｉ／Ｏ線のイコライズ時間の増大を招くこと
なく、列アドレスサイクル時間の短縮と列アドレスアク
セスの高速化を図る。 【構成】 ゲート１２後段に、ビット線対ＢＬ0 ，／Ｂ
Ｌ0 をＩ／Ｏ線対６ａと接続するゲート１３，１５、及
びビット線対ＢＬ0 ，／ＢＬ0 をＩ／Ｏ線対６ｂと接続
するゲート１４，１６を設け、これらゲート１３〜１６
をアドレス信号を受けて変化するＴフリップフロップ１
１の出力Ａ，／Ａを用いて制御し、２組のＩ／Ｏ対６
ａ，６ｂを交互にビット線対と接続し、読み出し時に選
択されていない方のＩ／Ｏ線対のイコライズ用のＮ型ト
ランジスタをオンさせて当該Ｉ／Ｏ線対をイコライズす
る。
なく、列アドレスサイクル時間の短縮と列アドレスアク
セスの高速化を図る。 【構成】 ゲート１２後段に、ビット線対ＢＬ0 ，／Ｂ
Ｌ0 をＩ／Ｏ線対６ａと接続するゲート１３，１５、及
びビット線対ＢＬ0 ，／ＢＬ0 をＩ／Ｏ線対６ｂと接続
するゲート１４，１６を設け、これらゲート１３〜１６
をアドレス信号を受けて変化するＴフリップフロップ１
１の出力Ａ，／Ａを用いて制御し、２組のＩ／Ｏ対６
ａ，６ｂを交互にビット線対と接続し、読み出し時に選
択されていない方のＩ／Ｏ線対のイコライズ用のＮ型ト
ランジスタをオンさせて当該Ｉ／Ｏ線対をイコライズす
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にデータ線対をイコライズする回路を有する装置
のビット線対とＩ／Ｏ線対の接続に関するものである。
し、特にデータ線対をイコライズする回路を有する装置
のビット線対とＩ／Ｏ線対の接続に関するものである。
【０００２】
【従来の技術】図６は従来の半導体記憶装置（ＤＲＡ
Ｍ）のビット線とＩ／Ｏ線の接続部分を示すブロック図
である。図６において、ＢＬ0 〜ＢＬN ，／ＢＬ0 〜／
ＢＬH はそれぞれＤＲＡＭのビット線対であり、その一
端側は図示しないメモリセルに接続され、その他端はＩ
／Ｏ線及び反転Ｉ／Ｏ線に接続されている。４はビット
線対に現れたデータを増幅するセンスアンプ、２６は増
幅されたビット線対のデータをＩ／Ｏ線対に伝えるため
のゲートである。ｙ0 〜ｙN はＤＲＡＭの列デコーダ出
力であり上記ゲート２６の活性化信号となる。２７は上
記Ｉ／Ｏ線対間の電位をイコライズするための第１のＮ
型トランジスタであり、ｍはトランジスタ２７の活性化
信号を示す。また２８はＩ／Ｏ線対間の電位をイコライ
ズするための第２のＮ型トランジスタであるが、その駆
動能力はセンスアンプ４のそれに比べて小さく、常に活
性化されている。２９はＩ／Ｏ線対に現れたデータを増
幅するプリアンプであり、データがＩ／Ｏ線から出力に
至るまでには大きな負荷が伴うため、さらにデータの増
幅を行うために設けられたものである。またＰＡＥはア
ンプ２９の活性化信号、ＤＢはアンプ２９の出力であ
る。
Ｍ）のビット線とＩ／Ｏ線の接続部分を示すブロック図
である。図６において、ＢＬ0 〜ＢＬN ，／ＢＬ0 〜／
ＢＬH はそれぞれＤＲＡＭのビット線対であり、その一
端側は図示しないメモリセルに接続され、その他端はＩ
／Ｏ線及び反転Ｉ／Ｏ線に接続されている。４はビット
線対に現れたデータを増幅するセンスアンプ、２６は増
幅されたビット線対のデータをＩ／Ｏ線対に伝えるため
のゲートである。ｙ0 〜ｙN はＤＲＡＭの列デコーダ出
力であり上記ゲート２６の活性化信号となる。２７は上
記Ｉ／Ｏ線対間の電位をイコライズするための第１のＮ
型トランジスタであり、ｍはトランジスタ２７の活性化
信号を示す。また２８はＩ／Ｏ線対間の電位をイコライ
ズするための第２のＮ型トランジスタであるが、その駆
動能力はセンスアンプ４のそれに比べて小さく、常に活
性化されている。２９はＩ／Ｏ線対に現れたデータを増
幅するプリアンプであり、データがＩ／Ｏ線から出力に
至るまでには大きな負荷が伴うため、さらにデータの増
幅を行うために設けられたものである。またＰＡＥはア
ンプ２９の活性化信号、ＤＢはアンプ２９の出力であ
る。
【０００３】次に動作について説明する。図７は図６の
半導体記憶装置の動作タイミング図で、スタティックコ
ラムモードのＤＲＡＭの場合のリード動作を示す。いま
図７(a) において外部アドレスＥＸＴ．Ａｄｄである行
アドレス、即ちＲｏｗがＤＲＡＭ内部に取り込まれる
と、所定のワード線ＷＬx が活性化され、ビット線対／
ＢＬ0 〜／ＢＬN にメモリセルのデータが出力される。
半導体記憶装置の動作タイミング図で、スタティックコ
ラムモードのＤＲＡＭの場合のリード動作を示す。いま
図７(a) において外部アドレスＥＸＴ．Ａｄｄである行
アドレス、即ちＲｏｗがＤＲＡＭ内部に取り込まれる
と、所定のワード線ＷＬx が活性化され、ビット線対／
ＢＬ0 〜／ＢＬN にメモリセルのデータが出力される。
【０００４】次にセンスアンプ４が活性化され、ビット
線対／ＢＬ0 〜／ＢＬN のデータが増幅される。次に、
列アドレスｃｏｌ0 がＤＲＡＭ内部に取り込まれ、列デ
コーダ出力ｙ0 〜ｙN の１つ（ここではｙ0 とする）が
活性化される。すると、ビット線対のデータはＩ／Ｏ線
対に伝達されるが、Ｉ／Ｏ線対は常に第１のＮ型トラン
ジスタ２８が活性化されているので、その振幅は小さ
い。また、上記のようにして列アドレスがＤＲＡＭ内部
に取り込まれ、列アドレスが変化すると、ＡＴＤ回路
（図示せず）が作動する。このＡＴＤ出力でアンプ２９
の活性化信号ＰＡＥのアサート及びトランジスタ２７の
活性化信号ｍのネゲートタイミングとし、トランジスタ
２７の活性化信号ｍのアサートタイミングはアンプ２９
の活性化信号ＰＡＥのネゲートタイミングで行う。
線対／ＢＬ0 〜／ＢＬN のデータが増幅される。次に、
列アドレスｃｏｌ0 がＤＲＡＭ内部に取り込まれ、列デ
コーダ出力ｙ0 〜ｙN の１つ（ここではｙ0 とする）が
活性化される。すると、ビット線対のデータはＩ／Ｏ線
対に伝達されるが、Ｉ／Ｏ線対は常に第１のＮ型トラン
ジスタ２８が活性化されているので、その振幅は小さ
い。また、上記のようにして列アドレスがＤＲＡＭ内部
に取り込まれ、列アドレスが変化すると、ＡＴＤ回路
（図示せず）が作動する。このＡＴＤ出力でアンプ２９
の活性化信号ＰＡＥのアサート及びトランジスタ２７の
活性化信号ｍのネゲートタイミングとし、トランジスタ
２７の活性化信号ｍのアサートタイミングはアンプ２９
の活性化信号ＰＡＥのネゲートタイミングで行う。
【０００５】次に列アドレスｃｏｌ1 が引き続きＤＲＡ
Ｍ内部に取り込まれると、列デコーダ出力ｙ1 が活性化
され、ビット線／ＢＬ1 のデータが反転Ｉ／Ｏ線に伝わ
る。この時、Ｉ／Ｏ線対は活性化信号ＰＡＥのネゲート
タイミングでイコライズされている。
Ｍ内部に取り込まれると、列デコーダ出力ｙ1 が活性化
され、ビット線／ＢＬ1 のデータが反転Ｉ／Ｏ線に伝わ
る。この時、Ｉ／Ｏ線対は活性化信号ＰＡＥのネゲート
タイミングでイコライズされている。
【０００６】なお図７(b) のタイミング図は、活性化信
号ＰＡＥの活性期間を長くした場合や列アドレスの取り
込みサイクルを短くした場合のＩ／Ｏ線対の様子を表わ
すものである。
号ＰＡＥの活性期間を長くした場合や列アドレスの取り
込みサイクルを短くした場合のＩ／Ｏ線対の様子を表わ
すものである。
【０００７】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、ビット線対とＩ／Ｏ線
対との接続は以上のように行われているので、Ｉ／Ｏ線
に読み出されたデータの振幅は狭く、Ｉ／Ｏ線のデータ
を後段のアンプで増幅するのに時間がかかり、また単に
このＩ／Ｏ線の振幅を大きくすると、イコライズに時間
がかかり、列データの連続読み出しサイクルを短くでき
ないなどの問題点があった。
は以上のように構成されており、ビット線対とＩ／Ｏ線
対との接続は以上のように行われているので、Ｉ／Ｏ線
に読み出されたデータの振幅は狭く、Ｉ／Ｏ線のデータ
を後段のアンプで増幅するのに時間がかかり、また単に
このＩ／Ｏ線の振幅を大きくすると、イコライズに時間
がかかり、列データの連続読み出しサイクルを短くでき
ないなどの問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、Ｉ／Ｏ線のイコライズ時間の増
大を招くことなく、列データの連続読み出しサイクルの
時間を短縮することができる半導体記憶装置を得ること
を目的とする。
ためになされたもので、Ｉ／Ｏ線のイコライズ時間の増
大を招くことなく、列データの連続読み出しサイクルの
時間を短縮することができる半導体記憶装置を得ること
を目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、２組のデータ線対と、ビット線対毎に設けら
れ、当該ビット線をアドレス信号の変化毎に前記２組の
データ線対の一方と交互に接続させるゲート手段と、上
記２組のデータ線対のイコライズを行う第１及び第２の
イコライズ手段を備え、一方のデータ線対にデータが出
力されている時、他方のデータ線対をイコライズするよ
うにしたものである。
憶装置は、２組のデータ線対と、ビット線対毎に設けら
れ、当該ビット線をアドレス信号の変化毎に前記２組の
データ線対の一方と交互に接続させるゲート手段と、上
記２組のデータ線対のイコライズを行う第１及び第２の
イコライズ手段を備え、一方のデータ線対にデータが出
力されている時、他方のデータ線対をイコライズするよ
うにしたものである。
【００１０】
【作用】この発明においては、アドレス信号の変化毎に
２組のデータ線対を交互にアクセスしてデータを出力
し、データ出力のない側のデータ線対をイコライズする
ようにしたから、データ線のイコライズ期間を十分取る
ことができ、また読み出されたデータの振幅が小さくな
らない。
２組のデータ線対を交互にアクセスしてデータを出力
し、データ出力のない側のデータ線対をイコライズする
ようにしたから、データ線のイコライズ期間を十分取る
ことができ、また読み出されたデータの振幅が小さくな
らない。
【００１１】
【実施例】以下、この発明の一実施例による半導体記憶
装置を図について説明する。図１(a) はスタチックコラ
ムモードやページモードのＤＲＡＭのブロック図であ
る。図において、１はメモリセルアレイであり、複数の
ワード線ＷＬ，／ＷＬとこれに交差して設けられたビッ
ト線ＢＬ，／ＢＬとを有し、これら線の交点毎に例えば
１トランジスタ１キャパシタからなるメモリセルが配置
されている。２はこのメモリアレイのワード線ＷＬを選
択するための行デコーダ、３はメモリアレイ１のビット
線を選択するための列デコーダである。ｙ0 〜ｙN は列
デコーダ３の出力であり、Ｉ／Ｏゲート５を制御し、該
Ｉ／Ｏゲート５によりＩ／Ｏ線とビット線とが電気的に
接続される。６ａ，６ｂは２組のＩ／Ｏ線対を示し、７
はこの２組のＩ／Ｏ線対６ａ，６ｂの一方を選択し、そ
のデータを増幅するプリアンプ兼セレクタである。
装置を図について説明する。図１(a) はスタチックコラ
ムモードやページモードのＤＲＡＭのブロック図であ
る。図において、１はメモリセルアレイであり、複数の
ワード線ＷＬ，／ＷＬとこれに交差して設けられたビッ
ト線ＢＬ，／ＢＬとを有し、これら線の交点毎に例えば
１トランジスタ１キャパシタからなるメモリセルが配置
されている。２はこのメモリアレイのワード線ＷＬを選
択するための行デコーダ、３はメモリアレイ１のビット
線を選択するための列デコーダである。ｙ0 〜ｙN は列
デコーダ３の出力であり、Ｉ／Ｏゲート５を制御し、該
Ｉ／Ｏゲート５によりＩ／Ｏ線とビット線とが電気的に
接続される。６ａ，６ｂは２組のＩ／Ｏ線対を示し、７
はこの２組のＩ／Ｏ線対６ａ，６ｂの一方を選択し、そ
のデータを増幅するプリアンプ兼セレクタである。
【００１２】また、図１(b) は上記ＤＲＡＭの２組のＩ
／Ｏ線対を選択するためのタイミング信号を発生させる
回路の構成を示し、ＥＸＴ．Ａｄｄは外部アドレスであ
り、９は該外部アドレスを受けるアドレスバッファであ
る。１０はアドレスバッファ９の出力を受けアドレスの
変化を検出するアドレス遷移検出回路（ＡＴＤ）、１１
はＡＴＤ１０の出力を入力とするＴフリップフロップで
あり、ＡはＴフリップフロップ１１の出力を示す。
／Ｏ線対を選択するためのタイミング信号を発生させる
回路の構成を示し、ＥＸＴ．Ａｄｄは外部アドレスであ
り、９は該外部アドレスを受けるアドレスバッファであ
る。１０はアドレスバッファ９の出力を受けアドレスの
変化を検出するアドレス遷移検出回路（ＡＴＤ）、１１
はＡＴＤ１０の出力を入力とするＴフリップフロップで
あり、ＡはＴフリップフロップ１１の出力を示す。
【００１３】また図２は上記ビット線とＩ／Ｏ線との接
続部分を詳細に示すブロック図である。図において、１
２はセンスアンプ４で増幅されるビット線対ＢＬ0 ，／
ＢＬ0のデータをＩ／Ｏ線対に伝達するＩ／Ｏゲートの
１つを示し、ｙ0 〜ｙN は列デコーダ（図示せず）の出
力で、ゲート１２の活性化信号である。１３〜１６はそ
れぞれビット線のデータをＩ／Ｏ線対に伝達する個々の
ゲートで、２組のＩ／Ｏ線対Ｉ／Ｏ0 ，反転Ｉ／Ｏ
0 （以下６ａ），またはＩ／Ｏ1 ，反転Ｉ／Ｏ1 （以下
６ｂ）の一方を選択するゲートである。１７，１８はそ
れぞれＩ／Ｏ線対６ａ，６ｂをイコライズするＮ型トラ
ンジスタである。また、ＡはＴフリップフロップ１１の
出力、／ＡはＡの反転信号であり、上記ゲート１３〜１
６の活性化信号及びプリアンプ兼セレクタの制御信号と
なっている。ＰＡＥはプリアンプ兼セレクタ７の活性化
信号である。
続部分を詳細に示すブロック図である。図において、１
２はセンスアンプ４で増幅されるビット線対ＢＬ0 ，／
ＢＬ0のデータをＩ／Ｏ線対に伝達するＩ／Ｏゲートの
１つを示し、ｙ0 〜ｙN は列デコーダ（図示せず）の出
力で、ゲート１２の活性化信号である。１３〜１６はそ
れぞれビット線のデータをＩ／Ｏ線対に伝達する個々の
ゲートで、２組のＩ／Ｏ線対Ｉ／Ｏ0 ，反転Ｉ／Ｏ
0 （以下６ａ），またはＩ／Ｏ1 ，反転Ｉ／Ｏ1 （以下
６ｂ）の一方を選択するゲートである。１７，１８はそ
れぞれＩ／Ｏ線対６ａ，６ｂをイコライズするＮ型トラ
ンジスタである。また、ＡはＴフリップフロップ１１の
出力、／ＡはＡの反転信号であり、上記ゲート１３〜１
６の活性化信号及びプリアンプ兼セレクタの制御信号と
なっている。ＰＡＥはプリアンプ兼セレクタ７の活性化
信号である。
【００１４】次に動作について図４を参照しつつ説明す
る。ＤＲＡＭ内部に外部アドレスである行アドレスＲｏ
ｗが取り込まれると、これに応じて所定のワード線ＷＬ
x が活性化され、該ワード線につながっているメモリセ
ルのデータがビット線対／ＢＬ0 〜／ＢＬN にあらわ
れ、センスアンプ４で増幅される。そして列アドレスが
入力されると、ＡＴＤ１０はワンショットパルスを出力
し、これをＴフリップフロップに入力し、Ｔフリップフ
ロップの出力は列アドレスが変化する度に反転する。列
アドレスデコーダ２の出力ｙ0 は、列アドレスがｃｏｌ
0 の時は活性となり、以上の動作により、ゲート１２を
通過したデータは後段のゲート１４，１６を通過してＩ
／Ｏ線対６ｂに伝達され、プリアンプ兼セレクタ１９で
Ｉ／Ｏ線対６ｂのデータが選択されて増幅される。この
時、Ｉ／Ｏ線対６ａはＮ型トランジスタ１７がオンする
ことによりイコライズされている。一方、Ｉ／Ｏ線対６
ｂはＮ型トランジスタ１８がオフしていることからイコ
ライズされておらずその振幅は制限されることなく、セ
ンスアンプ４の出力振幅と同じ振幅が現れる。
る。ＤＲＡＭ内部に外部アドレスである行アドレスＲｏ
ｗが取り込まれると、これに応じて所定のワード線ＷＬ
x が活性化され、該ワード線につながっているメモリセ
ルのデータがビット線対／ＢＬ0 〜／ＢＬN にあらわ
れ、センスアンプ４で増幅される。そして列アドレスが
入力されると、ＡＴＤ１０はワンショットパルスを出力
し、これをＴフリップフロップに入力し、Ｔフリップフ
ロップの出力は列アドレスが変化する度に反転する。列
アドレスデコーダ２の出力ｙ0 は、列アドレスがｃｏｌ
0 の時は活性となり、以上の動作により、ゲート１２を
通過したデータは後段のゲート１４，１６を通過してＩ
／Ｏ線対６ｂに伝達され、プリアンプ兼セレクタ１９で
Ｉ／Ｏ線対６ｂのデータが選択されて増幅される。この
時、Ｉ／Ｏ線対６ａはＮ型トランジスタ１７がオンする
ことによりイコライズされている。一方、Ｉ／Ｏ線対６
ｂはＮ型トランジスタ１８がオフしていることからイコ
ライズされておらずその振幅は制限されることなく、セ
ンスアンプ４の出力振幅と同じ振幅が現れる。
【００１５】次に列アドレスが変化し、列アドレスｃｏ
ｌ1 が取り込まれた時、Ｔフリップフロップ１１の出力
Ａの値は反転し、ゲート１３，１５がオープンしてビッ
ト線／ＢＬ1 のデータはＩ／Ｏ線対６ａに伝達される。
次いでプリアンプ兼セレクタ１９でこのＩ／Ｏ線対６ａ
のデータが選択されて増幅される。この時、Ｉ／Ｏ線対
６ｂはＮ型トランジスタ１８がオンすることからイコラ
イズされる。
ｌ1 が取り込まれた時、Ｔフリップフロップ１１の出力
Ａの値は反転し、ゲート１３，１５がオープンしてビッ
ト線／ＢＬ1 のデータはＩ／Ｏ線対６ａに伝達される。
次いでプリアンプ兼セレクタ１９でこのＩ／Ｏ線対６ａ
のデータが選択されて増幅される。この時、Ｉ／Ｏ線対
６ｂはＮ型トランジスタ１８がオンすることからイコラ
イズされる。
【００１６】このように本実施例によれば、ゲート１２
後段に、ビット線対ＢＬ0 ，／ＢＬ0 をＩ／Ｏ線対６ａ
と接続するゲート１３，１５、及びビット線対ＢＬ0 ，
／ＢＬ0 をＩ／Ｏ線対６ｂと接続するゲート１４，１６
を設け、これらゲート１３〜１６を列アドレス信号を受
けて変化するＴフリップフロップ１１の出力Ａ，／Ａを
用いて制御し、読み出し時に選択されていない方のＩ／
Ｏ線対のイコライズ用のＮ型トランジスタをオンさせて
当該Ｉ／Ｏ線対をイコライズするようにしたから、見掛
け上読み出しとイコライズが同時に行われ、十分なイコ
ライズ時間を確保することができ、列データの連続読み
出しサイクルを短縮することができる。また読み出し時
に接続されるＩ／Ｏ線はイコライズ済のものであり、従
ってＩ／Ｏ線対にはセンスアンプ４の出力振幅とほぼ同
レベルの振幅が得られ後段のアンプ７で高速に増幅する
ことができる。
後段に、ビット線対ＢＬ0 ，／ＢＬ0 をＩ／Ｏ線対６ａ
と接続するゲート１３，１５、及びビット線対ＢＬ0 ，
／ＢＬ0 をＩ／Ｏ線対６ｂと接続するゲート１４，１６
を設け、これらゲート１３〜１６を列アドレス信号を受
けて変化するＴフリップフロップ１１の出力Ａ，／Ａを
用いて制御し、読み出し時に選択されていない方のＩ／
Ｏ線対のイコライズ用のＮ型トランジスタをオンさせて
当該Ｉ／Ｏ線対をイコライズするようにしたから、見掛
け上読み出しとイコライズが同時に行われ、十分なイコ
ライズ時間を確保することができ、列データの連続読み
出しサイクルを短縮することができる。また読み出し時
に接続されるＩ／Ｏ線はイコライズ済のものであり、従
ってＩ／Ｏ線対にはセンスアンプ４の出力振幅とほぼ同
レベルの振幅が得られ後段のアンプ７で高速に増幅する
ことができる。
【００１７】なお上記実施例では、ビット線対とＩ／Ｏ
線との接続をゲート１２の後段にさらにゲート１３〜１
６を設け２段階のゲートを用いて行うようにしたが、セ
ンスアンプの後段にゲートを２つ並列に設けて構成して
もよい。すなわち図３は本発明の第２の実施例を示し、
図３(a) において、５１はＩ／Ｏゲートであり、センス
アンプ４後段にゲート２０，２１が並列に接続され、そ
れぞれビット線をＩ／Ｏ線対６ａ、及びＩ／Ｏ線対６ｂ
と接続するように構成され、またそれぞれのゲート２
０，２１にはこれらを制御する列デコーダ出力ｙ0 Ａ，
ｙ0 Ｂが入力されている。また図３(b) は列デコーダ出
力ｙ0 Ａ〜ｙN Ａ，ｙ0 Ｂ〜ｙNＢを作成するための回
路の一例を示し、２２，２３は列デコーダ出力ｙ0 〜ｙ
0 ＮとＴフリップフロップの出力Ａ，／Ａをそれぞれ入
力とするＡＮＤゲートである。
線との接続をゲート１２の後段にさらにゲート１３〜１
６を設け２段階のゲートを用いて行うようにしたが、セ
ンスアンプの後段にゲートを２つ並列に設けて構成して
もよい。すなわち図３は本発明の第２の実施例を示し、
図３(a) において、５１はＩ／Ｏゲートであり、センス
アンプ４後段にゲート２０，２１が並列に接続され、そ
れぞれビット線をＩ／Ｏ線対６ａ、及びＩ／Ｏ線対６ｂ
と接続するように構成され、またそれぞれのゲート２
０，２１にはこれらを制御する列デコーダ出力ｙ0 Ａ，
ｙ0 Ｂが入力されている。また図３(b) は列デコーダ出
力ｙ0 Ａ〜ｙN Ａ，ｙ0 Ｂ〜ｙNＢを作成するための回
路の一例を示し、２２，２３は列デコーダ出力ｙ0 〜ｙ
0 ＮとＴフリップフロップの出力Ａ，／Ａをそれぞれ入
力とするＡＮＤゲートである。
【００１８】次に動作について説明する。基本的な動作
は上記一実施例とほぼ同じであり、センスアンプ４で増
幅されたデータは、列デコーダ出力ｙ0 Ａによりゲート
２０が活性化された時は、ビット線対ＢＬ，／ＢＬとＩ
／Ｏ線対６ａとが接続され、また列デコーダ出力ｙ0 Ｂ
によりゲート２１が活性化された時は、ビット線対Ｂ
Ｌ，／ＢＬとＩ／Ｏ線対６ｂとが接続され、これがアド
レスの変化毎に交互に繰り返される。
は上記一実施例とほぼ同じであり、センスアンプ４で増
幅されたデータは、列デコーダ出力ｙ0 Ａによりゲート
２０が活性化された時は、ビット線対ＢＬ，／ＢＬとＩ
／Ｏ線対６ａとが接続され、また列デコーダ出力ｙ0 Ｂ
によりゲート２１が活性化された時は、ビット線対Ｂ
Ｌ，／ＢＬとＩ／Ｏ線対６ｂとが接続され、これがアド
レスの変化毎に交互に繰り返される。
【００１９】なおこの実施例ではゲート２０，２１の活
性化信号を列デコーダ出力とＴフリップフロップ出力信
号のＡＮＤを取ることで実現しているが、他の回路や列
プリデコーダの出力等を用いて作成してもよい。
性化信号を列デコーダ出力とＴフリップフロップ出力信
号のＡＮＤを取ることで実現しているが、他の回路や列
プリデコーダの出力等を用いて作成してもよい。
【００２０】また、上記各実施例ではＤＲＡＭのスタテ
ィックコラムモードやページモードの場合について説明
したが、ＳＲＡＭやその他のメモリについても同様の効
果を期待することができる。
ィックコラムモードやページモードの場合について説明
したが、ＳＲＡＭやその他のメモリについても同様の効
果を期待することができる。
【００２１】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、２組のデータ線対と、ビット線対毎に
設けられ、当該ビット線をアドレス信号の変化毎に前記
２組のデータ線対の一方に交互に接続するゲート手段
と、上記２組のデータ線対のイコライズを行う第１及び
第２のイコライズ手段を設け、一方のデータ線対にデー
タが出力されている時、他方のデータ線対をイコライズ
するようにしたから、データ線をイコライズする時間を
十分確保することができ、またデータ線に現れるデータ
の振幅が低下せず、その結果、列アドレスアクセスのサ
イクル短縮と高速化を図ることができるという効果があ
る。
憶装置によれば、２組のデータ線対と、ビット線対毎に
設けられ、当該ビット線をアドレス信号の変化毎に前記
２組のデータ線対の一方に交互に接続するゲート手段
と、上記２組のデータ線対のイコライズを行う第１及び
第２のイコライズ手段を設け、一方のデータ線対にデー
タが出力されている時、他方のデータ線対をイコライズ
するようにしたから、データ線をイコライズする時間を
十分確保することができ、またデータ線に現れるデータ
の振幅が低下せず、その結果、列アドレスアクセスのサ
イクル短縮と高速化を図ることができるという効果があ
る。
【図１】この発明の一実施例による半導体記憶装置（Ｄ
ＲＡＭ）の構成図。
ＲＡＭ）の構成図。
【図２】この発明の一実施例による半導体記憶装置のビ
ット線とＩ／Ｏ線の接続部分の回路図。
ット線とＩ／Ｏ線の接続部分の回路図。
【図３】この発明の第２の実施例によるビット線とＩ／
Ｏ線の接続部分の回路図。
Ｏ線の接続部分の回路図。
【図４】この発明の一実施例による半導体記憶装置の動
作タイミング図。
作タイミング図。
【図５】この発明の第２の実施例による半導体記憶装置
のタイミング図。
のタイミング図。
【図６】従来の半導体記憶装置のビット線とＩ／Ｏ線の
接続部分の回路図。
接続部分の回路図。
【図７】従来の半導体記憶装置の動作タイミング図。
１ メモリセルアレイ ３ 列デコーダ ６ａ，６ｂ Ｉ／Ｏ線対 ５，５１ Ｉ／Ｏゲート ７ アンプ兼セレクタ １０ ＡＴＤ回路 １１ Ｔフリップフロップ １２〜１５ ゲート １７，１８ イコライズトランジスタ ２０，２１ ゲート
Claims (1)
- 【請求項１】 複数のワード線対と複数のビット線対、
及びマトリックス状に配置された複数のメモリセルから
なるメモリアレイと、アドレス信号により選択されて上
記ビット線対に読み出されたメモリセルの情報をイコラ
イズされたデータ線対に接続するゲート手段を有する半
導体記憶装置において、 上記ビット線対と接続する第１及び第２のデータ線対
と、 上記ビット線対毎に設けられ、当該ビット線対を上記第
１のデータ線対あるいは第２のデータ線対に接続するゲ
ート手段と、 上記第１及び第２のデータ線対をそれぞれイコライズす
るための第１及び第２のイコライズ手段とを備え、 上記選択されたビット線対に読み出されるメモリセルの
情報を、上記アドレス信号の変化毎に上記第１及び第２
のデータ線対に交互に出力されるよう上記ゲート手段を
制御し、 上記第１または第２のデータ線に上記メモリセルの情報
が出力されている間、上記メモリセルの情報が出力され
ていない側のデータ線対のイコライズ手段を駆動して当
該データ線対をイコライズするようにしたことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277274A JPH0589676A (ja) | 1991-09-25 | 1991-09-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277274A JPH0589676A (ja) | 1991-09-25 | 1991-09-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589676A true JPH0589676A (ja) | 1993-04-09 |
Family
ID=17581246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277274A Pending JPH0589676A (ja) | 1991-09-25 | 1991-09-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0589676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500829A (en) * | 1990-10-15 | 1996-03-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007257826A (ja) * | 1993-12-10 | 2007-10-04 | Mosaid Technol Inc | ランダムアクセスメモリにおける列アクセスの加速化用データバス構造 |
-
1991
- 1991-09-25 JP JP3277274A patent/JPH0589676A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500829A (en) * | 1990-10-15 | 1996-03-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007257826A (ja) * | 1993-12-10 | 2007-10-04 | Mosaid Technol Inc | ランダムアクセスメモリにおける列アクセスの加速化用データバス構造 |
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