Nothing Special   »   [go: up one dir, main page]

JP3178946B2 - 半導体記憶装置及びその駆動方法 - Google Patents

半導体記憶装置及びその駆動方法

Info

Publication number
JP3178946B2
JP3178946B2 JP21602893A JP21602893A JP3178946B2 JP 3178946 B2 JP3178946 B2 JP 3178946B2 JP 21602893 A JP21602893 A JP 21602893A JP 21602893 A JP21602893 A JP 21602893A JP 3178946 B2 JP3178946 B2 JP 3178946B2
Authority
JP
Japan
Prior art keywords
bit line
memory array
sense amplifier
memory
line pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP21602893A
Other languages
English (en)
Other versions
JPH0773663A (ja
Inventor
泰廣 田中
哲也 田邉
聡 田野井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP21602893A priority Critical patent/JP3178946B2/ja
Priority to US08/296,364 priority patent/US5511030A/en
Priority to EP94113360A priority patent/EP0640976B1/en
Priority to DE69421480T priority patent/DE69421480T2/de
Priority to KR1019940021444A priority patent/KR100263574B1/ko
Publication of JPH0773663A publication Critical patent/JPH0773663A/ja
Application granted granted Critical
Publication of JP3178946B2 publication Critical patent/JP3178946B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（以下、ＤＲＡＭという）等の半
導体記憶装置とその駆動方法、特にそのアドレスに基づ
くメモリアレイ制御回路と制御方法に関するものであ
る。
【０００２】
【従来の技術】図２は、従来の半導体記憶装置の一つで
あるＤＲＡＭの要部の構成図である。このＤＲＡＭは、
複数のメモリアレイ１，２，…を備えている。メモリア
レイ１は、複数のワード線ＷＬ１１，ＷＬ１２，…と、
それと交差配置された複数の相補的なビット線対ＢＬ１
１ａ／ＢＬ１１ｂ，ＢＬ１２ａ／ＢＬ１２ｂ，…とを有
し、それらの各交差箇所に情報蓄積用のメモリセル１ａ
が接続されてマトリクス状に配列されている。他のメモ
リアレイ２も同様に、複数のワード線ＷＬ２１，２２，
…及びビット線対ＢＬ２１ａ／ＢＬ２１ｂ，ＢＬ２２ａ
／ＢＬ２２ｂ，…を有し、それらの各交差箇所にメモリ
セル２ａが接続されてマトリクス状に配列されている。
各メモリアレイ１，２には、活性化信号ＳＡＥ１，ＳＡ
Ｅ２によってそれぞれ活性化される複数のセンスアンプ
からなるセンスアンプ列１１，１２がそれぞれ接続され
ている。そして、各メモリアレイ１，２に対し、ロウア
ドレス（行アドレス）に基づくワード線選択とカラムア
ドレス（列アドレス）に基づくビット線対選択とによ
り、各メモリセル１ａ，２ａへの情報の書込みや、ある
いは情報の読出しが行えるようになっている。
【０００３】図３は、図２のメモリアレイ１のアクセス
後に再度メモリアレイ１がアクセスされる場合の動作
（メモリアレイ１→１）タイミング図である。例えば、
アドレスに基づきメモリアレイ１が選択され、そのワー
ド線ＷＬ１１が駆動されると、初期状態が電源電圧ＶＣ
Ｃとグランド（ＧＮＤ）レベルの中間の電位ＨＶＣＣに
保たれている相補的なビット線対ＢＬ１１ａ／ＢＬ１１
ｂに、それに接続されたメモリセル１ａに蓄えられた電
荷によって微少な電位差が現われる。活性化信号ＳＡＥ
１によってセンスアンプ列１１内のセンスアンプが全て
活性化されると、そのセンスアンプによってビット線対
ＢＬ１１ａ／ＢＬ１１ｂ上の電位差が検知、増幅され、
図示しない外部のデータ入出力回路へ出力される。その
後、ワード線ＷＬ１１がＧＮＤレベルに落ち、ビット線
対ＢＬ１１ａ／ＢＬ１１ｂが初期状態の中間電位ＨＶＣ
Ｃにイコライズ（同電位化）される。さらに、連続して
同じメモリアレイ１が選択される場合、ビット線対ＢＬ
１１ａ／ＢＬ１２ｂが中間電位ＨＶＣＣにイコライズさ
れた後、ワード線ＷＬ１２が立ち上がってビット線対Ｂ
Ｌ１２ａ／ＢＬ１２ｂに、それに接続されたメモリセル
１ａの情報が読出される。
【０００４】図４は、図２のメモリアレイ１がアクセス
された後に他のメモリアレイ２のアクセスが行われる場
合の動作（メモリアレイ１→２）タイミング図である。
例えば、メモリアレイ１が選択され、書込みあるいは読
出し動作が終了した後、他のメモリアレイ２が選択され
る場合、メモリアレイ１内の負荷の大きなワード線ＷＬ
１１をＧＮＤレベルにリセットし、ビット線対ＢＬ１１
ａ／ＢＬ１１ｂを中間電位ＨＶＣＣにイコライズする動
作とタイミング的に重複させて、他のメモリアレイ２の
ワード線ＷＬ２１を駆動し、メモリセル２ａの情報をビ
ット線対ＢＬ２１ａ／ＢＬ２１ｂに読出す動作を行うこ
とができる。
【０００５】図５は、従来の他のＤＲＡＭの要部の構成
図である。このＤＲＡＭでは、メモリアレイ１と２の間
に共通のセンスアンプ列１０が設けられ、該センスアン
プ列１０とメモリアレイ１との間にスイッチ手段２１が
設けられると共に、該センスアンプ列１０とメモリアレ
イ２との間にスイッチ手段２２が設けられている。セン
スアンプ列１０は、活性化信号ＳＡＥによって活性化さ
れる複数のセンスアンプ１０ａと、反転活性化信号ＳＡ
ＥN(但し、Ｎは反転を意味する）により活性化されて該
センスアンプ１０ａの検知、増幅端子の電位を中間電位
ＨＶＣＣにリセットするセンスアンプリセット素子１０
ｂとを、有している。スイッチ手段２１は、活性化信号
ＳＷ１によってメモリアレイ１とセンスアンプ列１０と
の間をオン，オフする回路である。同様に、スイッチ手
段２２は、活性化信号ＳＷ２によってセンスアンプ列１
０とメモリアレイ２との間をオン，オフする回路であ
る。
【０００６】図６は、図５のメモリアレイ１に対するア
クセスを行った後、同じメモリアレイ１のアクセスを行
う場合の動作（メモリアレイ１→１）タイミング図であ
る。例えば、アドレスに基づきメモリアレイ１が選択さ
れ、そのワード線ＷＬ１１が駆動されると、初期状態が
中間電位ＨＶＣＣに保たれている相補的なビット線対Ｂ
Ｌ１１ａ／ＢＬ１２ｂに、それに接続されたメモリセル
１ａに蓄えられた電荷によって微少な電位差が現われ
る。スイッチ手段２１を活性化信号ＳＷ１によってオン
し、メモリアレイ１とセンスアンプ列１０とを接続す
る。センスアンプ列１０内のセンスアンプ１１ａを活性
化信号ＳＡＥによって活性化すると、ビット線対ＢＬ１
１ａ／ＢＬ１２ｂ上の微少な電位差が検知、増幅され、
外部のデータ入出力回路へ出力される。その後、ワード
線ＷＬ１１がＧＮＤレベルに落ち、ビット線対ＢＬ１１
ａ／ＢＬ１１ｂが中間電位ＨＶＣＣにイコライズされ
る。さらに、連続して同じメモリアレイ１が選択される
場合、該メモリアレイ１のビット線対ＢＬ１１ａ／ＢＬ
１１ｂが中間電位ＨＶＣＣにイコライズされる。その
後、メモリアレイ１のワード線ＷＬ１２を立ち上げ、ビ
ット線対ＢＬ１２ａ／ＢＬ１２ｂにメモリセル１ａの情
報を読出す。
【０００７】図７は、図５のメモリアレイ１をアクセス
した後に他のメモリアレイ２をアクセスする場合の動作
（メモリアレイ１→２）タイミング図である。例えば、
メモリアレイ１が選択され、そのメモリセル１ａの書込
み又は読出し動作が終了した後、他のメモリアレイ２が
選択される場合、該メモリアレイ１内の負荷の大きなワ
ード線ＷＬ１１をＧＮＤレベルにリセットし、活性化信
号ＳＡＥN によってセンスアンプ列１０内のセンスアン
プリセット素子１０ｂを活性化する。これにより、セン
スアンプ１０ａとメモリアレイ１のビット線対ＢＬ１１
ａ／ＢＬ１１ｂが、中間電位ＨＶＣＣにイコライズされ
る。次に、活性化信号ＳＷ１によってスイッチ手段２１
をオフ状態にし、センスアンプ列１０とビット線対ＢＬ
１１ａ／ＢＬ１１ｂとを切り、他のメモリアレイ２のワ
ード線ＷＬ２１を駆動し、そのメモリセル２ａの情報を
ビット線対ＢＬ２１ａ／ＢＬ２１ｂに読出す。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭでは次のような問題があり、それを解決するこ
とが困難であった。 （１） ＤＲＡＭは、微細化によって配線の寄生抵抗及
び寄生容量が増加し、高速化の妨げになっている。特
に、ワード線及びビット線における遅延が大きくなって
いる。このため、従来の図２のＤＲＡＭでは、図４に示
すように、アドレスに基づきメモリアレイ１が選択され
てそれに対する書込み又は読出し動作が終了した後、他
のメモリアレイ２が選択される場合、負荷の大きなワー
ド線ＷＬ１１をＧＮＤレベルにリセットし、センスアン
プ列１１をリセットしてビット線対ＢＬ１１ａ／ＢＬ１
１ｂをイコライズするためのリセット動作とタイミング
的に重複させて、他のメモリアレイ２のワード線ＷＬ２
１を駆動し、そのメモリセル２ａの情報をビット線対Ｂ
Ｌ２１ａ／ＢＬ２１ｂに読出すためのセット動作を行
い、高速化を図っている。ところが、図２のＤＲＡＭに
おいて、メモリアレイ１のリセット動作とメモリアレイ
２のセット動作を重複して行うので、各メモリアレイ
１，２毎にセンスアンプ列１１，１２を配置しなければ
ならない。そのため、ＤＲＡＭ全体の占有面積が大きく
なってしまう。 （２） 前記のようなＤＲＡＭ全体の占有面積を小さく
するため、図５のＤＲＡＭのように、２つのメモリアレ
イ１，２に対して１つのセンスアンプ列１０を共有する
構成にすればよい。しかし、このような構成にすると、
活性化信号ＳＡＥＮによってセンスアンプ１０ａのリセ
ットとビット線対のイコライズ動作とを同時に行わなけ
ればならない。そのため、メモリアレイ１が選択されて
それに対する書込み又は読出し動作が終了した後、他の
メモリアレイ２が選択される場合において、負荷の大き
なワード線ＷＬ１１をＧＮＤレベルにリセットし、セン
スアンプ１０ａをリセットしてビット線対ＢＬ１１ａ／
ＢＬ１１ｂをイコライズするためのリセット動作と、他
のメモリアレイ２のワード線ＷＬ２１を駆動し、そのメ
モリセル２ａの情報をビット線対ＢＬ２１ａ／ＢＬ２１
ｂに読出すためのセット動作とを、タイミング的に重複
して行うことができない。
【０００９】本発明は、前記従来技術が持っていた課題
として、一方のメモリアレイの書込みあるいは読出し動
作のリセット動作と、次に活性化される他方のメモリア
レイの書込みあるいは読出し動作のセット動作とを、タ
イミング的に重複して行うためには、各メモリアレイ毎
にセンスアンプ列を配置しなければならないので、ＤＲ
ＡＭ全体の占有面積が大きくなってしまうという問題を
解決し、２つのメモリセルアレイが１つのセンスアンプ
列を共有する構成で、かつ一方のメモリアレイの書込み
及び読出し動作のリセット動作と、次に活性化される他
方のメモリアレイの書込み及び読出し動作のセット動作
とを、タイミング的に重複して行うことが可能な半導体
記憶装置及びその駆動方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明では、複数のワード線及
びビット線対の交差箇所にそれぞれ接続された情報蓄積
用のメモリセルが配列された少なくとも２つの第１及び
第２のメモリアレイと、前記ビット線対の電位差が現わ
れる検知、増幅端子上の該電位差を検知、増幅する複数
のセンスアンプ、及び前記検知、増幅端子を同電位にす
るセンスアンプリセット素子と有し、前記第１と第２の
メモリアレイ間に配列され、前記ビット線対の電位差を
検知、増幅するセンスアンプ列と、前記第１のメモリア
レイのビット線対を同電位にする第１のビット線対イコ
ライズ素子、及び前記センスアンプを接続する第１の切
替素子を有し、前記第１のメモリアレイと前記センスア
ンプ列を接続する第１のスイッチ手段と、前記第２のメ
モリアレイのビット線対を同電位にする第２のビット線
対イコライズ素子、及び前記センスアンプを接続する第
２の切替素子を有し、前記第２のメモリアレイと前記セ
ンスアンプ列を接続する第２のスイッチ手段とを備え、
ロウアドレスに基づく前記ワード線の選択動作と、カラ
ムアドレスに基づく前記ビット線対の選択動作とによ
り、前記メモリセルへの情報の書込み又は情報の読出し
を行う半導体記憶装置において、次のような手段を設け
ている。
【００１１】即ち、前記半導体記憶装置に第１の駆動回
路を設けている。第１の駆動回路は、前記第１のメモリ
アレイのワード線の非活性動作及び前記ビット線対を同
電位にするイコライズ動作と、前記第２のメモリアレイ
のビット線対の電位差の検知、増幅動作とが、全部又は
一部において重複するタイミングで行われるように前記
センスアンプを駆動する回路である。さらに、前記第
１、第２のビット線対イコライズ素子をそれぞれ駆動す
る第２、第４の駆動回路と、前記第１、第２の切替素子
をそれぞれ駆動する第３、第５の駆動回路と、前記セン
スアンプリセット素子を駆動する第６の駆動回路と、メ
モリアレイ選択状態検出手段とが、設けられている。メ
モリアレイ選択状態検出手段は、前記ロウアドレスに基
づき前記第１又は第２のメモリアレイが選択された動作
に続いて前記第２又は第１のメモリアレイが選択された
ことを検出する機能を有し、前記第１、第２、第３、第
４、第５及び第６の駆動回路をそれぞれ独立に制御する
機能を有している。
【００１２】第２の発明では、第１の発明の第１、第２
のメモリアレイ、センスアンプ列、第１のスイッチ手
段、及び第２のスイッチ手段を備えた半導体記憶装置を
用い、前記第１のメモリアレイに対するアクセスが終了
した後、前記第１の切替素子をオフ状態にし、前記第１
のメモリアレイのワード線をリセットし、前記センスア
ンプ列をリセットして前記第１のビット線対イコライズ
素子で前記第１のメモリアレイのビット線対をイコライ
ズするリセット動作を実行する。このリセット動作とタ
イミング的に重複して、前記第２のメモリアレイのワー
ド線を駆動し、前記第２のビット線対イコライズ素子を
オフ状態にした後に前記第２の切替素子をオン状態に
し、前記第２のメモリアレイに対するアクセスを行うセ
ット動作を、実行するようにしている。
【００１３】
【作用】第１の発明によれば、以上のように半導体記憶
装置を構成したので、例えば、第１のメモリアレイに対
するアクセスを行った後、第２のメモリアレイのアクセ
スを行う場合、メモリアレイ選択状態検出手段によって
第１〜第６の駆動回路がそれぞれ独立に制御され、それ
らの駆動回路によって第１のメモリアレイに対するアク
セスが行われる。 第１のメモリアレイに対するアクセス
が終了すると、それがメモリアレイ選択状態検出手段で
検出され、そのメモリアレイ選択状態検出手段の出力に
よって第１〜第６の駆動回路が制御され、第２のメモリ
アレイに対するアクセスが行われる。即ち、第１のスイ
ッチ手段内の第１の切替素子がオフ状態になり、第１の
メモリアレイのワード線がリセットされ、センスアンプ
列がリセットされて第１のビット線対イコライズ素子で
第１のメモリアレイのビット線対がイコライズされる。
このようなリセット動作とタイミング的に重複して、第
２のメモリアレイのワード線が駆動され、第２のビット
線対イコライズ素子がオフ状態になった後、第２のスイ
ッチ手段内の第２の切替素子がオン状態になり、第２の
メモリアレイに対するアクセスが行われる。第２の発明
によれば、第１の発明の半導体記憶装置を用いて第１の
メモリアレイに対するアクセスを行い、その終了とタイ
ミング的に重複して第２のメモリアレイに対するアクセ
スを行えば、半導体記憶装置におけるアクセス速度の向
上が図れる。従って、前記課題を解決できるのである。
【００１４】
【実施例】第１の実施例 図１は、本発明の実施例を示す半導体記憶装置の一つで
あるＤＲＡＭの要部の構成図である。このＤＲＡＭは、
複数のメモリアレイ３１，３２…，を有している。例え
ば、メモリアレイ３１は、複数のワード線ＷＬ３１と、
それらに交差配置された複数の相補的なビット線対ＢＬ
３１ａ／ＢＬ３１ｂとを有し、それらの各交差箇所に情
報蓄積用のメモリセル３１ａがそれぞれ接続されてマト
リクス状に配列されている。メモリセル３１ａは、例え
ば、伝送用ＭＯＳトランジスタとＭＯＳキャパシタから
なる１トランジスタ型メモリセルで構成されている。こ
のメモリアレイ３１では、ロウアドレスに基づくワード
線選択とカラムアドレスに基づくビット線対選択とによ
り、メモリセル３１ａへの情報の書込みあるいは読出し
が行えるようになっている。同様に、他のメモリアレイ
３２も、複数のワード線ＷＬ３２及びビット線対ＢＬ３
２ａ／ＢＬ３２ｂを有し、それらの各交差箇所にメモリ
セル３２ａが接続されてマトリクス状に配列されてい
る。メモリアレイ３１と３２との間には、センスアンプ
列４０が設けられている。センスアンプ列４０は、活性
化信号ＳＡＥによって活性化される複数のセンスアンプ
４１と、その信号の検知、増幅端子Ｎａ，Ｎｂに接続さ
れ、反転活性化信号ＳＡＥN によって活性化されるセン
スアンプリセット素子４２とを、有している。各センス
アンプ４１は、メモリセルの電荷による蓄積情報によっ
て生じたビット線対上の電位差を検知、増幅する機能を
有し、フリップフロップ等で構成されている。このセン
スアンプ４１は、例えば、信号量が数十〜数百ミリボル
トと小さい１トランジスタ型メモリセルを適用する場合
に必要とされる。センスアンプリセット素子４２は、反
転活性化信号ＳＡＥN によって活性化され、信号の検
知、増幅端子Ｎａ，Ｎｂの電位を中間電位ＨＶＣＣにリ
セットする機能を有している。
【００１５】センスアンプ列４０とメモリアレイ３１と
の間にはそれら両者間を接続する第１のスイッチ手段５
１が設けられると共に、該センスアンプ列４０とメモリ
アレイ３２との間にもそれら両者間を接続する第２のス
イッチ手段５２が設けられている。スイッチ手段５１
は、活性化信号ＳＷ１によってメモリアレイ３１のビッ
ト線対ＢＬ３１ａ／ＢＬ３１ｂとセンスアンプ列４０と
を接続するトランスファゲート等で構成された第１の切
替素子５１ａと、第１のビット線対イコライズ素子５１
ｂとを有している。ビット線対イコライズ素子５１ｂ
は、活性化信号ＥＱ１に基づき、メモリアレイ３１が活
性化されていないプリチャージ時に、ビット線対ＢＬ３
１ａ／ＢＬ３１ｂを中間電位ＨＶＣＣに保持する機能を
有している。同様に第２のスイッチ手段５２も、活性化
信号ＳＷ２によってメモリアレイ３２のビット線対ＢＬ
３２ａ／ＢＬ３２ｂとセンスアンプ列４０とを接続する
トランスファゲート等で構成された第２の切替素子５２
ａと、メモリアレイ３２が活性化されていないプリチャ
ージ時に活性化信号ＥＱ２によってビット線対ＢＬ３２
ａ／ＢＬ３２ｂを中間電位ＨＶＣＣに保持する第２のビ
ット線対イコライズ素子５２ｂとを、有している。これ
らのスイッチ手段５１，５２を介して、メモリアレイ３
１のビット線対ＢＬ３１ａ／ＢＬ３１ｂと、メモリアレ
イ３２のビット線対ＢＬ３２ａ／ＢＬ３２ｂとが、単一
（共有）のセンスアンプ列４０によって相互に接続され
ている。
【００１６】図８は、図１のメモリアレイ３１のアクセ
ス後に他のメモリアレイ３２をアクセスする場合の動作
（メモリアレイ３１→３２）タイミング図である。例え
ば、メモリアレイ３１をアクセスする場合、ロウアドレ
スに基づくワード線選択により、“Ｌ”の活性化信号Ｅ
Ｑ１によってスイッチ手段５１内のビット線対イコライ
ズ素子５１ｂを非活性化し、該メモリアレイ３１のワー
ド線ＷＬ３１を駆動して“Ｈ”に立ち上げる。ワード線
ＷＬ３１が“Ｈ”に立ち上がると、ビット線対ＢＬ３１
ａ／ＢＬ３１ｂにメモリセル３１ａの蓄積情報が読出さ
れる。活性化信号ＳＷ１を“Ｈ”にしてスイッチ手段５
１内の切替素子５１ａをオンし、ビット線対ＢＬ３１ａ
／ＢＬ３１ｂとセンスアンプ列４０内のセンスアンプ４
１とを接続する。活性化信号ＳＡＥを“Ｈ”にしてセン
スアンプ列４０内のセンスアンプ４１を活性化し、ビッ
ト線対ＢＬ３１ａ／ＢＬ３１ｂの電位差を検知、増幅す
る。この際、反転活性化信号ＳＡＥN が“Ｌ”になって
いるので、センスアンプリセット素子４２は動作してい
ない。
【００１７】次に、センスアンプ４１で増幅された読出
し情報を、図示しない外部のデータ入出力回路へ出力し
た後、活性化信号ＳＷ１を“Ｈ”にしてスイッチ手段５
１内の切替素子５１ａをオフ状態にし、センスアンプ列
４０とビット線対ＢＬ３１ａ／ＢＬ３１ｂとを切り離
す。メモリセル３１ａの蓄積情報の破壊を防ぐために、
まず、メモリアレイ３１のワード線ＷＬ３１をＧＮＤレ
ベルにし、活性化信号ＥＱ１を“Ｈ”にしてビット線対
イコライズ素子５１ｂにより、ビット線対ＢＬ３１ａ／
ＢＬ３１ｂを中間電位ＨＶＣＣにイコライズする。これ
と同時に、反転活性化信号ＳＡＥN によってセンスアン
プ列４０内のセンスアンプリセット素子４２を活性化
し、検知、増幅端子Ｎａ，Ｎｂを中間電位ＨＶＣＣにリ
セットする。一方、前記の活性化信号ＳＷ１によって切
替素子５１ａでセンスアンプ列４０とビット線対ＢＬ３
１ａ／ＢＬ３１ｂとが切り離された直後、活性化信号Ｅ
Ｑ２を“Ｌ”にしてスイッチ手段５２内のビット線対イ
コライズ素子５２ｂを非活性化し、メモリアレイ３２の
ワード線ＷＬ３２を“Ｈ”に駆動し、ビット線対ＢＬ３
２ａ／ＢＬ３２ｂにメモリセル３２ａの情報を読出す。
活性化信号ＳＷ２を“Ｈ”にしてスイッチ手段５２内の
切替素子５２ａを活性化し、ビット線対ＢＬ３２ａ／Ｂ
Ｌ３２ｂとセンスアンプ列４０とを接続し、センスアン
プ４１で該ビット線対ＢＬ３２ａ／ＢＬ３２ｂの電位差
を増幅する。このように、図８の動作では、切替素子５
１ａを切った直後のワード線ＷＬ３１の立ち下げ及びビ
ット線対ＢＬ３１ａ／ＢＬ３１ｂのイコライズ動作と、
ワード線ＷＬ３２の駆動及びビット線対ＢＬ３２ａ／Ｂ
Ｌ３２ｂへのメモリセル蓄積情報の読出し動作とを、タ
イミング的に重複して行うことができる。従って、ＤＲ
ＡＭ全体として占有面積を広げることなく、メモリ動作
時間の短縮が可能となり、動作を高速化できる。
【００１８】図９は、図１のメモリアレイ３１内のメモ
リセル３１ａの情報を読出した後に、該メモリアレイ３
１とセンスアンプ列４０を共有しない図示しない他のメ
モリアレイ３３のメモリセル情報を読出す場合の動作
（メモリアレイ３１→３３）タイミング図である。例え
ば、メモリアレイ３１をアクセスする場合、ロウアドレ
スに基づくワード線選択により、活性化信号ＥＱ１を
“Ｌ”にしてスイッチ手段５１内のビット線対イコライ
ズ素子５１ｂを非活性化し、メモリアレイ３１のワード
線ＷＬ３１を“Ｈ”に駆動し、ビット線対ＢＬ３１ａ／
ＢＬ３１ｂにメモリセル３１ａの蓄積情報を読出す。活
性化信号ＳＷ１を“Ｈ”にし、スイッチ手段５１内の切
替素子５１ａをオン状態にしてビット線対ＢＬ３１ａ／
ＢＬ３１ｂとセンスアンプＳＷとを接続する。活性化信
号ＳＡＥを“Ｈ”にしてセンスアンプ４１を活性化し、
ビット線対ＢＬ３１ａ／ＢＬ３１ｂの電位差を増幅す
る。センスアンプ４１で増幅されたメモリセル３１ａの
読出し情報を、図示しない外部のデータ出力回路から出
力した後、活性化信号ＳＷ１を“Ｌ”にして切替素子５
１ａをオフ状態とし、センスアンプ４１とビット線対Ｂ
Ｌ３１ａ／ＢＬ３１ｂとを切り離す。メモリセル３１ａ
の蓄積情報の破壊を防ぐため、ワード線ＷＬ３１をＧＮ
Ｄレベルにし、活性化信号ＥＱ１を“Ｈ”にしてスイッ
チ手段５１内のビット線対イコライズ素子５１ｂによっ
てビット線対ＢＬ３１ａ／ＢＬ３１ｂを中間電位ＨＶＣ
Ｃにイコライズする。同時に、反転活性化信号ＳＡＥN
を“Ｈ”にしてセンスアンプ列４０内のセンスアンプリ
セット素子４２を活性化し、検知、増幅端子Ｎａ，Ｎｂ
を中間電位ＨＶＣＣにリセットする。
【００１９】図示しない他のメモリアレイ３３は、メモ
リアレイ３１とセンスアンプ列４０を共有していないた
め、スイッチ手段５１内の切替素子５１ａによってセン
スアンプ４１とビット線対ＢＬ３１ａ／ＢＬ３１ｂとを
切り離すタイミングに関係なく、メモリアレイ３３内の
ワード線ＷＬ３３を“Ｈ”レベルに駆動し、以降のメモ
リ動作をメモリアレイ３１のリセット動作とオーバーラ
ップさせることができる。そのため、メモリアレイ３１
のアクセスを行った後、該メモリアレイ３１とセンスア
ンプ列４０を共有する他のメモリアレイ３２のアクセス
を行う場合、図８に示すように、共有しているセンスア
ンプ列４０の検知、増幅端子Ｎａ，Ｎｂのリセットを行
ってからビット線対ＢＬ３２ａ／ＢＬ３２ｂの増幅を行
わなければならない。これに対し、メモリアレイ３１の
アクセスを行った後、該メモリアレイ３１とセンスアン
プ列４０を共有しない他のメモリアレイ３３のアクセス
を行う場合、異なるセンスアンプ列４０を活性化してお
り、該メモリアレイ３３の活性化は、メモリアレイ３１
に接続されたセンスアンプ４１の検知、増幅端子Ｎａ，
Ｎｂのリセットのタイミングを待つ必要がない。従っ
て、図９に示すように、ワード線ＷＬ３１の立ち下げ及
びビット線対ＢＬ３１ａ／ＢＬ３１ｂのイコライズ動作
と、ワード線ＷＬ３３の駆動及びビット線対ＢＬ３３ａ
／ＢＬ３３ｂへのメモリセル蓄積情報の読出し動作との
重複する時間を長くできる。
【００２０】第２の実施例 図１０は、本発明の第２の実施例を示す半導体記憶装置
の一つであるＤＲＡＭの概略の構成図であり、第１の実
施例を示す図１中の要素と共通の要素には共通の符号が
付されている。このＤＲＡＭでは、第１、第２のメモリ
アレイ３１，３２に対し、ロウアドレスをデコードして
ワード線ＷＬ３１，ＷＬ３２を選択する第１、第２のロ
ウデコーダ６１，６２と、該ロウデコーダ６１，６２の
出力によってワード線ＷＬ３１，ＷＬ３２を駆動する第
１、第２のワードドライバ７１，７２とが接続されてい
る。第１、第２のメモリアレイ３１，３２には、カラム
アドレスをデコードしてビット線対ＢＬ３１ａ／ＢＬ３
１ｂ，ＢＬ３２ａ／ＢＬ３２ｂを選択する第１、第２の
カラムデコーダ８１，８２と、該カラムデコーダ８１，
８２で駆動され、センスアンプ列４０で増幅されたメモ
リセル情報を図示しないデータ入出力回路へ出力すると
共に該データ入出力回路からの書込み情報をビット線対
ＢＬ３１ａ／ＢＬ３１ｂ，ＢＬ３２ａ／ＢＬ３２ｂへ出
力する第１、第２のビット線対選択回路９１，９２と
が、接続されている。センスアンプ列４０内の複数のセ
ンスアンプ４１には第１の駆動回路１０１、スイッチ手
段５１内のビット線対イコライズ素子５１ｂには第２の
駆動回路１０２、該スイッチ手段５１内の切替素子５１
ａには第３の駆動回路１０３、スイッチ手段５２内のビ
ット線対イコライズ素子５２ｂには第４の駆動回路１０
４、該スイッチ手段５２内の切替素子５２ａには第５の
駆動回路１０５、及びセンスアンプ列４０内のセンスア
ンプリセット素子４２には第６の駆動回路１０６が、そ
れぞれ接続されている。各駆動回路１０１〜１０６は、
例えば２段のインバータで構成され、活性化信号ＳＡ
Ｅ，ＥＱ１，ＳＷ１，ＥＱ２，ＳＷ２，ＳＡＥN をそれ
ぞれ出力する機能を有している。
【００２１】さらに、本実施例のＤＲＡＭでは、外部ア
ドレスＡＤを入力するアドレスバッファ１１０が設けら
れ、それにはアドレスマルチプレクサ１２０を介してメ
モリアレイ選択状態検出手段２００が接続されている。
アドレスマルチプレクサ１２０は、内部ラッチ回路を有
し、外部アドレスＡＤからアドレスバッファ１１０を介
してロウアドレスが該内部ラッチ回路にラッチされる
と、外部からの該ロウアドレスの入力が不要とされ、又
メモリ動作開始時点ではカラムアドレスの入力が不要と
されることに着目し、該アドレスバッファ１１０からロ
ウアドレスとカラムアドレスとをタイミングをずらして
同一の外部端子から取り込む回路である。このアドレス
マルチプレクサ１２０を設けることにより、外部端子数
を半分にできる。アドレスマルチプレクサ１２０内の内
部ラッチ回路にロウアドレスがラッチされた後、該アド
レスマルチプレクサ１２０の出力により、ビット線対選
択回路９１，９２を駆動するカラムデコーダ８１，８２
が活性化されるようになっている。メモリアレイ選択状
態検出手段２００は、ロウアドレスに基づくアドレスマ
ルチプレクサ１２０の出力を入力し、メモリアレイ３１
(又は３２)が選択された動作に続いて他のメモリアレイ
３２（又は３１）が選択されたことを検出する機能を有
し、選択されたメモリアレイ３１又は３２を活性化する
ロウデコーダ６１，６２及びワードドライバ７１，７２
を制御すると共に、各駆動回路１０１〜１０６をそれぞ
れ独立して制御するためにそれらに制御信号ＳＡＥ１
０，ＥＱ１０，ＳＷ１０，ＥＱ２０，ＳＷ２０，ＳＡＥ
N １０を出力する機能を有している。
【００２２】図１１は、図１０のメモリアレイ選択状態
検出手段２００の回路図である。このメモリアレイ選択
状態検出手段２００は、アドレスマルチプレクサ１２０
より与えられるメモリアレイ３１を選択するための選択
信号Ｓ１２１とメモリアレイ３２を選択するための選択
信号Ｓ１２２とをそれぞれデコードする２つのＮＡＮＤ
ゲート２０１，２０２を有している。ＮＡＮＤゲート２
０１の出力側にはフリップフロップ（以下、ＦＦとい
う）２１１，２１３，２１４が接続されると共に、ＮＡ
ＮＤゲート２０２の出力側にも、ＦＦ２１２，２１３，
２１４が接続されている。各ＦＦ２１１〜２１４は、２
個のＮＡＮＤゲートがたすきがけ接続された構成であ
る。そのうち、ＦＦ２１１は、ＮＡＮＤゲート２０１の
出力信号Ｓ２０１の“Ｌ”への立ち下がりによって出力
が“Ｈ”となり、ロウデコーダ６１を活性化するための
活性化信号Ｒ１の“Ｌ”への立ち下がりによって出力が
“Ｌ”に立ち下がる回路である。ＦＦ２１２は、ＮＡＮ
Ｄゲート２０２の出力信号Ｓ２０２の“Ｌ”への立ち下
がりによって出力が“Ｈ”に立ち上がり、ロウデコーダ
６２を活性化するための活性化信号Ｒ２の“Ｌ”への立
ち下がりによって出力が“Ｌ”に立ち下がる回路であ
る。活性化信号Ｒ１，Ｒ２は、例えば、動作の遅いワー
ド線を駆動する信号であり、センスアンプ列４０とメモ
リアレイ３１，３２とが切り離され、ワード線がＧＮＤ
レベルになった後にビット線がイコライズされることを
示している。
【００２３】ＦＦ２１３は、ＮＡＮＤゲート２０１の出
力信号Ｓ２０１の“Ｌ”への立ち下がりによって出力が
“Ｈ”に立ち上がり、クロック信号φの“Ｌ”への立ち
下がりによって出力が“Ｌ”に立ち下がる回路である。
ＦＦ２１４は、ＮＡＮＤゲート２０２の出力信号Ｓ２０
２の“Ｌ”への立ち下がりによって出力が“Ｈ”に立ち
上がり、クロック信号φの“Ｌ”への立ち下がりによっ
て出力が“Ｌ”に立ち下がる回路である。クロック信号
φは、制御信号ＳＷ１０，ＳＷ２０をリセットするため
の信号である。ＦＦ２１１の出力側には、制御信号ＥＱ
１０を出力するためのインバータ２２１が接続されてい
る。ＦＦ２１２の出力側には、制御信号ＥＱ２０を出力
するためのインバータ２２２が接続されている。ＦＦ２
１３の出力側には、制御信号ＳＷ１０を出力するための
２段のインバータ２２３，２２４が接続されている。Ｆ
Ｆ２１４の出力側には、制御信号ＳＷ２０を出力するた
めの２段のインバータ２２５，２２６が接続されてい
る。又、ＦＦ２１３，２１４の出力側には、２入力ＮＯ
Ｒゲート２２７が接続され、該ＮＯＲゲート２２７から
制御信号ＳＡＥN １０が出力されると共に、それがイン
バータ２２８で反転されて制御信号ＳＡＥ１０が出力さ
れるようになっている。
【００２４】図１２は、図１１に示すメモリアレイ選択
状態検出手段２００の動作タイミング図であり、この図
を参照しつつ図１０及び図１１の動作を説明する。図１
０のアドレスバッファ１１０に外部アドレスＡＤが入力
されると、その出力がアドレスマルチプレクサ１２０へ
送られる。アドレスマルチプレクサ１２０では、アドレ
スバッファ１１０の出力を入力し、ロウアドレスとカラ
ムアドレスをタイミングをずらして取り込み、該カラム
アドレスをカラムデコーダ８１，８２へ送ると共に、該
ロウアドレス等をメモリアレイ選択状態検出手段２００
へ送る。メモリアレイ選択状態検出手段２００は、ロウ
アドレスに基づくアドレスマルチプレクサ１２０から出
力されるメモリアレイ３１，３２の選択信号Ｓ１２１，
Ｓ１２２を入力する。一方の選択信号Ｓ１２１によって
メモリアレイ３１が選択され、他方の選択信号Ｓ１２２
によってメモリアレイ３２が選択される。例えば、メモ
リアレイ３１が選択されると、図１１のメモリアレイ選
択状態検出手段２００では、インバータ２２１から制御
信号ＥＱ１０、インバータ２２４から制御信号ＳＷ１
０、インバータ２２８から制御信号ＳＡＥ１０、ＮＯＲ
ゲート２２７から制御信号ＳＡＥN １０、及びインバー
タ２２６から制御信号ＳＷ２０をそれぞれ出力し、駆動
回路１０２，１０３，１０１，１０６，１０５へ送る。
すると、各駆動回路１０２，１０３，１０１，１０６，
１０５では、入力された制御信号ＥＱ１０，ＳＷ１０，
ＳＡＥ１０，ＳＡＥN １０，ＳＷ２０を駆動し、活性化
信号ＥＱ１，ＳＷ１，ＳＡＥ，ＳＡＥN ，ＳＷ２，ＥＱ
２をスイッチ手段５１、センスアンプ列４０及びスイッ
チ手段５２へそれぞれ出力する。
【００２５】図１０のメモリアレイ３１では、ロウデコ
ーダ６１及びワードドライバ７１で選択されたワード線
ＷＬ３１が駆動され、それに接続されたメモリセル３１
ａの記憶情報がビット線対ＢＬ３１ａ／ＢＬ３１ｂに読
出される。このビット線対ＢＬ３１ａ／ＢＬ３１ｂの電
位差は、第１の実施例と同様に、スイッチ手段５１を介
してセンスアンプ列４０で検知、増幅される。そして、
アドレスマルチプレクサ１２０の出力によってカラムデ
コーダ８１が活性化され、その出力によってビット線対
選択回路９１が動作し、ビット線対ＢＬ３１ａ／ＢＬ３
１ｂ上のメモリセル情報が、図示しない外部のデータ入
出力回路へ出力される。次に、アドレスマルチプレクサ
１２０からメモリアレイ３２を選択する選択信号Ｓ１２
２が出力されると、図１１のメモリアレイ選択状態検出
手段２００では、インバータ２２４から制御信号ＳＷ１
０、インバータ２２８から制御信号ＳＡＥ１０、ＮＯＲ
ゲート２２７から制御信号ＳＡＥN １０、インバータ２
２６から制御信号ＳＷ２０、及びインバータ２２２から
制御信号ＥＱ２０をそれぞれ出力し、図１０の駆動回路
１０３，１０１，１０６，１０５，１０４へ送る。する
と、図１０の駆動回路１０３，１０１，１０６，１０
５，１０４から活性化信号ＳＷ１，ＳＡＥ，ＳＡＥN ，
ＳＷ２，ＥＱ２がそれぞれ出力され、スイッチ手段５
１、センスアンプ列４０及びスイッチ手段５２へ送られ
る。これにより、第１の実施例と同様に、メモリアレイ
３２に対するアクセスが行われる。
【００２６】本実施例では、次のような利点を有してい
る。図１０のメモリアレイ選択状態検出手段２００で
は、アドレスマルチプレクサ１２０から与えられるロウ
アドレスに基づくメモリアレイ３１又は３２の選択信号
Ｓ１２１，Ｓ１２２を入力し、各駆動回路１０１〜１０
６をそれぞれ独立に制御する。これらの駆動回路１０１
〜１０６から出力される活性化信号によってスイッチ手
段５１，５２及びセンスアンプ列４０が動作する。その
ため、メモリアレイ３１（又は３２）における書込み及
び読出し動作のリセット動作と、次に活性化されるメモ
リアレイ３２（又は３１）における書込み及び読出し動
作のリセット動作とを、第１の実施例と同様に、タイミ
ング的にオーバラップして行うことが可能となる。従っ
て、ＤＲＡＭ全体としての装置の占有面積を広げること
なく、メモリ動作時間の短縮が可能となり、動作を高速
化できる。なお、本発明は上記実施例に限定されず、種
々の変形が可能である。例えば、図１０のメモリアレイ
選択状態検出手段２００を図１１以外の回路で構成した
り、あるいは図１及び図１０のＤＲＡＭに他の回路要素
を付加してもよい。又、本発明は上記実施例のＤＲＡＭ
に限定されず、他の半導体記憶装置にも適用可能であ
る。
【００２７】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、少なくとも２つの第１と第２のメモリアレイ
間に単一（共有）のセンスアンプ列を設け、さらに該セ
ンスアンプ列と第１のメモリアレイとの間に第１のスイ
ッチ手段を設けると共に、該センスアンプ列と第２のメ
モリアレイとの間に第２のスイッチ手段を設けている。
さらに、第１、第２のスイッチ手段及びセンスアンプ列
を駆動する第１〜第６の駆動回路を設け、それらの駆動
回路をメモリアレイ選択状態検出手段によってそれぞれ
独立に制御し、第１と第２のメモリアレイをアクセス制
御するようにしている。そのため、第１又は第２のメモ
リアレイにおける書込み及び読出し動作のリセット動作
と、次に活性化される第２又は第１のメモリアレイにお
ける書込み及び読出し動作のセット動作とを、タイミン
グ的にオーバラップして行うことが可能となる。従っ
て、半導体記憶装置全体として装置の占有面積を広げる
ことなく、メモリ動作時間を短縮でき、動作の高速化が
達成できる。第２の発明によれば、第１のメモリアレイ
に対するアクセスが終了した後、該第１のメモリアレイ
に対するリセット動作を実行すると共に、そのリセット
動作とタイミング的に重複して、第２のメモリアレイに
対するセット動作を実行するようにしたので、半導体記
憶装置のアクセス動作を的確かつ高速に行える。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すＤＲＡＭの要部の
構成図である。
【図２】従来のＤＲＡＭの要部の構成図である。
【図３】図２のＤＲＡＭの動作（メモリアレイ１→１）
タイミング図である。
【図４】図２のＤＲＡＭの動作（メモリアレイ１→２）
タイミング図である。
【図５】従来の他のＤＲＡＭの要部の構成図である。
【図６】図５のＤＲＡＭの動作（メモリアレイ１→１）
タイミング図である。
【図７】図５のＤＲＡＭの動作（メモリアレイ１→２）
タイミング図である。
【図８】図１のＤＲＡＭの動作（メモリアレイ３１→３
２）タイミング図である。
【図９】図１のＤＲＡＭの動作（メモリアレイ３１→３
３）タイミング図である。
【図１０】本発明の第２の実施例を示すＤＲＡＭの概略
の構成図である。
【図１１】図１０に示すメモリアレイ選択状態検出手段
の回路図である。
【図１２】図１１のメモリアレイ選択状態検出手段の動
作タイミング図である。
【符号の説明】 ３１，３２ 第１，第２のメモリアレイ ３１ａ，３２ａ メモリセル ４０ センスアンプ列 ４１ センスアンプ ４２ センスアンプリセット素子 ５１，５２ 第１，第２のスイッチ手段 ５１ａ，５２ａ 第１，第２の切替素子 ５１ｂ，５２ｂ 第１，第２のビット線対イコ
ライズ素子 ６１，６２ 第１，第２のロウデコーダ ７１，７２ 第１，第２のワードドライバ ８１，８２ 第１，第２のカラムデコーダ ９１，９２ 第１，第２のビット線対選択
回路 １０１〜１０６ 第１，第２，第３，第４，第
５、第６の駆動回路 １１０ アドレスバッファ １２０ アドレスマルチプレクサ ２００ メモリアレイ選択状態検出手
段 ＢＬ３１ａ／ＢＬ３１ｂ，ＢＬ３２ａ／ＢＬ３２ｂ
ビット線対 ＥＱ１，ＥＱ２，ＳＡＥ，ＳＡＥN ，ＳＷ１，ＳＷ２
活性化信号 Ｎａ，Ｎｂ 検知、増幅端子 ＷＬ３１，ＷＬ３２ ワード線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−159575（ＪＰ，Ａ) 特開 平１−116993（ＪＰ，Ａ) 特開 平４−186593（ＪＰ，Ａ) 特開 昭62−71092（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4091

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のワード線及びビット線対の交差箇
    所にそれぞれ接続された情報蓄積用のメモリセルが配列
    された少なくとも２つの第１及び第２のメモリアレイ
    と、前記ビット線対の電位差が現われる検知、増幅端子上の
    該電位差を検知、増幅する複数のセンスアンプ、及び前
    記検知、増幅端子を同電位にするセンスアンプリセット
    素子を有し、 前記第１と第２のメモリアレイ間に配列さ
    れ、前記ビット線対の電位差を検知、増幅するセンスア
    ンプ列と、前記第１のメモリアレイのビット線対を同電位にする第
    １のビット線対イコライズ素子、及び前記センスアンプ
    を接続する第１の切替素子を有し、 前記第１のメモリア
    レイと前記センスアンプ列を接続する第１のスイッチ手
    段と、前記第２のメモリアレイのビット線対を同電位にする第
    ２のビット線対イコライズ素子、及び前記センスアンプ
    を接続する第２の切替素子を有し、 前記第２のメモリア
    レイと前記センスアンプ列を接続する第２のスイッチ手
    段とを備え、 ロウアドレスに基づく前記ワード線の選択動作と、カラ
    ムアドレスに基づく前記ビット線対の選択動作とによ
    り、前記メモリセルへの情報の書込み又は情報の読出し
    を行う半導体記憶装置において、前記第１のメモリアレイのワード線の非活性動作及び前
    記ビット線対を同電位にするイコライズ動作と、前記第
    ２のメモリアレイのビット線対の電位差の検知、増幅動
    作とが、全部又は一部において重複するタイミングで行
    われるように前記センスアンプを駆動する第１の駆動回
    路と、 前記第１、第２のビット線対イコライズ素子をそれぞれ
    駆動する第２、第４の駆動回路と、 前記第１、第２の切替素子をそれぞれ駆動する第３、第
    ５の駆動回路と、 前記センスアンプリセット素子を駆動する第６の駆動回
    路と、 前記ロウアドレスに基づき前記第１又は第２のメモリア
    レイが選択された動作に続いて前記第２又は第１のメモ
    リアレイが選択されたことを検出する機能を有 し、前記
    第１、第２、第３、第４、第５及び第６の駆動回路をそ
    れぞれ独立に制御するメモリアレイ選択状態検出手段と
    を、 設けたことを特徴とする半導体記憶装置。
  2. 【請求項２】 複数のワード線及びビット線対の交差箇
    所にそれぞれ接続された情報蓄積用のメモリセルが配列
    された少なくとも２つの第１及び第２のメモリアレイ
    と、 前記ビット線対の電位差が現われる検知、増幅端子上の
    該電位差を検知、増幅する複数のセンスアンプ、及び前
    記検知、増幅端子を同電位にするセンスアンプリセット
    素子を有し、前記第１と第２のメモリアレイ間に配列さ
    れ、前記ビット線対の電位差を検知、増幅するセンスア
    ンプ列と、 前記第１のメモリアレイのビット線対を同電位にする第
    １のビット線対イコライズ素子、及び前記センスアンプ
    を接続する第１の切替素子を有し、前記第１のメモリア
    レイと前記センスアンプ列を接続する第１のスイッチ手
    段と、 前記第２のメモリアレイのビット線対を同電位にする第
    ２のビット線対イコライズ素子、及び前記センスアンプ
    を接続する第２の切替素子を有し、前記第２のメモリア
    レイと前記センスアンプ列を接続する第２のスイッチ手
    段とを備え、 ロウアドレスに基づく前記ワード線の選択動作と、カラ
    ムアドレスに基づく前記ビット線対の選択動作とによ
    り、前記メモリセルへの情報の書込み又は情報の読出し
    を行う半導体記憶装置を用い、 前記第１のメモリアレイに対するアクセスが終了した
    後、 前記第１の切替素子をオフ状態にし、前記第１のメモリ
    アレイのワード線をリセットし、前記センスアンプ列を
    リセットして前記第１のビット線対イコライズ素子で前
    記第１のメモリアレイのビット線対をイコライズするリ
    セット動作を実行すると共に、 前記リセット動作とタイミング的に重複して、前記第２
    のメモリアレイのワード線を駆動し、前記第２のビット
    線対イコライズ素子をオフ状態にした後に前記第２の切
    替素子をオン状態にし、前記第２のメモリアレイに対す
    るアクセスを行うセット動作を、実行することを特徴と
    する半導体記憶装置の駆動方法。
JP21602893A 1993-08-31 1993-08-31 半導体記憶装置及びその駆動方法 Expired - Fee Related JP3178946B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP21602893A JP3178946B2 (ja) 1993-08-31 1993-08-31 半導体記憶装置及びその駆動方法
US08/296,364 US5511030A (en) 1993-08-31 1994-08-24 Semiconductor memory device and method of driving same
EP94113360A EP0640976B1 (en) 1993-08-31 1994-08-26 Semiconductor memory device and method of driving same
DE69421480T DE69421480T2 (de) 1993-08-31 1994-08-26 Halbleiterspeicheranordnung und Betriebsverfahren dafür
KR1019940021444A KR100263574B1 (ko) 1993-08-31 1994-08-29 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21602893A JP3178946B2 (ja) 1993-08-31 1993-08-31 半導体記憶装置及びその駆動方法

Publications (2)

Publication Number Publication Date
JPH0773663A JPH0773663A (ja) 1995-03-17
JP3178946B2 true JP3178946B2 (ja) 2001-06-25

Family

ID=16682170

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21602893A Expired - Fee Related JP3178946B2 (ja) 1993-08-31 1993-08-31 半導体記憶装置及びその駆動方法

Country Status (5)

Country Link
US (1) US5511030A (ja)
EP (1) EP0640976B1 (ja)
JP (1) JP3178946B2 (ja)
KR (1) KR100263574B1 (ja)
DE (1) DE69421480T2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5587951A (en) * 1995-08-04 1996-12-24 Atmel Corporation High speed, low voltage non-volatile memory
US6094398A (en) * 1996-09-30 2000-07-25 Siemens Aktiengesellschaft DRAM including an address space divided into individual blocks having memory cells activated by row address signals
DE59706070D1 (en) * 1996-09-30 2002-02-21 Infineon Technologies Ag Dram
KR100269597B1 (ko) * 1997-05-29 2000-10-16 김영환 반도체 메모리
US7218564B2 (en) * 2004-07-16 2007-05-15 Promos Technologies Inc. Dual equalization devices for long data line pairs
CN103187087B (zh) * 2013-03-19 2016-03-23 西安华芯半导体有限公司 存储器
US10090027B2 (en) * 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
US11423975B2 (en) * 2018-02-23 2022-08-23 Semiconductor Energy Laboratory Co., Ltd. Memory device and method of operating the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60253093A (ja) * 1984-05-30 1985-12-13 Fujitsu Ltd 半導体記憶装置
JPS6363196A (ja) * 1986-09-02 1988-03-19 Fujitsu Ltd 半導体記憶装置
JPS63166090A (ja) * 1986-12-26 1988-07-09 Toshiba Corp スタティック型メモリ
JPH01171195A (ja) * 1987-12-25 1989-07-06 Sony Corp メモリ装置
KR940008296B1 (ko) * 1991-06-19 1994-09-10 삼성전자 주식회사 고속 센싱동작을 수행하는 센스앰프
JPH0516117A (ja) * 1991-07-16 1993-01-26 Kubota Corp 無機質押出建材の凹凸模様付け方法

Also Published As

Publication number Publication date
DE69421480D1 (de) 1999-12-09
KR950006854A (ko) 1995-03-21
KR100263574B1 (ko) 2000-08-01
EP0640976B1 (en) 1999-11-03
DE69421480T2 (de) 2000-06-15
US5511030A (en) 1996-04-23
JPH0773663A (ja) 1995-03-17
EP0640976A3 (en) 1995-10-11
EP0640976A2 (en) 1995-03-01

Similar Documents

Publication Publication Date Title
US4367540A (en) Dynamic memory with an interchangeable pair of data lines and sense amplifiers
US4879692A (en) Dynamic memory circuit with improved sensing scheme
JP2663838B2 (ja) 半導体集積回路装置
US6205076B1 (en) Destructive read type memory circuit, restoring circuit for the same and sense amplifier
KR970003230B1 (ko) 멀티포트 반도체 기억장치
JPH05166365A (ja) ダイナミック型半導体記憶装置
JP2729423B2 (ja) 半導体記憶装置
US4669064A (en) Semiconductor memory device with improved data write function
US5323345A (en) Semiconductor memory device having read/write circuitry
JPH04216394A (ja) 半導体記憶装置
US5227697A (en) Dynamic type semiconductor memory
US6137730A (en) Buffered bit-line for faster sensing and higher data rate in memory devices
US5014246A (en) Semiconductor memory device having shared sense amplifier and operating method thereof
JPH0467496A (ja) 半導体メモリ
JPH08212780A (ja) ダイナミックランダムアクセスメモリ装置
JP3178946B2 (ja) 半導体記憶装置及びその駆動方法
JPH08180682A (ja) 半導体記憶装置
US6330202B1 (en) Semiconductor memory device having write data line
US5894440A (en) Semiconductor memory device and data transferring structure and method therein
JP2993671B2 (ja) 半導体記憶装置
US4389714A (en) Memory device
JP2867256B2 (ja) 半導体メモリ装置
JPH0787035B2 (ja) 半導体記億装置
JP2003196983A (ja) 半導体記憶装置
JP3283672B2 (ja) 半導体メモリ

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20010403

LAPS Cancellation because of no payment of annual fees