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JPH056335A - Inter-device interface system - Google Patents

Inter-device interface system

Info

Publication number
JPH056335A
JPH056335A JP15501191A JP15501191A JPH056335A JP H056335 A JPH056335 A JP H056335A JP 15501191 A JP15501191 A JP 15501191A JP 15501191 A JP15501191 A JP 15501191A JP H056335 A JPH056335 A JP H056335A
Authority
JP
Japan
Prior art keywords
data
clock
timing
interface
serial data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15501191A
Other languages
Japanese (ja)
Inventor
Atsushi Takahashi
淳 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Engineering Ltd filed Critical NEC Engineering Ltd
Priority to JP15501191A priority Critical patent/JPH056335A/en
Publication of JPH056335A publication Critical patent/JPH056335A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To compact an electronic device by sharply reducing the number of interface lines by the serial conversion of an interface while suppressing the drop of data transfer performance to its minimum. CONSTITUTION:In the 1st device 105, each of switching circuits SELU, SELL for converting parallel transmitting data with a prescribed data length set up in a transmitting part to serial data SIRIU, SIRIL at the timing of the 2nd clock CLK under control from the 2nd device 106 executes the conversion to serial data by dividing the parallel data in each bits of serial data to be transferred to the 2nd device 06, i.e., in each m bits (m<=xn) in the x-times period of the 1st clock CLK1 which can be optionally set up. The 2nd device 106 serially receives the serial data divided in each m bits and sent from the 1st device 105 at the timing of the 2nd clock CLK2 and converts the received serial data into parallel data with the prescribed data length.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は装置間インタフェース方
式に関し、特に電子装置が異なる周期のクロックをもと
にして動作しており、周期の長いクロックで動作する装
置から、周期の短いクロックで動作する装置に対してデ
ータを転送する装置間インタフェース方式に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device-to-device interface system, and in particular, an electronic device operates based on clocks with different cycles, and a device operating with a clock with a long cycle operates from a device with a short cycle. The present invention relates to an inter-device interface system for transferring data to a device.

【0002】[0002]

【従来の技術】従来のこの種の装置間インタフェースに
おいて、電子装置、特にコンピュータは、より高速な処
理能力が求められており、特に高速動作が求められるコ
ンピュータの中央処理装置は高速化の一手段として、動
作クロックに周期の短い高周波数のクロックを用いる方
法がある。一方、メモリチップのアクセス性能やI/O
デバイスのアクセス性能は、コンピュータの中央処理装
置ほどの改善はされていない。従ってメモリ制御装置や
I/O制御装置はこのギャップに対応するため周期の長
い低周波数のクロックで動作するのが一般的である。こ
の様なケースでは、中央処理装置とメモリ制御装置、ま
たは中央処理装置とI/O制御装置とのインタフェース
の様な、高周波数のクロックで動作する装置と低周波数
のクロックで動作する装置間のインタフェースを制御す
る必要がある。この装置間インタフェース方式の制御動
作を図4で説明する。
2. Description of the Related Art In the conventional device-to-device interface of this type, an electronic device, particularly a computer, is required to have a high-speed processing ability. As a method, there is a method of using a high-frequency clock with a short cycle as the operation clock. On the other hand, memory chip access performance and I / O
The access performance of the device has not been improved as much as the central processing unit of the computer. Therefore, the memory control device and the I / O control device generally operate with a low-frequency clock having a long period in order to cope with this gap. In such a case, between a device operating with a high-frequency clock and a device operating with a low-frequency clock, such as an interface between the central processing unit and the memory control unit or the central processing unit and the I / O control unit. You need to control the interface. The control operation of this inter-device interface method will be described with reference to FIG.

【0003】図4は周期の長いクロックで動作する装置
205(UNIT1)と周期の短いクロックで動作する
装置206(UNIT2)との間の装置間インタフェー
スである。このインタフェースは周期の長いクロックの
タイミングを周期の短いクロックで動作している装置U
NIT2に認識させてタイミングを制御する。クロック
生成部201は、周期の長いクロックCLK1を装置U
NIT1に分配し、周期の短いクロックCLK2を装置
UNIT2に分配している。また装置UNIT1に対し
て周期の長いクロックCLK1のタイミングを通知する
タイミング識別信号DEFを分配する。
FIG. 4 shows an inter-device interface between a device 205 (UNIT1) operating with a long cycle clock and a device 206 (UNIT2) operating with a short cycle clock. This interface is a device U that operates a long cycle clock with a short cycle clock.
The timing is controlled by making NIT2 recognize it. The clock generation unit 201 supplies the clock CLK1 having a long cycle to the device U.
The clock CLK2 having a short cycle is distributed to the device UNIT2. Further, a timing identification signal DEF for notifying the timing of the clock CLK1 having a long cycle is distributed to the device UNIT1.

【0004】図5(a),(b)は従来例の動作のタイ
ミングチャートであり、装置UNIT2から装置UNI
T1へのデータ転送を説明すると、装置UNIT2のデ
ータ送信レジスタSDR2へのデータセットはタイミン
グ認識信号DEFが“1”であるタイミングaでおこな
われる。よってSDR2の値“B”は次のDEFのタイ
ミングbの周期の長いクロックCLK1の周期の間まで
SDR2レジスタに格納されている。装置UNIT1は
このSDR2の出力をタイミングcでデータ受信レジス
タRDR1に取り込むことができる。次に装置UNIT
1から装置UNIT2へのデータ転送を説明すると、ク
ロックCLK1のタイミングでデータ送信レジスタSD
R1に格納されたデータを装置UNIT2はタイミング
識別信号DEFが“1”のときにデータ受信レジスタR
DR2に取り込む。
FIGS. 5 (a) and 5 (b) are timing charts of the operation of the conventional example, from the device UNIT2 to the device UNI.
Describing the data transfer to T1, the data set to the data transmission register SDR2 of the device UNIT2 is performed at the timing a when the timing recognition signal DEF is "1". Therefore, the value "B" of SDR2 is stored in the SDR2 register until the cycle of the clock CLK1 having a long cycle of the timing b of the next DEF. The device UNIT1 can capture the output of this SDR2 in the data reception register RDR1 at the timing c. Next, the unit UNIT
The data transfer from the device 1 to the device UNIT2 will be described. At the timing of the clock CLK1, the data transmission register SD
The device UNIT2 receives the data stored in R1 from the data reception register R when the timing identification signal DEF is "1".
Take it into DR2.

【0005】次にインタフェース信号数の削減方法につ
いて説明する。電子装置、特にコンピュータの小型化、
高密度化に対する要求はますます高まっており、これは
大規模LSI等の採用によってかなり改善されてきてい
る。そして論理回路の改善による小型化の一手段とし
て、インタフェースの信号数を削減するための、シリア
ルインタフェース方式が一般的な技術として揚げられ
る。このシリアルインタフェース方式を図6,図7を参
照して説明する。図6で装置405(UNIT1)は周
期の長いクロックCLK1で動作し、装置406(UN
IT2)は周期の短いクロックCLK2で動作する。ま
た装置UNIT2はCLK1のタイミングを認識するた
めにタイミング認識信号DEFを受けて装置間のインタ
フェース動作を制御する。装置UNIT1におけるパラ
レルデータからシリアルデータへの変換はシフトレジス
タ408SFTR1で行われ、装置UNIT2における
受信データのシリアルからパラレルへの変換はシフトレ
ジスタ409SFTR2で行われる。装置間インタフェ
ース線411SIRIは1ビットのシリアルインタフェ
ースである。
Next, a method of reducing the number of interface signals will be described. Miniaturization of electronic devices, especially computers,
The demand for higher density is increasing more and more, and this has been considerably improved by adopting a large-scale LSI or the like. Then, as a means for downsizing by improving the logic circuit, a serial interface method for reducing the number of interface signals is put up as a general technique. This serial interface method will be described with reference to FIGS. In FIG. 6, the device 405 (UNIT1) is operated by the clock CLK1 having a long cycle, and the device 406 (UNIT) is
IT2) operates with a clock CLK2 having a short cycle. The device UNIT2 receives the timing recognition signal DEF to recognize the timing of CLK1 and controls the interface operation between the devices. Conversion of parallel data to serial data in the device UNIT1 is performed by the shift register 408SFTR1, and conversion of received data in the device UNIT2 from serial to parallel is performed by the shift register 409SFTR2. The inter-device interface line 411SIRI is a 1-bit serial interface.

【0006】転送タイミングは図7に示す通りであり、
装置(UNIT1)のパラレルデータレジスタPARA
1に格納されたデータは、CLK1のタイミングで1ビ
ットずつシリアルに装置UNIT2へ送信される。装置
UNIT2ではDEFのタイミングで1ビットずつシリ
アルに受信し、全ビット受信して初めて、これをパラレ
ルデータレジスタPARA2にセットする。
The transfer timing is as shown in FIG.
Parallel data register PARA of device (UNIT1)
The data stored in 1 is serially transmitted bit by bit to the device UNIT2 at the timing of CLK1. The device UNIT2 serially receives one bit at a time of DEF and sets the parallel data register PARA2 only after receiving all bits.

【0007】[0007]

【発明が解決しようとする課題】上述した従来の装置間
インタフェース方式において、パラレルインタフェース
の場合は16本のデータ線が必要であり、電子装置の高
密度化による小型化が難しいという欠点がある。
In the above-mentioned conventional inter-device interface method, the parallel interface requires 16 data lines, and there is a drawback that it is difficult to miniaturize the electronic device by increasing the density.

【0008】またシリアルインタフェースの場合は、パ
ラレルインタフェース方式に比べてデータ線の数を大幅
に削減することが可能であるが、送信するビット数倍の
データ転送時間が必要となり、インタフェースの性能が
非常に落ちるという欠点がある。
Further, in the case of the serial interface, the number of data lines can be significantly reduced as compared with the parallel interface method, but the data transfer time of the number of bits to be transmitted is required, and the interface performance is extremely low. It has the drawback of falling into.

【0009】[0009]

【課題を解決するための手段】本発明の装置間インタフ
ェース方式は、第1のクロックのタイミングで動作する
第1の装置と、前記第1のクロックの1/n倍の周期で
ある第2のクロックのタミングで動作する第2の装置と
のデータ転送のインタフェースにおいて、前記第1の装
置は前記第2の装置に対して送信する所定ビット長のパ
ラレルデータをm(m≦xn)ビット単位毎にシリアル
データに変換する第1の切り替え手段と、この第1の切
り替え手段により変換されたシリアルデータを前記第2
の装置に対して送信するmビット単位毎のシリアルデー
タインタフェース線と、前記所定ビット長のパラレルデ
ータを前記第1のクロックに対して任意に設定可能なx
倍周期間だけ保持しデータ更新を抑止するデータ保持手
段と、このデータ保持手段によりx倍周期間保持される
前記所定ビット長のパラレルデータの更新タイミングを
前記第2の装置に通知するデータ更新通知手段とを有
し、前記第2の装置は前記データ更新通知により前記第
1の装置でのデータ更新タイミングを認識し前記シリア
ルデータインタフェースにより送信されたシリアルデー
タを前記第2のクロックのタイミングでシリアルに受信
しmビット単位毎のパラレルデータに変換する第2の切
り替え手段と、前記第1の切り替え手段に対するデータ
切り替え指示及び前記第2の切り替え手段に対するデー
タ切り替え指示を前記第2のクロックのタイミングで実
行するデータ変換制御手段と、このデータ変換制御手段
による前記第1の切り替え手段に対するデータ切り替え
指示を前記第1の装置に送信するデータ切り替え指示手
段とを有する。
According to the inter-device interface method of the present invention, there is provided a first device which operates at a timing of a first clock and a second device which has a cycle which is 1 / n times the first clock. In a data transfer interface with a second device that operates by clock timing, the first device transmits parallel data of a predetermined bit length to the second device in units of m (m ≦ xn) bits. First switching means for converting the serial data into serial data and serial data converted by the first switching means for the second switching means.
Serial data interface line for each m-bit unit to be transmitted to the device, and parallel data of the predetermined bit length can be arbitrarily set with respect to the first clock x
Data holding means for holding only for a double period and suppressing data update, and data update notification for notifying the second device of update timing of parallel data of the predetermined bit length held by the data holding means for x times period The second device recognizes the data update timing in the first device by the data update notification, and serializes the serial data transmitted by the serial data interface at the timing of the second clock. Second switching means for receiving and converting to m-bit-unit parallel data, and a data switching instruction for the first switching means and a data switching instruction for the second switching means at the timing of the second clock. Data conversion control means to be executed, and the first switching by the data conversion control means. And a data switching instruction means for transmitting data switching instruction to the first device for changing means.

【0010】[0010]

【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例のブロック図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the present invention.

【0011】第1の実施例は、クロック生成部101か
らの周期の長い第1のクロックCLK1で動作する第1
の装置105と、第1のクロックCLK1の1/n倍の
周期である第2のクロックCLK2で動作する第2の装
置106とを有し、第2の装置106は第1のクロック
CLK1のタイミングを認識するためのタイミング識別
信号DEFを受信し互いの装置間インタフェースを制御
する。パラレルデータのレジスタPARA1は第1の装
置105からの送信データが設定される。レジスタPA
RA1に格納されたデータは切り替え回路SELU,S
ELLにてシリアルデータSIRIU,SIRILに変
換され第2の装置106へ送信される。第2の装置10
6はこれをシフトレジスタSFTRU,SFTRLで順
次受信しパラレルデータに戻してパラレルデータレジス
タPARA2に格納する。以上1回のデータ転送動作の
流れを示した。次に第1の装置105と第2の装置10
6のクロックの比率1/nとデータ転送制御動作につい
て説明する。
In the first embodiment, the first clock CLK1 having a long cycle from the clock generation unit 101 operates as the first clock.
Device 105 and a second device 106 that operates with a second clock CLK2, which is a cycle of 1 / n times the first clock CLK1, and the second device 106 has the timing of the first clock CLK1. And receives a timing identification signal DEF for recognizing each other, and controls the inter-device interface with each other. Transmission data from the first device 105 is set in the parallel data register PARA1. Register PA
The data stored in RA1 is the switching circuits SELU, S
It is converted into serial data SIRIU, SIRIL by ELL and transmitted to the second device 106. Second device 10
Reference numeral 6 sequentially receives this by shift registers SFTRU and SFTRL, restores it to parallel data, and stores it in parallel data register PARA2. The flow of one data transfer operation has been described above. Next, the first device 105 and the second device 10
The clock ratio 1 / n of 6 and the data transfer control operation will be described.

【0012】図1〜図3において、第1の装置105と
第2の装置106の第1のクロックCLK1と第2のク
ロックCLK2の周期の比率が10:1の場合の装置間
インタフェースを説明する。装置間転送データは16ビ
ット長のデータである。従ってレジスタPARA1,P
ARA2はそれぞれ16ビット長のレジスタである。レ
ジスタPARA1の出力をシリアルデータに変換する切
り替え回路は、レジスタPARA1の上位8ビットを変
換するSELUと下位8ビットを変換するSELLとか
ら構成されている。第1の装置105から第2の装置1
06への8ビット単位のシリアルデータ転送は第1のク
ロックCLK1の1周期間で実行される。1周期モード
は第1の装置105のタイミング制御部(TMG)10
8に設定されており、タイミング制御部108の制御に
よりレジスタPARA1の格納データが更新される。こ
れらの切り替え回路SELU,SELLは切り替え信号
CNTL(0),(1),(2)の3ビットの値がタイ
ムチャートに示す通り、“000”→“001”→“0
10”→“011”→“100”→“101”→“11
0”→“111”と切り替わることにより切り替え回路
SELUはレジスタPARA1のビット出力を(0)→
(1)→(2)→(3)→(4)→(5)→(6)→
(7)と順次選択し、レジスタSELLは(8)→
(9)→(10)→(11)→(12)→(13)→
(14)→(15)と順次選択してシリアルデータSI
RIU,SIRILの2ビットに変換する。切り替え制
御信号CNTL(0),(1),(2)は第2の装置1
06のデータ変換制御部(CNT)115で生成され
る。よって切り替え回路SELU,SELLでの変換は
第2のクロックCLK2のタイミングで行われる。即ち
第1のクロックCLK1の1周期間に、PARA1レジ
スタに格納されている送出データは、1/10倍周期の
第2のクロックCLK2のタイミング8ビット単位でシ
リアルデータSIRIU,SIRILに変換され、第2
の装置106へ送出される。
1 to 3, the inter-device interface when the ratio of the cycles of the first clock CLK1 and the second clock CLK2 of the first device 105 and the second device 106 is 10: 1 will be described. . The inter-device transfer data is 16-bit data. Therefore, the registers PARA1, P
Each ARA2 is a register having a length of 16 bits. The switching circuit for converting the output of the register PARA1 into serial data includes a SELU for converting the upper 8 bits of the register PARA1 and a SELL for converting the lower 8 bits of the register PARA1. First device 105 to second device 1
The 8-bit unit serial data transfer to 06 is executed during one cycle of the first clock CLK1. The 1-cycle mode is the timing control unit (TMG) 10 of the first device 105.
The data stored in the register PARA1 is updated under the control of the timing control unit 108. In these switching circuits SELU and SELL, the 3-bit values of the switching signals CNTL (0), (1), and (2) are "000" → "001" → "0" as shown in the time chart.
10 ”→“ 011 ”→“ 100 ”→“ 101 ”→“ 11 ”
By switching from 0 ”to“ 111 ”, the switching circuit SELU changes the bit output of the register PARA1 to (0) →
(1) → (2) → (3) → (4) → (5) → (6) →
Select sequentially (7), register SELL is (8) →
(9) → (10) → (11) → (12) → (13) →
Select (14) → (15) in sequence and select serial data SI
Convert to 2 bits of RIU and SIRIL. The switching control signals CNTL (0), (1), (2) are transmitted to the second device 1
It is generated by the data conversion control unit (CNT) 115 of 06. Therefore, the conversion in the switching circuits SELU and SELL is performed at the timing of the second clock CLK2. That is, during one cycle of the first clock CLK1, the transmission data stored in the PARA1 register is converted into serial data SIRU, SIRIL in units of 8 bits of the timing of the second clock CLK2 having a cycle of 1/10. Two
Device 106.

【0013】次に第2の装置106では、シリアルデー
タが第2のクロックCLK2のタイミングで切り替わる
ごとに、シリアルデータSIRIUをシフトレジスタS
FTRUのビット(7)で受信し、シリアルデータSI
RILをシフトレジスタSFTRLのビット(15)で
受信する。そして受信されたデータが、シフトジスタS
FTRUではビット(7)→(6)→(5)→(4)→
(3)→(2)→(1)→(0)とシフトし、SFTR
Lではビット(15)→(14)→(13)→(12)
→(11)→(10)→(9)→(8)と順次シフトし
ていくことにより、シリアルデータが各シフトレジスタ
に取り込まれる。シリアルデータの全ビットがシフトレ
ジスタSFTRUとSFTRLとに取り込まれて初め
て、この値がセット信号SETのタイミングでパラレル
データレジスタPARA2にセットされる。データ変換
制御部113はデータ更新通知SETDが有効な場合
に、タイミング識別信号DEFのタイミングでCNTL
(0),(1),(2)信号の切り替えを開始し、次の
タイミング識別信号DEFのタイミングでセット信号S
ETを生成する。
Next, in the second device 106, the serial data SIRU is transferred to the shift register S every time the serial data is switched at the timing of the second clock CLK2.
Received by bit (7) of FTRU, serial data SI
The RIL is received in bit (15) of the shift register SFTRL. The received data is the shift register S
In FTRU, bits (7) → (6) → (5) → (4) →
(3) → (2) → (1) → (0) shift, SFTR
In L, bit (15) → (14) → (13) → (12)
By serially shifting in the order of (11) → (10) → (9) → (8), serial data is taken into each shift register. This value is set in the parallel data register PARA2 at the timing of the set signal SET only after all bits of the serial data have been taken into the shift registers SFTRU and SFTRL. When the data update notification SETD is valid, the data conversion control unit 113 uses the CNTL at the timing of the timing identification signal DEF.
Switching of the (0), (1), and (2) signals is started, and the set signal S is generated at the timing of the next timing identification signal DEF.
Generate ET.

【0014】図3は第2の実施例の動作説明のためのタ
イミング図であり、第1の装置105と第2の装置10
6のクロック周期の比率、即ち第1のクロックCLK1
と第2のクロックCLK2の周期の比率が5:1の場合
の装置間インタフェースを説明する。PARA1レジス
タの出力をシリアルデータに変換する切り替え回路は、
上位8ビットを変換するSULUと下位8ビットを変換
するSELLの8ビット単位の切り替え回路から構成さ
れている。クロック比率を考慮するとこの8ビット単位
のシリアルデータ転送は第1のクロックCLK1の2倍
周期で実行できる。2倍周期モードは第1の装置105
のタイミング制御部108に設定され、このタイミング
制御部108の制御によりレジスタPARA1に格納さ
れているデータは2周期間ホールドされる。切り替え回
路SELUとSULLとは切り替え信号CNTL
(0),(1),(2)の3ビットがタイムチャートに
示す通り、“000”→“001”→“010”→“0
11”→“100”→“101”→“110”→“11
1”と切り替わることにより、SELUはレジスタPA
RA1のビット出力を(0)→(1)→(2)→(3)
→(4)→(5)→(6)→(7)と選択し、またSE
LLは(8)→(9)→(10)→(11)→(12)
→(13)→(14)→(15)と順次選択して、シリ
アルデータSIRIU,SIRILに変換出力する。切
り替え制御信号CNTL(0),(1),(2)は第2
の装置106のデータ変換制御部115で生成される。
よって切り替え回路SELU,SELLでの変換は第2
のクロックCLK2のタイミングで行われる。即ち第1
のクロックCLK1の1周期の間に、レジスタPARA
1に格納されている送出データは、1/5倍周期の第2
のクロックCLK2のタイミングで、8ビット単位でシ
リアルデータSIRIUと、SIRILに変換され、第
2の装置106へ送出される。
FIG. 3 is a timing chart for explaining the operation of the second embodiment. The first device 105 and the second device 10 are shown.
6 clock cycle ratio, ie, the first clock CLK1
And the inter-device interface in the case where the cycle ratio of the second clock CLK2 is 5: 1 will be described. The switching circuit for converting the output of the PARA1 register into serial data is
It is composed of a SULU for converting the upper 8 bits and a switching circuit for converting the lower 8 bits of SELL in units of 8 bits. Considering the clock ratio, the serial data transfer in units of 8 bits can be executed in a double cycle of the first clock CLK1. Double cycle mode is the first device 105
The data stored in the register PARA1 is held for two cycles under the control of the timing control unit 108. The switching circuits SELU and SULL have a switching signal CNTL.
As shown in the time chart, the three bits (0), (1), and (2) are “000” → “001” → “010” → “0”.
11 ”→“ 100 ”→“ 101 ”→“ 110 ”→“ 11
By switching to 1 ", SELU becomes register PA
Bit output of RA1 is (0) → (1) → (2) → (3)
→ (4) → (5) → (6) → (7), and again SE
LL is (8) → (9) → (10) → (11) → (12)
→ (13) → (14) → (15) are sequentially selected and converted into serial data SIRIU, SIRIL and output. The switching control signals CNTL (0), (1), (2) are the second
It is generated by the data conversion control unit 115 of the device 106.
Therefore, the conversion in the switching circuits SELU and SELL is the second
Is performed at the timing of the clock CLK2. That is, the first
During one cycle of the clock CLK1 of
The transmission data stored in 1 is the second 1/5 cycle.
At the timing of the clock CLK2, the serial data is converted into serial data SIRIU and SIRIL in 8-bit units and sent to the second device 106.

【0015】次に第2の装置106では、シリアルデー
タが第2のクロックCLK2のタイミングで切り替わる
ごとに、シリアルデータSIRIUをシフトレジスタS
FTRUのビット(7)で受信し、シリアルデータSI
RILをシフトレジスタSFTRLのビット(15)で
受信する。そして受信されたデータが、SFTRUでは
ビット(7)→(6)→(5)→(4)→(3)→
(2)→(1)→(0)と、SFTRLではビット(1
5)→(14)→(13)→(12)→(11)→(1
0)→(9)→(8)と順次シフトしていくことによ
り、シリアルデータが各シフトレジスタに取り込まれ
る。シリアルデータの全ビットがシフトレジスタSFT
RUとSFTRLとに取り込まれて初めて、この値がセ
ット信号SETのタイミングでレジスタPARA2にセ
ットされる。データ変換制御部115はデータ更新通知
SETが有効な場合に、タイミング識別信号DEFのタ
イミングでCNTL(0),(1),(2)信号BSY
の切り替えを開始し、2周期目のDEFのタイミングで
SET信号HLDを生成する。
Next, in the second device 106, the serial data SIRU is transferred to the shift register S every time the serial data is switched at the timing of the second clock CLK2.
Received by bit (7) of FTRU, serial data SI
The RIL is received in bit (15) of the shift register SFTRL. Then, the received data is bit (7) → (6) → (5) → (4) → (3) → in the SFTRU.
In (2) → (1) → (0), the bit (1
5) → (14) → (13) → (12) → (11) → (1
Serial data is captured in each shift register by sequentially shifting from 0) to (9) to (8). All bits of serial data are shift register SFT
This value is set in the register PARA2 at the timing of the set signal SET only after being taken into the RU and SFTRL. When the data update notification SET is valid, the data conversion control unit 115 outputs the CNTL (0), (1), (2) signals BSY at the timing of the timing identification signal DEF.
Switching is started, and the SET signal HLD is generated at the timing of DEF in the second cycle.

【0016】このようにすると、第1の実施例では第1
の装置105から第2の装置106への16ビットのデ
ータ転送を第1のクロックCLK1の1周期で行うこと
ができ、しかもシリアルデータ線2ビット(SIRI
U,SIRIL)と切り替え制御3ビット(CNTL
(0),(1),(2))とデータ更新通知SETの計
6本のハードウエア・インタフェース線で実現できる。
In this way, in the first embodiment, the first
16-bit data can be transferred from the first device 105 to the second device 106 in one cycle of the first clock CLK1, and the serial data line 2 bits (SIRI
U, SIRIL) and switching control 3 bits (CNTL)
(0), (1), (2)) and data update notification SET can be realized by a total of six hardware interface lines.

【0017】また、第2の実施例では第1の装置105
から第2の装置106への16ビットのデータ転送を第
1のクロックの2周期間で行い、しかもシリアルデータ
線2ビット(SIRIU,SIRIL)と、切り替え制
御線3ビット(CNTL(0),(1),(2))と、
データ更新通知SETの計6本のバードウエア・インタ
フェース線で実現できる。
Also, in the second embodiment, the first device 105
16-bit data is transferred from the second device 106 to the second device 106 during two cycles of the first clock, and the serial data line 2 bits (SIRIU, SIRIL) and the switching control line 3 bits (CNTL (0), ( 1), (2)),
The data update notification SET can be realized by a total of 6 birdware interface lines.

【0018】従来例ではパラレル・インタフェースの場
合は、同性能ではあるが16本のデータ線が必要であ
り、またシリアル・インタフェースの場合はハードウエ
ア線は1本でよいが、16倍の転送時間が必要であっ
た。本実施例ではパラレル・インタフェースと同性能ま
たは性能低下を最低限に抑えつつハードウエア・インタ
フェース線を大幅に削減することが可能である。またク
ロック周期の異なる複数種の電子装置に対して接続して
も、データ転送の周期をに任意に設定可能とすることに
より、複数の電子装置に共用して接続可能な装置を提供
できる。
In the conventional example, the parallel interface requires 16 data lines with the same performance, and the serial interface requires only one hardware line, but the transfer time is 16 times longer. Was needed. In this embodiment, it is possible to significantly reduce the number of hardware interface lines while suppressing the same performance as the parallel interface or the performance degradation to the minimum. Further, even when connected to a plurality of types of electronic devices having different clock cycles, the data transfer cycle can be arbitrarily set to provide a device that can be commonly connected to a plurality of electronic devices.

【0019】[0019]

【発明の効果】以上説明したように本発明は、周期の長
い第1のクロックで動作する第1の装置から周期の短い
第2のクロックで動作する第2の装置へのデータ転送に
おいて、第1の装置の送信部に設定された所定データ長
のパラレルな送信データを第2の装置からの制御により
第2のクロックのタイミングでシリアルデータに変換
し、このシリアルデータへの変換を第1のクロックに対
して任意に設定可能なx倍周期間で第2の装置へ転送可
能なシリアルデータのビット数単位に分割し、このmビ
ット単位に分割したシリアルデータを第2の装置が第2
のクロックのタイミングでシリアルに受信し、所定デー
タ長のパラレルデータに変換することにより、従来のパ
ラレルデータのインタフェース性能に対して同性能また
は性能低下を最低限に抑えつつ、インタフェースのシリ
アル化によりインタフェース線の数を大幅に削減するこ
とができるので電子装置の小型化を可能とするという効
果がある。
As described above, according to the present invention, in the data transfer from the first device operating with the first clock having a long cycle to the second device operating with the second clock having a short cycle, The parallel transmission data having the predetermined data length set in the transmission unit of the first device is converted into serial data at the timing of the second clock under the control of the second device, and the conversion into the serial data is performed by the first device. The serial data is divided into units of the number of bits of serial data that can be transferred to the second device in an x-times cycle that can be arbitrarily set with respect to the clock, and the serial data divided into units of m bits is divided by the second device into the second
By receiving serially at the timing of the clock and converting it to parallel data of a predetermined data length, the interface performance of the conventional parallel data can be minimized with the same performance or performance degradation, while the interface is serialized. Since the number of lines can be significantly reduced, there is an effect that the electronic device can be downsized.

【0020】またクロック周期の異なる複数種の電子装
置に対して接続しても、シリアルデータの転送周期を任
意に設定可能なので、複数の電子装置に共用して接続可
能な装置間インタフェースを提供できるという効果があ
る。
Further, even when connected to a plurality of types of electronic devices having different clock cycles, the transfer cycle of serial data can be set arbitrarily, so that it is possible to provide a device-to-device interface that can be commonly connected to a plurality of electronic devices. There is an effect.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.

【図2】本発明の第1の実施例を説明するためのタイム
チャートである。
FIG. 2 is a time chart for explaining the first embodiment of the present invention.

【図3】本発明の第2の実施例を説明するためのタイム
チャートである。
FIG. 3 is a time chart for explaining the second embodiment of the present invention.

【図4】第1の従来例の装置間インタフェース方式のブ
ロック図である。
FIG. 4 is a block diagram of a first conventional inter-device interface method.

【図5】第1の従来例の動作説明のためのタイムチャー
トである。
FIG. 5 is a time chart for explaining the operation of the first conventional example.

【図6】第2の従来例の装置間インタフェース方式のブ
ロック図である。
FIG. 6 is a block diagram of an inter-device interface system of a second conventional example.

【図7】第2の従来例の動作説明のためのタイムチャー
トである。
FIG. 7 is a time chart for explaining the operation of the second conventional example.

【符号の説明】[Explanation of symbols]

101 クロック生成部 102 第1のクロック(CLK1) 103 第2のクロック(CLK2) 104 タイミング識別信号(DEF) 105 第1の装置 106 第2の装置 107 データ処理部(DAT) 101 Clock generation unit 102 First clock (CLK1) 103 Second clock (CLK2) 104 Timing identification signal (DEF) 105 First device 106 second device 107 Data processing unit (DAT)

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 第1のクロックのタイミングで動作する
第1の装置と、前記第1のクロックの1/n倍の周期で
ある第2のクロックのタミングで動作する第2の装置と
のデータ転送のインタフェースにおいて、前記第1の装
置は前記第2の装置に対して送信する所定ビット長のパ
ラレルデータをm(m≦xn)ビット単位毎にシリアル
データに変換する第1の切り替え手段と、この第1の切
り替え手段により変換されたシリアルデータを前記第2
の装置に対して送信するmビット単位毎のシリアルデー
タインタフェース線と、前記所定ビット長のパラレルデ
ータを前記第1のクロックに対して任意に設定可能なx
倍周期間だけ保持しデータ更新を抑止するデータ保持手
段と、このデータ保持手段によりx倍周期間保持される
前記所定ビット長のパラレルデータの更新タイミングを
前記第2の装置に通知するデータ更新通知手段とを有
し、前記第2の装置は前記データ更新通知により前記第
1の装置でのデータ更新タイミングを認識し前記シリア
ルデータインタフェースにより送信されたシリアルデー
タを前記第2のクロックのタイミングでシリアルに受信
しmビット単位毎のパラレルデータに変換する第2の切
り替え手段と、前記第1の切り替え手段に対するデータ
切り替え指示及び前記第2の切り替え手段に対するデー
タ切り替え指示を前記第2のクロックのタイミングで実
行するデータ変換制御手段と、このデータ変換制御手段
による前記第1の切り替え手段に対するデータ切り替え
指示を前記第1の装置に送信するデータ切り替え指示手
段とを有することを特徴とする装置間インタフェース方
式。
1. Data of a first device that operates at a timing of a first clock and a second device that operates at a timing of a second clock that is a cycle of 1 / n times the first clock. In the transfer interface, the first device converts the parallel data having a predetermined bit length to be transmitted to the second device into serial data in units of m (m ≦ xn) bits, and a first switching means. The serial data converted by the first switching means is converted into the second data.
Serial data interface line for each m-bit unit to be transmitted to the device, and parallel data of the predetermined bit length can be arbitrarily set with respect to the first clock x
Data holding means for holding only for a double period and suppressing data update, and data update notification for notifying the second device of update timing of parallel data of the predetermined bit length held by the data holding means for x times period The second device recognizes the data update timing in the first device by the data update notification, and serializes the serial data transmitted by the serial data interface at the timing of the second clock. Second switching means for receiving and converting to m-bit-unit parallel data, and a data switching instruction for the first switching means and a data switching instruction for the second switching means at the timing of the second clock. Data conversion control means to be executed, and the first switching by the data conversion control means. Inter device interface system and having a data switching instruction means for transmitting data switching instruction to the first device for changing means.
【請求項2】 前記第1のクロックのx周期内で、前記
所定ビット長のパラレルデータをmビット単位のシリア
ルデータに分割し、前記第2のクロックのタイミングで
前記第1の装置から前記第2の装置へ送信することを特
徴とする請求項1記載の装置間インタフェース方式。
2. Within the x period of the first clock, the parallel data of the predetermined bit length is divided into serial data of m-bit unit, and the first device outputs the first data from the first device at the timing of the second clock. 2. The inter-device interface method according to claim 1, wherein the inter-device interface is transmitted to the second device.
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JP2005510817A (en) * 2001-11-21 2005-04-21 インターディジタル テクノロジー コーポレイション Hybrid parallel / serial bus interface
JP2005510800A (en) * 2001-11-21 2005-04-21 インターディジタル テクノロジー コーポレイション User equipment (UE) with hybrid parallel / serial bus interface
US7475273B2 (en) 2001-11-21 2009-01-06 Interdigital Technology Corporation Hybrid parallel/serial bus interface

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