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JPH05250316A - Inter-device interface system - Google Patents

Inter-device interface system

Info

Publication number
JPH05250316A
JPH05250316A JP4048376A JP4837692A JPH05250316A JP H05250316 A JPH05250316 A JP H05250316A JP 4048376 A JP4048376 A JP 4048376A JP 4837692 A JP4837692 A JP 4837692A JP H05250316 A JPH05250316 A JP H05250316A
Authority
JP
Japan
Prior art keywords
data
clock
timing
interface
serial data
Prior art date
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Withdrawn
Application number
JP4048376A
Other languages
Japanese (ja)
Inventor
Atsushi Takahashi
淳 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Engineering Ltd filed Critical NEC Engineering Ltd
Priority to JP4048376A priority Critical patent/JPH05250316A/en
Publication of JPH05250316A publication Critical patent/JPH05250316A/en
Withdrawn legal-status Critical Current

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Abstract

PURPOSE:To miniaturize an electronic device by remarkably decreasing the number of interface signals while maintaining the interface performance of a conventional parallel data system. CONSTITUTION:The 8-bit parallel data of a UNITA 105 which operates with a clock(CLKA) 102 having a period four times as long as the period of the clock(CLKB) 103 of a UNITB 106 are set in a parallel register(PARAA) 107. Switching circuits (SELU) 108 and (SELL) 109 convert at every four bits of the PARAA 107 into serial data at the timing of the CLKB. The respective serial data are transferred to the UNITB 106 by serial data lines (SIRIU) 114 and (SIRIL) 115 and converted into 8-bit parallel data by shift registers (SFTRU) 110 and (SFTRL) 111 and a parallel register(PARAB) 112.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は装置間インタフェース方
式に関し、特にそれらの電子装置が異なる周期のクロッ
クをもとにして動作しており、周期の長いクロックで動
作する装置から周期の短いクロックで動作する装置に対
してデータを転送する場合の装置間インタフェース方式
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device-to-device interface system, and in particular, those electronic devices are operating based on clocks having different cycles, and a device operating from a clock having a long cycle can be used with a clock having a short cycle. The present invention relates to an inter-device interface method for transferring data to an operating device.

【0002】[0002]

【従来の技術】電子装置、特にコンピュータ装置はより
高速な処理能力を求められており、特に高速動作が求め
られるコンピュータの中央処理装置の高速化の一手段と
して、動作クロックに周期の短い、即ち、高周波数のク
ロック用いる方法がある。一方、メモリチップのアクセ
ス性能やI/Oデバイスのアクセス性能は、コンピュー
タの中央処理装置ほどの改善はされていない。従ってメ
モリ制御装置やI/O制御装置はこのギャップに対応す
るため周期の長い、即ち、低周波数のクロックで動作す
るのが一般的である。
2. Description of the Related Art Electronic devices, particularly computer devices, are required to have higher speed processing capability, and as a means for increasing the speed of a central processing unit of a computer which is particularly required to operate at high speed, the operation clock has a short cycle, that is, There is a method of using a high frequency clock. On the other hand, the access performance of the memory chip and the access performance of the I / O device have not been improved as much as the central processing unit of the computer. Therefore, the memory control device and the I / O control device generally operate with a clock having a long cycle, that is, a low frequency in order to cope with this gap.

【0003】この様なケースでは、中央処理装置とメモ
リ制御装置、または中央処理装置とI/O制御装置との
インタフェースの様な、高周波数のクロックで動作する
装置と低周波数のクロックで動作する装置との間のイン
タフェースを制御する必要がある。従来のこのような装
置間インタフェースの制御方式について図3を参照して
説明する。
In such a case, a device that operates with a high frequency clock and a device that operates with a low frequency clock, such as an interface between the central processing unit and the memory control unit or the central processing unit and the I / O control unit, operate. It is necessary to control the interface with the device. A conventional control method of such an inter-device interface will be described with reference to FIG.

【0004】図3は周期の長いクロックで動作する装置
(UNITA)205と周期の短いクロックで動作する
装置(UNITB)206との間の装置間インタフェー
スを示すブロック図である。このインタフェースは長周
期のクロックのタイミングを短周期のクロックで動作し
ているUNITB206に認識させることによってタイ
ミングを制御する。具体的には次の通りである。
FIG. 3 is a block diagram showing an inter-device interface between a device (UNITA) 205 operating with a long cycle clock and a device (UNITB) 206 operating with a short cycle clock. This interface controls the timing by having the UNITB 206 operating with the short cycle clock recognize the timing of the long cycle clock. Specifically, it is as follows.

【0005】図中201はクロック生成部(CLPK
G)であり、周期の長いクロック(CLKA)202を
UNITA205に分配し、周期の短いクロック(CL
KB)203をUNITB206に分配している。また
UNITB206に対して周期の長いCLKA202の
タイミングを通知するタイミング識別信号(DEF)2
04を送出する。
In the figure, 201 is a clock generator (CLPK).
G), a clock with a long cycle (CLKA) 202 is distributed to UNITA 205, and a clock with a short cycle (CLA)
KB) 203 is distributed to UNITB 206. Further, a timing identification signal (DEF) 2 for notifying the UNITB 206 of the timing of CLKA 202 having a long cycle
04 is sent out.

【0006】図4は図3の装置間インタフェースの動作
のタイムチャートである。
FIG. 4 is a time chart of the operation of the inter-device interface of FIG.

【0007】まず、UNITB206からUNITA2
05へのデータ転送を説明する。UNITB206のデ
ータ送信レジスタ(SDRB)210へのデータセット
はDEF=“1”であるタイミングaでおこなわれる。
よってSDRBの値“β”は次のDEFのタイミングb
まで、すなわち、周期の長いCLKAの周期の間、SD
RBに格納されている。UNITAはSDRBの出力を
タイミングcで取り込むことができる。
First, UNITB 206 to UNITA 2
The data transfer to 05 will be described. Data set in the data transmission register (SDRB) 210 of the UNITB 206 is performed at the timing a when DEF = “1”.
Therefore, the value "β" of SDRB is the timing b of the next DEF.
Up to, ie, during the long cycle of CLKA, SD
It is stored in the RB. UNITA can capture the output of SDRB at timing c.

【0008】次に、UNITA205からUNITB2
06へのデータ転送を説明する。この場合はCLKAの
タイミングでデータ送信レジスタ(SDRA)207に
格納されたデータをUNITB206はタイミング識別
信号DEF=“1”のときにデータ受信レジスタ(RD
RB)209に取り込む。
Next, UNITA 205 to UNITB 2
The data transfer to 06 will be described. In this case, the UNITB 206 receives the data stored in the data transmission register (SDRA) 207 at the timing of CLKA when the timing identification signal DEF = “1”.
RB) 209.

【0009】次にインタフェース信号数の削減方法につ
いて説明する。
Next, a method of reducing the number of interface signals will be described.

【0010】コンピュータ装置の小型化、高密度化に対
する要求はますます高まっており、これはLSI等の採
用によってかなり改善されてきている。更に論理改善に
よる小型化の一手段として、インタフェースの信号数を
削減するための、シリアルインタフェース方式が一般的
な技術として揚げられる。このシリアルインタフェース
方式を図5,図6を参照して説明する。
The demand for miniaturization and high density of computer devices is increasing more and more, and this has been considerably improved by the adoption of LSI and the like. Further, as a means of miniaturization by improving the logic, a serial interface method for reducing the number of interface signals is put up as a general technique. This serial interface method will be described with reference to FIGS.

【0011】図5で装置(UNITA)605は周期の
長いクロック(CLKA)602で動作する装置、装置
(UNITB)606は周期の短いクロック(CLK
B)603で動作する装置である。またUNITB60
6はCLKAのタイミングを認識するためにタイミング
認識信号(DEF)204を受けて装置間のインタフェ
ース動作を制御する。UNITA605におけるパラレ
ルデータからシリアルデータへの変換はシフトレジスタ
(SFTRA)608で行われ、UNITB606にお
ける受信データのシリアルからパラレルへの変換はシフ
トレジスタ(SFTRB)609で行われる。装置間イ
ンタフェース線SIRI611は1ビットのシリアルイ
ンタフェースである。
In FIG. 5, a device (UNITA) 605 is a device operating with a long cycle clock (CLKA) 602, and a device (UNITB) 606 is a short cycle clock (CLKA).
B) A device that operates in 603. See also UNITB60
6 receives a timing recognition signal (DEF) 204 to recognize the timing of CLKA and controls the interface operation between the devices. Conversion from parallel data to serial data in UNITA 605 is performed by a shift register (SFTRA) 608, and conversion of received data in UNITB 606 from serial to parallel is performed by a shift register (SFTRB) 609. The inter-device interface line SIRI 611 is a 1-bit serial interface.

【0012】図5のシリアルインタフェースの転送タイ
ミングは図6に示す通りである。UNITA605のパ
ラレルデータレジスタ(PARAA)607に格納され
たデータは、CLKAのタイミングで1ビットずつシリ
アルにUNITB606へ送信される。UNITB60
6ではDEFのタイミングで1ビットずつシリアルに受
信し、全ビット受信して始めて、これをパラレルデータ
としてパラレルデータレジスタ(PARAB)610に
セットする。
The transfer timing of the serial interface of FIG. 5 is as shown in FIG. The data stored in the parallel data register (PARA) 607 of the UNITA 605 is serially transmitted to the UNITB 606 bit by bit at the timing of CLKA. UNITB60
In 6, data is received serially bit by bit at the timing of DEF, and after receiving all bits, it is set as parallel data in the parallel data register (PARAB) 610.

【0013】[0013]

【発明が解決しようとする課題】以上説明した従来の装
置間のインタフェース方式のうちパラレルインタフェー
ス方式では、小型化、高密度化の支障になるという欠点
がある。
Among the conventional interface systems between devices described above, the parallel interface system has a drawback that it hinders miniaturization and high density.

【0014】またシリアルインタフェース方式では、パ
ラレルインタフェース方式に比べて信号数を大幅に削減
することが可能であるが、送信するビット数倍のデータ
転送時間が必要となり、インタフェースの性能が非常に
落ちるという欠点がある。つまり、シリアルインタフェ
ースは高い性能を必要としないインタフェースに対して
だけしか用いることが出来ないという欠点がある。
In addition, the serial interface method can significantly reduce the number of signals as compared with the parallel interface method, but it requires a data transfer time that is twice as many as the number of bits to be transmitted, and the interface performance is extremely degraded. There are drawbacks. That is, the serial interface can be used only for an interface that does not require high performance.

【0015】[0015]

【課題を解決するための手段】本発明の装置間インタフ
ェース方式は、第1のクロックのタイミングで動作する
第1の装置と、前記第1のクロックの1/n倍の周期で
ある第2のクロックのタイミングで動作する第2の装置
との間の装置間インタフェース方式において、前記第1
の装置から前記第2の装置に対して送信される所定ビッ
ト長のパラレルデータをm≦nであるmビット単位毎に
シリアルデータに変換する前記第1の装置内の第1の切
り替え手段と、この第1の切り替え手段により変換され
たシリアルデータを前記第2の装置に対して送信するm
ビット単位毎のシリアルデータインタフェース線と、こ
れらシリアルデータインタフェース線により送信された
シリアルデータを前記第2のクロックのタイミングで受
信して前記所定ビット長のパラレルデータに変換する前
記第2の装置内の第2の切り替え手段と、前記第1の切
り替え手段に対するデータ切り替え指示及び前記第2の
切り替え手段に対するデータ切り替え指示を前記第2の
クロックのタイミングで実行する前記第2の装置内のデ
ータ変換制御手段と、このデータ変換制御手段による前
記第1の切り替え手段に対するデータ切り替え指示を前
記第1の装置に送信するデータ切り替え指示線とを備
え、前記第1のクロックの1周期内で、前記所定ビット
長のパラレルデータをmビット単位のシリアルデータに
分割し、前記第2のクロックのタイミングで前記第1の
装置から前記第2の装置へ送信する。
According to the inter-device interface system of the present invention, there is provided a first device which operates at a timing of a first clock and a second device which has a cycle of 1 / n times the first clock. In the inter-device interface method with the second device operating at the clock timing, the first
First switching means in the first device for converting parallel data of a predetermined bit length transmitted from the device of the above to the second device into serial data in units of m bits where m ≦ n, The serial data converted by the first switching means is transmitted to the second device m
A serial data interface line for each bit unit, and serial data transmitted by these serial data interface lines are received at the timing of the second clock and converted into parallel data of the predetermined bit length in the second device. Data conversion control means in the second device, which executes a second switching means, a data switching instruction to the first switching means and a data switching instruction to the second switching means at the timing of the second clock. And a data switching instruction line for transmitting a data switching instruction from the data conversion control means to the first switching means to the first device, and the predetermined bit length within one cycle of the first clock. The parallel data of the above is divided into m-bit unit serial data, Transmitting the lock of the timing from the first device to the second device.

【0016】前記第1の切り替え手段は、前記所定ビッ
ト長のパラレルデータを入力する第1のパラレルデータ
レジスタと、この第1のパラレルデータレジスタの各ビ
ットをmビット単位のそれぞれで順次選択する切り替え
回路とを含んで構成されていてもよく、又、前記第2の
切り替え手段は、前記シリアルデータインタフェース線
からのシリアルデータをそれぞれ入力するそれぞれmビ
ット長のシフトレジスタと、これらシフトレジスタの各
ビットを受ける前記所定ビット長の第2のパラレルデー
タレジスタとを含んで構成されていてもよい。
The first switching means switches the first parallel data register for inputting the parallel data of the predetermined bit length, and sequentially selects each bit of the first parallel data register in units of m bits. Circuit, and the second switching means includes shift registers each having an m-bit length for inputting serial data from the serial data interface line, and each bit of these shift registers. It may be configured to include a second parallel data register having the predetermined bit length.

【0017】[0017]

【実施例】次に本発明について図面を参照して説明す
る。
The present invention will be described below with reference to the drawings.

【0018】図1は本発明の一実施例を示すブロック図
である。
FIG. 1 is a block diagram showing an embodiment of the present invention.

【0019】図1において、105は周期の長い第1の
クロック(CLKA)102で動作する第1の装置(U
NITA)である。また、106は第1のクロック(C
LKA)102の1/n倍の周期である第2のクロック
(CLKB)103で動作する第2の装置(UNIT
B)である。UNITB106はUNITA105のC
LKA102のタイミングを認識するためのタイミング
識別信号(DEF)104を受信して互いの装置間イン
タフェースを制御する。
In FIG. 1, reference numeral 105 denotes a first device (U which operates with a first clock (CLKA) 102 having a long cycle.
NITA). Further, 106 is the first clock (C
The second device (UNIT) that operates with the second clock (CLKB) 103 having a cycle of 1 / n times that of the LKA) 102.
B). UNITB 106 is C of UNITA 105
The timing identification signal (DEF) 104 for recognizing the timing of the LKA 102 is received to control the inter-device interface with each other.

【0020】107はUNITA105からの送信デー
タが設定されるパラレルデータレジスタ(PARAA)
である。PARAA107に格納されたデータは2つの
切り替え回路(SELU)108/(SELL)109
にてシリアルデータに変換されてUNITB106へ送
信される。UNITB106はこれを2つのシフトレジ
スタ(SFTRU)110/(SFTRL)111で順
次受信しパラレルデータに戻してパラレルデータレジス
タ(PARAB)112に格納する。以上1回のデータ
転送動作の流れを示した。
Reference numeral 107 denotes a parallel data register (PARAA) in which transmission data from UNITA 105 is set.
Is. The data stored in the PARAA 107 is stored in two switching circuits (SELU) 108 / (SELL) 109.
Is converted into serial data and transmitted to the UNITB 106. The UNITB 106 sequentially receives this by the two shift registers (SFTRU) 110 / (SFTRL) 111, restores it to parallel data, and stores it in the parallel data register (PARAB) 112. The flow of one data transfer operation has been described above.

【0021】以下、図2のタイムチャートを参照して詳
細動作を説明する。説明を簡単にするために図1,図2
では第2のクロック(CLKB)103は第1のクロッ
ク(CLKA)102の1/4倍の周期のクロックとし
た。また装置間転送データを8ビット長のデータとし
た。従ってPARAA107、PARAB112はそれ
ぞれ8ビット長のレジスタである。
The detailed operation will be described below with reference to the time chart of FIG. 1 and 2 to simplify the explanation
Then, the second clock (CLKB) 103 is a clock having a cycle ¼ that of the first clock (CLKA) 102. Further, the inter-device transfer data is 8-bit length data. Therefore, PARA 107 and PARAB 112 are 8-bit registers.

【0022】PARAA107の出力をシリアルデータ
に変換する切り替え回路は、CLKBがCLKAの1/
4倍の周期であることを考慮して、PARAA107の
上位4ビットを変換するSELU108と下位4ビット
を変換するSELL109とのそれぞれ4ビット単位の
切り替え回路から構成されている。これらの切り替え回
路は切り替え信号(CNTL(0),(1))116の
値が図2のタイムチャートに示す通り、“00”→“0
1”→“10”→“11”と切り替わることにより、S
ELU108はPARAAのビット出力を(3)→
(2)→(1)→(0)と、SELL109は同様に
(7)→(6)→(5)→(4)と順次選択してシリア
ルデータ(SIRIU)114,(SIRIL)115
に変換する。CNTL(0),(1)はUNITBのデ
ータ変換制御部(CNT)113で生成される。よって
SELU108,SELL109での変換はCLKBの
タイミングで行われる。
In the switching circuit for converting the output of PARAA 107 into serial data, CLKB is 1 / of CLKA.
In consideration of the quadruple period, the SELU 108 for converting the upper 4 bits of the PARAA 107 and the SELL 109 for converting the lower 4 bits are each composed of a switching circuit in units of 4 bits. In these switching circuits, the value of the switching signal (CNTL (0), (1)) 116 is "00" → "0" as shown in the time chart of FIG.
By switching from 1 ”→“ 10 ”→“ 11 ”, S
The ELU 108 outputs the PARAA bit output (3) →
Similarly, (2) → (1) → (0), the SELL 109 similarly sequentially selects (7) → (6) → (5) → (4) and serial data (SIRIU) 114, (SIRIL) 115.
Convert to. The CNTL (0) and (1) are generated by the data conversion control unit (CNT) 113 of UNITB. Therefore, the conversion in SELU 108 and SELL 109 is performed at the timing of CLKB.

【0023】即ち、PARAA107に格納されている
送出データは、1/4倍周期のCLKBのタイミング
で、CLKAの1周期内に4ビット単位でSIRIU1
14,SIRIL115に変換され、UNITBへ送出
される。
That is, the transmission data stored in the PARAA 107 is SRIU1 in units of 4 bits within one cycle of CLKA at the timing of CLKB which is a quarter cycle.
14, converted to SIRIL115, and sent to UNITB.

【0024】UNITBでは、SIRIU114,SI
RIL115がCLKBのタイミングで切り替わるごと
に、SIRIU114をSFTRU110のビット
(3)で、SIRI115をSFTRL111のビット
(7)で受信する。そして各シフトレジスタのデータ
が、SFTRU110では(3)→(2)→(1)→
(0)と、SFTRL(111)では(7)→(6)→
(5)→(4)と順次シフトすることにより、シリアル
データが各シフトレジスタに取り込まれる。シリアルデ
ータの全ビットがSFTRU110とSFTRL111
に取り込まれて始めて、この値がパラレルデータセット
信号(SET)117のタイミングでPARAB112
にセットされる。
In UNITB, SIRIU114, SI
Each time the RIL 115 switches at the timing of CLKB, the SIRIU 114 is received by the bit (3) of the SFTRU 110 and the SIRI 115 is received by the bit (7) of the SFTRL 111. Then, the data of each shift register is (3) → (2) → (1) → in the SFTRU110.
(0) and in SFTRL (111), (7) → (6) →
By serially shifting from (5) to (4), serial data is captured in each shift register. All bits of serial data are SFTRU110 and SFTRL111
This value is captured by the PARAB 112 at the timing of the parallel data set signal (SET) 117.
Is set to.

【0025】データ変換制御部CNT113はタイミン
グ識別信号(DEF)104から、CNTL(0),
(1)信号116の切り替え、及びSET信号117の
生成を制御する。
The data conversion control unit CNT113 receives the timing identification signal (DEF) 104 from the CNTL (0),
(1) The switching of the signal 116 and the generation of the SET signal 117 are controlled.

【0026】以上説明した図1の装置間インタフェース
方式では、UNITA105からUNITB106への
8ビットのデータ転送を第1のクロック(CLKA)の
1周期で行うことができ、しかもこれをシリアルデータ
線2ビット(SIRIU,SIRIL)と切り替え制御
線2ビット(CNTL(0),(1))の計4本のハー
ドウエア・インタフェース線で実現できる。
In the inter-device interface system of FIG. 1 described above, 8-bit data transfer from UNITA 105 to UNITB 106 can be performed in one cycle of the first clock (CLKA), and this is done by serial data line 2 bits. (SIRIU, SIRIL) and switching control line 2 bits (CNTL (0), (1)), which is a total of four hardware interface lines.

【0027】図3に示す従来のパラレル・インタフェー
スの方式の場合は、同性能ではあるが8本のハードウエ
ア線が必要であった。また図5に示すシリアル・インタ
フェース方式の場合はハードウエア線は1本でよいが、
8倍の転送時間が必要であった。本発明の方式では、従
来のパラレルインタフェース方式の場合と同性能を維持
しつつハードウエア・インタフェース線を削減すること
が可能である。
In the case of the conventional parallel interface system shown in FIG. 3, eight hardware lines are required although the performance is the same. In the case of the serial interface method shown in FIG. 5, only one hardware line is required,
Eight times the transfer time was required. The system of the present invention can reduce the number of hardware interface lines while maintaining the same performance as that of the conventional parallel interface system.

【0028】[0028]

【発明の効果】以上述べた通り本発明は、クロックの周
期がn対1である第1のクロックと第2のクロックのそ
れぞれで動作する第1の装置と第2の装置の間のインタ
フェースに関するものであり、特に周期の長い第1のク
ロックで動作する第1の装置から周期の短い第2のクロ
ックで動作する第2の装置へのデータ転送において、第
1の装置の送信部に設定された所定データ長のパラレル
な送信データを第2の装置からの制御により第2のクロ
ックのタイミングでシリアルデータに変換することと、
このシリアルデータへの変換を第1のクロックの1周期
内で第2の装置へ転送可能なシリアルデータのビット数
単位、即ちm≦nであるmビット単位に分割して行うこ
とと、このmビット単位に分割したシリアルデータを第
2の装置が第2のクロックのタイミングでシリアルに受
信して所定データ長のパラレルデータに変換することに
より、従来のパラレルデータ方式のインタフェース性能
を維持しつつ、インタフェースのシリアル化によりイン
タフェース信号数を大幅に削減することができるという
効果があり、結果として電子装置の小型化を可能とする
という効果がある。
As described above, the present invention relates to an interface between a first device and a second device that operate on each of a first clock and a second clock whose clock period is n: 1. In the data transfer from the first device operating with the first clock with a long cycle to the second device operating with a second clock with a short cycle, it is set in the transmission unit of the first device. Converting parallel transmission data having a predetermined data length into serial data at the timing of the second clock under the control of the second device;
This conversion into serial data is performed by dividing it into units of the number of bits of serial data that can be transferred to the second device within one cycle of the first clock, that is, m units of m ≦ n. The second device serially receives the serial data divided into bit units at the timing of the second clock and converts the serial data into parallel data having a predetermined data length, thereby maintaining the interface performance of the conventional parallel data method. By serializing the interface, there is an effect that the number of interface signals can be significantly reduced, and as a result, there is an effect that the electronic device can be downsized.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図2】図1に示す実施例の動作のタイミングチャート
である。
FIG. 2 is a timing chart of the operation of the embodiment shown in FIG.

【図3】従来の装置間インタフェース方式の一例を示す
ブロック図である。
FIG. 3 is a block diagram showing an example of a conventional inter-device interface method.

【図4】図3に示す従来例の動作のタイミングチャート
である。
FIG. 4 is a timing chart of the operation of the conventional example shown in FIG.

【図5】従来の装置間インタフェース方式の他の例を示
すブロック図である。
FIG. 5 is a block diagram showing another example of a conventional inter-device interface method.

【図6】図5に示す従来例の動作のタイミングチャート
である。
FIG. 6 is a timing chart of the operation of the conventional example shown in FIG.

【符号の説明】[Explanation of symbols]

101 クロック生成部(CLKPKG) 102 第1のクロック(CLKA) 103 第2のクロック(CLKB) 104 第1のクロックのタイミングを通知するタイ
ミング識別信号(DEF) 105 第1の装置(UNITA) 106 第2の装置(UNITB) 107 パラレルデータレジスタ(PARAA) 108 切り替え回路(SELU) 109 切り替え回路(SELL) 110 シフトレジスタ(SFTRU) 111 シフトレジスタ(SFTRL) 112 パラレルデータレジスタ(PARAB) 113 データ変換制御部(CNT) 114 シリアルデータ線(SIRIU) 115 シリアルデータ線(SIRIL) 116 切替え回路制御信号(CNTL(0−1)) 117 パラレルデータセット信号(SET)
101 Clock Generation Unit (CLKPKG) 102 First Clock (CLKA) 103 Second Clock (CLKB) 104 Timing Identification Signal (DEF) 105 Notifying Timing of First Clock 105 First Device (UNITA) 106 Second Device (UNITB) 107 parallel data register (PARA) 108 switching circuit (SELU) 109 switching circuit (SELL) 110 shift register (SFTRU) 111 shift register (SFTRL) 112 parallel data register (PARAB) 113 data conversion control unit (CNT) ) 114 serial data line (SIRIU) 115 serial data line (SIRIL) 116 switching circuit control signal (CNTL (0-1)) 117 parallel data set signal (SET)

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 第1のクロックのタイミングで動作する
第1の装置と、前記第1のクロックの1/n倍の周期で
ある第2のクロックのタイミングで動作する第2の装置
との間の装置間インタフェース方式において、前記第1
の装置から前記第2の装置に対して送信される所定ビッ
ト長のパラレルデータをm≦nであるmビット単位毎に
シリアルデータに変換する前記第1の装置内の第1の切
り替え手段と、この第1の切り替え手段により変換され
たシリアルデータを前記第2の装置に対して送信するm
ビット単位毎のシリアルデータインタフェース線と、こ
れらシリアルデータインタフェース線により送信された
シリアルデータを前記第2のクロックのタイミングで受
信して前記所定ビット長のパラレルデータに変換する前
記第2の装置内の第2の切り替え手段と、前記第1の切
り替え手段に対するデータ切り替え指示及び前記第2の
切り替え手段に対するデータ切り替え指示を前記第2の
クロックのタイミングで実行する前記第2の装置内のデ
ータ変換制御手段と、このデータ変換制御手段による前
記第1の切り替え手段に対するデータ切り替え指示を前
記第1の装置に送信するデータ切り替え指示線とを備
え、前記第1のクロックの1周期内で、前記所定ビット
長のパラレルデータをmビット単位のシリアルデータに
分割し、前記第2のクロックのタイミングで前記第1の
装置から前記第2の装置へ送信することを特徴とする装
置間インタフェース方式。
1. A first device that operates at the timing of a first clock and a second device that operates at the timing of a second clock that is a cycle of 1 / n times the first clock. In the inter-device interface method of
First switching means in the first device for converting parallel data of a predetermined bit length transmitted from the device of the above to the second device into serial data in units of m bits where m ≦ n, The serial data converted by the first switching means is transmitted to the second device m
A serial data interface line for each bit unit, and serial data transmitted by these serial data interface lines are received at the timing of the second clock and converted into parallel data of the predetermined bit length in the second device. Data conversion control means in the second device for executing a second switching means, a data switching instruction to the first switching means and a data switching instruction to the second switching means at the timing of the second clock. And a data switching instruction line for transmitting a data switching instruction from the data conversion control means to the first switching means to the first device, and the predetermined bit length within one cycle of the first clock. The parallel data of the above is divided into m-bit unit serial data, Inter device interface system, characterized by transmitting from the first device in the lock of the timing to the second device.
【請求項2】 前記第1の切り替え手段は、前記所定ビ
ット長のパラレルデータを入力する第1のパラレルデー
タレジスタと、この第1のパラレルデータレジスタの各
ビットをmビット単位のそれぞれで順次選択する切り替
え回路とを含むことを特徴とする請求項1記載の装置間
インタフェース装置。
2. The first switching means sequentially selects a first parallel data register for inputting parallel data of the predetermined bit length and each bit of the first parallel data register in units of m bits. 2. The inter-device interface device according to claim 1, further comprising a switching circuit that operates.
【請求項3】 前記第2の切り替え手段は、前記シリア
ルデータインタフェース線からのシリアルデータをそれ
ぞれ入力するそれぞれmビット長のシフトレジスタと、
これらシフトレジスタの各ビットを受ける前記所定ビッ
ト長の第2のパラレルデータレジスタとを含むことを特
徴とする請求項1又は2記載の装置間インタフェース装
置。
3. The second switching means includes shift registers each having an m-bit length for inputting serial data from the serial data interface line, respectively.
3. The inter-device interface device according to claim 1, further comprising a second parallel data register having the predetermined bit length for receiving each bit of these shift registers.
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