JPH0562065U - ハイブリットｉｃの実装構造 - Google Patents

Abstract

(57)【要約】 【目的】 リードフレームを用いることなくハイブリッ
トＩＣをマザーボード上に容易に実装することができる
ハイブリットＩＣの実装構造を提供する。 【構成】 ハイブリットＩＣ１の裏面に搭載されたチッ
プ部品３をマザーボード２の上面に接続することでハイ
ブリットＩＣ１をマザーボード２上に支持する。しかも
このチップ部品３は、ハイブリットＩＣ１の裏面に設け
られた配線パターン１２と導通状態となる第１電極３１
と、マザーボード２の上面に設けられた配線パターン１
２と導通状態となる第２電極３２とを有するもので、さ
らに第１電極３１と第２電極３２との間には部材３３が
介在するものである。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ハイブリットＩＣがマザーボード上に支持されたハイブリットＩＣ の実装構造に関する。

【０００２】

【従来の技術】

ハイブリットＩＣは、複数のチップ部品や半導体素子のベアチップ等をプリン ト配線板の表裏面に搭載し、種々の電気的特性を持たせた集積回路である。 このハイブリットＩＣをマザーボードに実装した実装構造に、リードフレーム を用いたものがある。 すなわち、ハイブリットＩＣを構成するプリント配線板をリードフレームに搭 載し、リードフレームとプリント配線板の配線パターンとを半田付けで接続する 。これにより、プリント配線板の外周からリードフレームが導出された状態とな る。 このリードフレームをマザーボードに半田付け又は、上面に設けられたソケッ ト等に挿入することで、ハイブリットＩＣをマザーボード上に実装している。

【０００３】

【考案が解決しようとする課題】

しかしながら、このようにリードフレームを用いてハイブリットＩＣをマザー ボード上に実装する実装構造には、次のような問題がある。 すなわち、ハイブリットＩＣをリードフレームに接続し、半田付け等により配 線するという作業が必要となり、工程数が増加してしまう。 さらに、リードフレームにはリード寄りや浮きなどが発生しており、自動実装 機を用いて多数本のリードフレームをマザーボード上に実装するには困難である 。 また、リードフレームのアウターリードのピッチは規格が決まっているため、 マザーボード上に形成する配線パターンのレイアウトにおいて、設計上の制約を 受けやすい。 よって、本考案はリードフレームを用いることなくハイブリットＩＣをマザー ボード上に容易に実装することができるハイブリットＩＣの実装構造を提供する ものである。

【０００４】

【課題を解決するための手段】

本考案は、上記の課題を解決するためになされたハイブリットＩＣの実装構造 である。 すなわち、プリント配線板の表裏面に複数のチップ部品が搭載されたハイブリ ットＩＣをマザーボード上に接続して成るハイブリットＩＣの実装構造において 、ハイブリットＩＣの裏面に搭載されたチップ部品をマザーボードの上面に接続 することで、ハイブリットＩＣをマザーボード上に支持し、しかもこのチップ部 品は、ハイブリットＩＣの裏面に設けられた配線パターンと導通状態となる第１ 電極と、マザーボードの上面に設けられた配線パターンと導通状態となる第２電 極とを有するものである。 さらに、このチップ部品の第１電極と第２電極との間には部材が介在している ものである。

【０００５】

【作用】

プリント配線板の裏面に搭載されたチップ部品をマザーボードの上面に接続す ることにより、ハイブリットＩＣはマザーボード上に支持される。 しかも、この状態でハイブリットＩＣの裏面に設けられた配線パターンとチッ プ部品の第１電極とが接続し、マザーボード上面に設けられた配線パターンとチ ップ部品の第２電極とが接続する結果、ハイブリットＩＣとマザーボードとの電 気的な接続が得られる。

【０００６】

【実施例】

以下に本考案のハイブリットＩＣの実装構造の実施例を図に基づいて説明する 。 図１は本考案のハイブリットＩＣの実装構造を説明する断面図で、（ａ）は概 略断面図、（ｂ）はＡ部拡大図である。 すなわち、図１（ａ）に示すように、この実装構造はプリント配線板１１の表 裏面に複数のチップ部品３が搭載されて成るハイブリットＩＣ１と、このハイブ リットＩＣ１を実装するためのマザーボード２とから構成されている。 このプリント配線板１１の裏面に搭載されたチップ部品３はマザーボード２の 上面にハンダ付け等を用いて接続されており、このチップ部品３によりハイブリ ットＩＣ１がマザーボード２上に支持された状態となっている。

【０００７】 このチップ部品３について、図１（ｂ）の拡大断面図に基づいて説明する。 チップ部品３は、第１電極３１および第２電極３２とを有し、これら第１電極 ３１と第２電極３２との間に部材３３が介在している。 この部材３３として導電性のものや、反対に絶縁性の高いもの等を用いる。 チップ部品３の第１電極３１は、プリント配線板１１の裏面に設けられた配線 パターン１２ａと例えばリフローによるハンダ付けで接続されている。 また、チップ部品３の第２電極３２は、マザーボード２の上面に設けられた配 線パターン１２ｂと前記同様のハンダ付けにより接続されている。 このようにチップ部品３を接続することにより、ハイブリットＩＣ１とマザー ボード２との電気的な接続を得ることができる。 この際、第１電極３１とマザーボード２上面の配線パターン１２ｃとの接続、 および第２電極３２とプリント配線板１１下面の配線パターン１２ｄとの接続は 、ハイブリットＩＣ１をマザーボード２上に安定して支持するために行うもので あり、電気的な導通を得るものでなくても良い。

【０００８】 次に、チップ部品３について図２および図３の斜視図を用いて説明する。 すなわち、第１電極３１および第２電極３２として銅等の導体材料を用い、こ の第１電極３１と第２電極３２との間に介在する部材３３として、タングステン や窒化タンタル等から成る抵抗体材料を用いる。これにより、チップ部品３は所 定の抵抗値を有する抵抗器となる。 一方、部材３３として、セラミックやマイカ等の誘電体材料を用いれば、チッ プ部品３を所定の誘電率を有するコンデンサとして使用できる。 また、図３（ａ）に示すようなチップ部品３は、部材３３の外周全体を導体材 料にて覆うことにより、第１電極３１と第２電極３２とが導通状態となっている 。これにより、ハイブリットＩＣ１とマザーボード２との接続で、抵抗器やコン デンサを必要としない場合、すなわち、導通状態で接続したい場合に、このチッ プ部品３を使用すればよい。 同様に、図３（ｂ）に示すようなチップ部品３は、薄板状の導体材料の両端を 略コの字型に折り曲げることで、第１電極３１と第２電極３２とが導通状態とな っている。 このチップ部品３は前述のチップ部品３に比べて製造が簡単であり、大きさや 高さを自由に設定することができる。

【０００９】 これらのようなチップ部品３を組み合わせてハイブリットＩＣ１とマザーボー ド２とを接続すれば、マザーボード２にリードフレーム等を挿入するためのソケ ットやコネクタや、リードフレームの挿入穴等を設けることなく、ハイブリット ＩＣ１をマザーボード２上に支持できると同時に、ハイブリットＩＣ１とマザー ボード２との間で所望の電気回路を構成することが可能となる。 また、これらのチップ部品３の形状は略直方体であるため、自動実装機を用い てプリント配線板１１の表裏面に搭載する場合、チップ部品３の吸着やプリント 配線板１１への位置決め等が容易に行えるとともに、確実に接続することができ る。 さらに、プリント配線板１１のどの位置にチップ部品３を搭載しても接続が可 能であるため、配線パターン１２のレイアウトの設計自由度が向上する。

【００１０】

【考案の効果】

以上説明したように、本考案のハイブリットＩＣの実装構造によれば次のよう な効果がある。 すなわち、ハイブリットＩＣをリードフレームに搭載する必要がないため、作 業工程数を大幅に減少させることができる。 また、ハイブリットＩＣをマザーボード上に実装する場合、リードフレーム等 のリードをマザーボードに挿入することなく、表面実装にて接続を行うことが可 能となる。 したがって、本考案を用いれば、製品を薄型化できるとともに、コストダウン を図ることが可能となる。

【図面の簡単な説明】

【図１】本考案のハイブリットＩＣの実装構造を説明す
る断面図で、（ａ）は概略断面図、（ｂ）は（ａ）のＡ
部拡大断面図である。

【図２】本考案で使用するチップ部品を説明する斜視図
である。

【図３】他のチップ部品を説明する斜視図で、（ａ）は
その１、（ｂ）はその２である。

【符号の説明】

１ ハイブリットＩＣ ２ マザーボード ３ チップ部品 １１ プリント配線板 １２ 配線パターン ３１ 第１電極 ３２ 第２電極 ３３ 部材

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 プリント配線板の表裏面に複数のチップ
   部品が搭載されたハイブリットＩＣをマザーボード上に
   接続して成るハイブリットＩＣの実装構造において、 前記ハイブリットＩＣの裏面に搭載された前記チップ部
   品を前記マザーボードの上面に接続することで、前記ハ
   イブリットＩＣが前記マザーボード上に支持されるとと
   もに、 前記チップ部品は、前記ハイブリットＩＣの裏面に設け
   られた配線パターンと導通状態となる第１電極と、前記
   マザーボードの上面に設けられた配線パターンと導通状
   態となる第２電極とを有していることを特徴とするハイ
   ブリットＩＣの実装構造。
2. 【請求項２】 前記チップ部品の前記第１電極と前記第
   ２電極との間には部材が介在していることを特徴とする
   請求項１記載のハイブリットＩＣの実装構造。