JPH0530067A - チヤネル検出装置 - Google Patents
チヤネル検出装置Info
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- JPH0530067A JPH0530067A JP3180085A JP18008591A JPH0530067A JP H0530067 A JPH0530067 A JP H0530067A JP 3180085 A JP3180085 A JP 3180085A JP 18008591 A JP18008591 A JP 18008591A JP H0530067 A JPH0530067 A JP H0530067A
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Abstract
(57)【要約】
【目的】電気通信機器の同期多重変換装置の分解部にお
いて、最悪チャネル復帰時間が増大することなしに低速
処理回路で実現可能なチャネル検出装置を提供すること
を目的とする。 【構成】低速同期部３，４，５，６として、フレームパ
ターン検出回路11とフレム同期検出・保護回路10とこれ
を制御する制御回路12とを設けたもので、それぞれの低
速同期部３，４，５，６で検出されるフレームパターン
検出位置またはフレーム特定位置からチャネル位相判定
回路９でチャネル位相の進みを検出することで即時にチ
ャネル同期確立を実現する。
いて、最悪チャネル復帰時間が増大することなしに低速
処理回路で実現可能なチャネル検出装置を提供すること
を目的とする。 【構成】低速同期部３，４，５，６として、フレームパ
ターン検出回路11とフレム同期検出・保護回路10とこれ
を制御する制御回路12とを設けたもので、それぞれの低
速同期部３，４，５，６で検出されるフレームパターン
検出位置またはフレーム特定位置からチャネル位相判定
回路９でチャネル位相の進みを検出することで即時にチ
ャネル同期確立を実現する。
Description
【０００１】
【産業上の利用分野】本発明は、同期多重変換装置の分
解部に備えられるチャネル検出装置に関する。
解部に備えられるチャネル検出装置に関する。
【０００２】
【従来の技術】近年、CCITT(International Telegraph
and Teleph-one Consultative Committee:国際電信電話
諮問委員会）において、SDH (Synchronous Digital Hie
rarchy) に基づいたSTM(Synchronous Transport Modul
e: 同期多重伝送方式）が世界統一規格として勧告され
た。これに対応した従来の同期多重変換装置では、(1)
高速処理部（シリアル信号処理部）で同期検出およびチ
ャネル検出を行う方法、(2) チャネル数に信号を分解し
た後、チャネル毎に同期検出およびチャネル検出を行う
方法、のいずれかによって分解部を構成している。
and Teleph-one Consultative Committee:国際電信電話
諮問委員会）において、SDH (Synchronous Digital Hie
rarchy) に基づいたSTM(Synchronous Transport Modul
e: 同期多重伝送方式）が世界統一規格として勧告され
た。これに対応した従来の同期多重変換装置では、(1)
高速処理部（シリアル信号処理部）で同期検出およびチ
ャネル検出を行う方法、(2) チャネル数に信号を分解し
た後、チャネル毎に同期検出およびチャネル検出を行う
方法、のいずれかによって分解部を構成している。
【０００３】図４は、従来のＳＴＭ−Ｎ同期多重変換装
置分解部の一構成を示すブロック図であり、前記(1) の
方法によるものである。図４に示すように、従来のＳＴ
Ｍ−Ｎ同期多重変換装置分解部は、ＳＴＭ−Ｎフレーム
同期検出・保護回路50と、Ｎチャネル分解回路51と、制
御回路52とから構成されている。ここで、53はシリアル
のＳＴＭ−Ｎ信号、54はＳＴＭ−Ｎフレーム同期検出・
保護回路50に対する制御信号、55はＮチャネル分解回路
51に対する制御信号、56は制御回路52の初期化信号であ
る。
置分解部の一構成を示すブロック図であり、前記(1) の
方法によるものである。図４に示すように、従来のＳＴ
Ｍ−Ｎ同期多重変換装置分解部は、ＳＴＭ−Ｎフレーム
同期検出・保護回路50と、Ｎチャネル分解回路51と、制
御回路52とから構成されている。ここで、53はシリアル
のＳＴＭ−Ｎ信号、54はＳＴＭ−Ｎフレーム同期検出・
保護回路50に対する制御信号、55はＮチャネル分解回路
51に対する制御信号、56は制御回路52の初期化信号であ
る。
【０００４】この同期多重変換装置分解部では、シリア
ルのＳＴＭ−Ｎ信号53の入力をＳＴＭ−Ｎフレーム同期
検出・保護回路50で同期検出し、これに基づいた初期化
信号56にて制御回路52は初期化される。制御回路52はＮ
チャネル分解回路51を制御信号55で分解のタイミングを
制御し、Ｎチャネル分解回路51にてシリアルのＳＴＭ−
Ｎ信号53を正規のＮチャネル（図４においては４チャネ
ル）のＳＴＭ−１信号101,102,103,104 に分解する。
ルのＳＴＭ−Ｎ信号53の入力をＳＴＭ−Ｎフレーム同期
検出・保護回路50で同期検出し、これに基づいた初期化
信号56にて制御回路52は初期化される。制御回路52はＮ
チャネル分解回路51を制御信号55で分解のタイミングを
制御し、Ｎチャネル分解回路51にてシリアルのＳＴＭ−
Ｎ信号53を正規のＮチャネル（図４においては４チャネ
ル）のＳＴＭ−１信号101,102,103,104 に分解する。
【０００５】ここで、制御回路52はフレーム周期で発生
するＳＴＭ−Ｎフレーム同期検出・保護回路50に対する
制御信号54を出力する。このため、制御回路52にはフレ
ームカウンタが必要であり、その回路規模が大きくな
る。さらに、ＳＴＭ−Ｎフレーム同期検出・保護回路50
で完全なフレームパターンを検出しようとすると、その
回路規模が大きくなる。これらの回路は600MHz以上の高
速処理回路であり、回路規模が拡大すると発熱量が増大
して、信頼性や集積化に問題が生じる。
するＳＴＭ−Ｎフレーム同期検出・保護回路50に対する
制御信号54を出力する。このため、制御回路52にはフレ
ームカウンタが必要であり、その回路規模が大きくな
る。さらに、ＳＴＭ−Ｎフレーム同期検出・保護回路50
で完全なフレームパターンを検出しようとすると、その
回路規模が大きくなる。これらの回路は600MHz以上の高
速処理回路であり、回路規模が拡大すると発熱量が増大
して、信頼性や集積化に問題が生じる。
【０００６】回路規模を小さくするために、ＳＴＭ−Ｎ
フレーム同期検出・保護回路50でフレームパターンの一
部を検出する方法があるが、これでは偽フレームパター
ンがフレーム周期で発生したときに誤同期の原因とな
る。
フレーム同期検出・保護回路50でフレームパターンの一
部を検出する方法があるが、これでは偽フレームパター
ンがフレーム周期で発生したときに誤同期の原因とな
る。
【０００７】以上のように、前記(1) の方法では高速処
理回路の回路規模が大きくなるため、消費電力の増大、
発熱により装置の大形化・信頼性の低下という欠点があ
る。また、回路規模を小さくするためにフレームパター
ンの一部を検出すると、誤同期の原因となる。
理回路の回路規模が大きくなるため、消費電力の増大、
発熱により装置の大形化・信頼性の低下という欠点があ
る。また、回路規模を小さくするためにフレームパター
ンの一部を検出すると、誤同期の原因となる。
【０００８】図５は、従来の同期多重変換装置分解部の
一構成を示すブロック図であり、前記(2) の方法による
ものである。図５に示すように、このＳＴＭ−Ｎ同期多
重変換装置分解部は、ビット直並列変換部60と、バイト
直並列変換部61と、第１の低速同期部62と、第２の低速
同期部63と、第３の低速同期部64と、第４の低速同期部
65とからなり、各低速同期部62,63,64,65 は、それぞれ
フレーム同期検出・保護回路66と、フレームパターン検
出回路67と、チャネル同期検出・保護回路68と、チャネ
ル位相ずれ算出回路69と、制御回路70とから構成されて
いる。ここで、71はシリアルのＳＴＭ−４多重信号、72
は８ビットパラレルのＳＴＭ−４多重信号である。
一構成を示すブロック図であり、前記(2) の方法による
ものである。図５に示すように、このＳＴＭ−Ｎ同期多
重変換装置分解部は、ビット直並列変換部60と、バイト
直並列変換部61と、第１の低速同期部62と、第２の低速
同期部63と、第３の低速同期部64と、第４の低速同期部
65とからなり、各低速同期部62,63,64,65 は、それぞれ
フレーム同期検出・保護回路66と、フレームパターン検
出回路67と、チャネル同期検出・保護回路68と、チャネ
ル位相ずれ算出回路69と、制御回路70とから構成されて
いる。ここで、71はシリアルのＳＴＭ−４多重信号、72
は８ビットパラレルのＳＴＭ−４多重信号である。
【０００９】この同期多重変換装置分解部では、フレー
ム同期検出・保護回路66でフレーム同期はずれ信号77が
出力されているとき、フレームパターン検出回路67でフ
レームパターンを検出し、制御回路70の初期化信号78と
ビットシフト指令90を出力することでフレーム同期確立
の動作をする。しかし、フレーム同期確立してもチャネ
ル同期が引込まれるわけではない。また、ＳＴＭ識別子
を検出することもできない。そのため、フレーム同期確
立後、ＳＴＭ識別子によりチャネル検出してチャネル同
期確立の動作をする。ここで、101,102,103,104 は正し
いチャネルに分解されたＳＴＭ−１信号である。
ム同期検出・保護回路66でフレーム同期はずれ信号77が
出力されているとき、フレームパターン検出回路67でフ
レームパターンを検出し、制御回路70の初期化信号78と
ビットシフト指令90を出力することでフレーム同期確立
の動作をする。しかし、フレーム同期確立してもチャネ
ル同期が引込まれるわけではない。また、ＳＴＭ識別子
を検出することもできない。そのため、フレーム同期確
立後、ＳＴＭ識別子によりチャネル検出してチャネル同
期確立の動作をする。ここで、101,102,103,104 は正し
いチャネルに分解されたＳＴＭ−１信号である。
【００１０】このように、前記(2) の方法では、同期検
出によって同期が確立した後でなければＳＴＭ識別子に
よりチャネル検出することができない。したがって、最
悪チャネル復帰時間が、τ＋１フレーム（τ：最悪フレ
ーム同期時間）であり、前記(1) の方法の最悪フレーム
同期時間τに比べて長いという欠点がある。
出によって同期が確立した後でなければＳＴＭ識別子に
よりチャネル検出することができない。したがって、最
悪チャネル復帰時間が、τ＋１フレーム（τ：最悪フレ
ーム同期時間）であり、前記(1) の方法の最悪フレーム
同期時間τに比べて長いという欠点がある。
【００１１】さらに、ＳＴＭ識別子が挿入されないと
き、チャネル検出が不可能になる。
き、チャネル検出が不可能になる。
【００１２】
【発明が解決しようとする課題】以上のように、従来の
同期多重変換装置分解部では、ＳＴＭ識別子を使用せず
に、消費電力の低減、装置の小形化することが困難であ
るという問題がある。
同期多重変換装置分解部では、ＳＴＭ識別子を使用せず
に、消費電力の低減、装置の小形化することが困難であ
るという問題がある。
【００１３】本発明は、上記問題を解決するもので、同
期多重変換装置の分解部において、最悪チャネル復帰時
間が増大することなしに低速処理回路で実現可能なチャ
ネル検出装置を提供することを目的とするものである。
期多重変換装置の分解部において、最悪チャネル復帰時
間が増大することなしに低速処理回路で実現可能なチャ
ネル検出装置を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】上記問題を解決するため
に本発明は、フレームパターン検出回路とフレーム同期
検出・保護回路とこれを制御する制御回路とを有する低
速同期部を、受信するチャネルの数だけ設け、それぞれ
の低速同期部で検出されるフレームパターン検出位置ま
たはフレーム特定位置が、偽フレームまたは低速同期部
の故障によって欠落あるいは発生したものか否かを判定
してチャネル位相の進み量を推定するチャネル位相判定
回路を設けたものである。
に本発明は、フレームパターン検出回路とフレーム同期
検出・保護回路とこれを制御する制御回路とを有する低
速同期部を、受信するチャネルの数だけ設け、それぞれ
の低速同期部で検出されるフレームパターン検出位置ま
たはフレーム特定位置が、偽フレームまたは低速同期部
の故障によって欠落あるいは発生したものか否かを判定
してチャネル位相の進み量を推定するチャネル位相判定
回路を設けたものである。
【００１５】
【作用】上記構成により、チャネル位相判定回路にてチ
ャネル位相の進み量を推定されるため、これに基づいて
即時にチャネル同期確立を行うことができる。
ャネル位相の進み量を推定されるため、これに基づいて
即時にチャネル同期確立を行うことができる。
【００１６】
【実施例】図１は、本発明の一実施例に係る同期多重変
換装置分解部を示すブロック図で、ＳＴＭ−４と呼ばれ
る多重信号を同期検出するものである。
換装置分解部を示すブロック図で、ＳＴＭ−４と呼ばれ
る多重信号を同期検出するものである。
【００１７】図１に示すように、同期多重変換装置分解
部のチャネル検出装置は、ビット直並列変換部１と、バ
イト直並列変換部２と、第１の低速同期部３と、第２の
低速同期部４と、第３の低速同期部５と、第４の低速同
期部６とに加えて、チャネル位相判定回路９が備えられ
ている。ここで、７はシリアルのＳＴＭ−４多重信号、
８は８ビットパラレルのＳＴＭ−４多重信号である。
部のチャネル検出装置は、ビット直並列変換部１と、バ
イト直並列変換部２と、第１の低速同期部３と、第２の
低速同期部４と、第３の低速同期部５と、第４の低速同
期部６とに加えて、チャネル位相判定回路９が備えられ
ている。ここで、７はシリアルのＳＴＭ−４多重信号、
８は８ビットパラレルのＳＴＭ−４多重信号である。
【００１８】各低速同期部３，４，５，６には、ビット
ずれがあるフレームパターンを検出するフレームパター
ン検出回路10と、フレーム同期パターンを検出して同期
・保護動作を行うフレーム同期検出・保護回路11と、フ
レーム周期検出・保護回路におけるフレーム周期の動作
を制御する制御回路12と、論理積回路13，14と、論理和
回路15とがそれぞれ設けられている。なお、フレーム同
期検出・保護回路11は、一般には競合カウンタで構成で
きる。
ずれがあるフレームパターンを検出するフレームパター
ン検出回路10と、フレーム同期パターンを検出して同期
・保護動作を行うフレーム同期検出・保護回路11と、フ
レーム周期検出・保護回路におけるフレーム周期の動作
を制御する制御回路12と、論理積回路13，14と、論理和
回路15とがそれぞれ設けられている。なお、フレーム同
期検出・保護回路11は、一般には競合カウンタで構成で
きる。
【００１９】チャネル位相判定回路９は、それぞれの低
速同期部３，４，５，６で検出されるフレームパターン
検出位置またはフレーム特定位置が、偽フレームまたは
低速同期部３，４，５，６の故障によって欠落あるいは
発生したものか否かを判定してチャネル位相の進み量を
推定する。このチャネル位相判定回路９は、図２に示す
ように、フレーム位置指定信号41を１クロック遅らせる
ためのフィリップフロップ110 と、フレーム位置指定信
号43を１クロック遅らせるためのフィリップフロップ11
1 と、フレーム位置指定信号45を１クロック遅らせるた
めのフィリップフロップ112 と、フレーム位置指定信号
47を１クロック遅らせるためのフィリップフロップ113
と、偽フレームパターンに対してフレーム位置を判定す
るフレーム位置判定回路114 と、チャネル判定回路115
とで構成されている。
速同期部３，４，５，６で検出されるフレームパターン
検出位置またはフレーム特定位置が、偽フレームまたは
低速同期部３，４，５，６の故障によって欠落あるいは
発生したものか否かを判定してチャネル位相の進み量を
推定する。このチャネル位相判定回路９は、図２に示す
ように、フレーム位置指定信号41を１クロック遅らせる
ためのフィリップフロップ110 と、フレーム位置指定信
号43を１クロック遅らせるためのフィリップフロップ11
1 と、フレーム位置指定信号45を１クロック遅らせるた
めのフィリップフロップ112 と、フレーム位置指定信号
47を１クロック遅らせるためのフィリップフロップ113
と、偽フレームパターンに対してフレーム位置を判定す
るフレーム位置判定回路114 と、チャネル判定回路115
とで構成されている。
【００２０】以下、同期多重変換装置分解部の動作につ
いて説明する。はじめに、同期多重変換装置分解部にお
ける信号の流れを説明する。シリアルのＳＴＭ−４多重
信号７は、ビット直並列変換部１において８ビットパラ
レルのＳＴＭ−４多重信号４に変換される。さらに、こ
の８ビットパラレルのＳＴＭ−４多重信号４は、バイト
直並列変換部２で４つの８ビットパラレルＳＴＭ−１信
号20,35,36,37 に分割されて、４つの低速同期部３，
４，５，６に送出される。バイト直並列変換部２で４つ
に分割された８ビットパラレルＳＴＭ−１信号20,35,3
6,37 の中の１つであるＳＴＭ−１信号20は第１の低速
同期部３に入力される。他のＳＴＭ−１信号35,36,37も
同様に、第２の低速同期部４、第３の低速同期部５、第
４の低速同期部６に入力される。
いて説明する。はじめに、同期多重変換装置分解部にお
ける信号の流れを説明する。シリアルのＳＴＭ−４多重
信号７は、ビット直並列変換部１において８ビットパラ
レルのＳＴＭ−４多重信号４に変換される。さらに、こ
の８ビットパラレルのＳＴＭ−４多重信号４は、バイト
直並列変換部２で４つの８ビットパラレルＳＴＭ−１信
号20,35,36,37 に分割されて、４つの低速同期部３，
４，５，６に送出される。バイト直並列変換部２で４つ
に分割された８ビットパラレルＳＴＭ−１信号20,35,3
6,37 の中の１つであるＳＴＭ−１信号20は第１の低速
同期部３に入力される。他のＳＴＭ−１信号35,36,37も
同様に、第２の低速同期部４、第３の低速同期部５、第
４の低速同期部６に入力される。
【００２１】第１の低速同期部３内でＳＴＭ−１信号20
はフレームパターン検出回路10およびフレーム同期検出
・保護回路11に入力される。フレームパターン検出回路
10は、ビットずれがあるフレームパターンを検出したと
きにフレームパターン検出信号21を論理積回路14および
論理和回路15に出力する。また、このときフレームパタ
ーン検出回路10は、ビット進み値をビット位相信号22と
して論理積回路13へ出力し、論理積回路13は、フレーム
同期検出・保護回路11がフレーム同期はずれ状態（フレ
ーム同期はずれ信号25がＨレベル）の場合に、ビット位
相信号22をビットシフト命令40として出力する。
はフレームパターン検出回路10およびフレーム同期検出
・保護回路11に入力される。フレームパターン検出回路
10は、ビットずれがあるフレームパターンを検出したと
きにフレームパターン検出信号21を論理積回路14および
論理和回路15に出力する。また、このときフレームパタ
ーン検出回路10は、ビット進み値をビット位相信号22と
して論理積回路13へ出力し、論理積回路13は、フレーム
同期検出・保護回路11がフレーム同期はずれ状態（フレ
ーム同期はずれ信号25がＨレベル）の場合に、ビット位
相信号22をビットシフト命令40として出力する。
【００２２】フレーム同期検出・保護回路11では、同期
はずれのときにフレーム同期はずれ信号25を論理積回路
14へ出力する。また、制御回路12はフレーム同期検出・
保護回路11に対して制御信号23を出力する。なお、制御
回路12は、フレーム同期検出・保護回路11がフレーム同
期はずれ状態（フレーム同期はずれ信号25がＨレベル）
の場合に、フレームパターン検出回路10でパターンを検
出したときに論理積回路14の初期化信号24によって初期
化される。
はずれのときにフレーム同期はずれ信号25を論理積回路
14へ出力する。また、制御回路12はフレーム同期検出・
保護回路11に対して制御信号23を出力する。なお、制御
回路12は、フレーム同期検出・保護回路11がフレーム同
期はずれ状態（フレーム同期はずれ信号25がＨレベル）
の場合に、フレームパターン検出回路10でパターンを検
出したときに論理積回路14の初期化信号24によって初期
化される。
【００２３】ここで、チャネル検出動作の詳細な説明を
以下に述べる。まず、フレーム同期が引き込まれた状態
（フレーム同期はずれ信号25がＬレベル）について考え
る。
以下に述べる。まず、フレーム同期が引き込まれた状態
（フレーム同期はずれ信号25がＬレベル）について考え
る。
【００２４】フレーム同期が引き込まれているので制御
回路12の制御信号23は、フレーム周期で出力され、しか
もフレームの特定位置、ここでは先頭位置を指し示して
いるとする。したがって、論理和回路15の出力であるフ
レーム位置指定信号41は、フレーム同期が引き込まれた
状態では制御回路12の制御信号23となるから、フレーム
位置指定信号41は、フレーム先頭を指し示す。
回路12の制御信号23は、フレーム周期で出力され、しか
もフレームの特定位置、ここでは先頭位置を指し示して
いるとする。したがって、論理和回路15の出力であるフ
レーム位置指定信号41は、フレーム同期が引き込まれた
状態では制御回路12の制御信号23となるから、フレーム
位置指定信号41は、フレーム先頭を指し示す。
【００２５】今、ＳＴＭ−４多重信号４のチャネルが１
チャネル進んでいるとすると、図３に示すように、チャ
ネル４（第４の低速同期部６）、チャネル１（第１の低
速同期部３）、チャネル２（第２の低速同期部４）、チ
ャネル３（第３の低速同期部５）の順に信号１，２，・・
・ が送られる。フレーム先頭が信号１〜４とすると、フ
レーム位置指定信号41、フレーム位置指定信号43、フレ
ーム位置指定信号45、フレーム位置指定信号47は図４に
示すタイミングで発生する。したがって、第１の低速同
期部３のフレーム位置指定信号41に対して第４の低速同
期部６のフレーム位置指定信号47のみが１クロック進ん
でいる。
チャネル進んでいるとすると、図３に示すように、チャ
ネル４（第４の低速同期部６）、チャネル１（第１の低
速同期部３）、チャネル２（第２の低速同期部４）、チ
ャネル３（第３の低速同期部５）の順に信号１，２，・・
・ が送られる。フレーム先頭が信号１〜４とすると、フ
レーム位置指定信号41、フレーム位置指定信号43、フレ
ーム位置指定信号45、フレーム位置指定信号47は図４に
示すタイミングで発生する。したがって、第１の低速同
期部３のフレーム位置指定信号41に対して第４の低速同
期部６のフレーム位置指定信号47のみが１クロック進ん
でいる。
【００２６】同様に考えれば、チャネルが２チャネル進
んでいるときは、第１の低速同期部３のフレーム位置指
定信号41に対して、第３の低速同期部５のフレーム位置
指定信号45と第４の低速同期部６のフレーム位置指定信
号47とが１クロック進んでいる。また、チャネルが３チ
ャネル進んでいるときは、第１の低速同期部３のフレー
ム位置指定信号41に対して、第２の低速同期部４のフレ
ーム位置指定信号43と第３の低速同期部５のフレーム位
置指定信号45と第４の低速同期部６のフレーム位置指定
信号47とが１クロック進んでいる。
んでいるときは、第１の低速同期部３のフレーム位置指
定信号41に対して、第３の低速同期部５のフレーム位置
指定信号45と第４の低速同期部６のフレーム位置指定信
号47とが１クロック進んでいる。また、チャネルが３チ
ャネル進んでいるときは、第１の低速同期部３のフレー
ム位置指定信号41に対して、第２の低速同期部４のフレ
ーム位置指定信号43と第３の低速同期部５のフレーム位
置指定信号45と第４の低速同期部６のフレーム位置指定
信号47とが１クロック進んでいる。
【００２７】チャネル位相判定回路９では、フレーム位
置指定信号41、フレーム位置指定信号43、フレーム位置
指定信号45、フレーム位置指定信号47とそれぞれの１ク
ロック前のフレーム位置指定信号とを比較する。
置指定信号41、フレーム位置指定信号43、フレーム位置
指定信号45、フレーム位置指定信号47とそれぞれの１ク
ロック前のフレーム位置指定信号とを比較する。
【００２８】一般的に、チャネル数Ｎの中チャネル数ｘ
のフレーム位置指定信号がフレーム位置判定回路114 に
入力されたとき、 Ａ＝｛（Ｆ−２ｐ＋１）×（ｎ／２np）｝N-x （ここで、Ｆ：フレーム長（ｗｏｒｄ）、ｐ：フレーム
同期パターン長（ｗｏｒｄ）、ｎ：１ｗｏｒｄのビット
数）の確率で偽フレームによってフレーム位置指定信号
が欠落した正規のフレームパターンと考えられる。
のフレーム位置指定信号がフレーム位置判定回路114 に
入力されたとき、 Ａ＝｛（Ｆ−２ｐ＋１）×（ｎ／２np）｝N-x （ここで、Ｆ：フレーム長（ｗｏｒｄ）、ｐ：フレーム
同期パターン長（ｗｏｒｄ）、ｎ：１ｗｏｒｄのビット
数）の確率で偽フレームによってフレーム位置指定信号
が欠落した正規のフレームパターンと考えられる。
【００２９】一方、Ｂ＝（Ｎ／２np）x の確率で偽フレ
ームによるフレーム位置指定信号が発生する。Ａ＞Ｂの
とき偽フレームによるフレーム位置指定信号の欠落、す
なわち、正規のフレームパターンと判定する。このとき
のｘはｘ＞Ｎ／２である。したがって、ＳＴＭ−４多重
信号のとき、フレーム位置判定回路114 では入力ａとｅ
の論理和、入力ｂとｆの論理和、入力ｃとｇの論理和、
入力ｄとｈの論理和を、それぞれ求め、この４つの論理
和のうち２つが出力されたときにフレーム位置と判定す
る。
ームによるフレーム位置指定信号が発生する。Ａ＞Ｂの
とき偽フレームによるフレーム位置指定信号の欠落、す
なわち、正規のフレームパターンと判定する。このとき
のｘはｘ＞Ｎ／２である。したがって、ＳＴＭ−４多重
信号のとき、フレーム位置判定回路114 では入力ａとｅ
の論理和、入力ｂとｆの論理和、入力ｃとｇの論理和、
入力ｄとｈの論理和を、それぞれ求め、この４つの論理
和のうち２つが出力されたときにフレーム位置と判定す
る。
【００３０】フレーム位置判定回路114 の機能を論理式
で書けば、（ａ＋ｅ）×（ｂ＋ｆ）＋（ａ＋ｅ）×（ｃ
＋ｇ）＋（ａ＋ｅ）×（ｄ＋ｈ）＋（ｂ＋ｆ）×（ｃ＋
ｇ）＋（ｂ＋ｆ）×（ｄ＋ｈ）＋（ｃ＋ｇ）×（ｄ＋
ｈ）となる。フレーム位置判定回路114 でフレーム位置
と判定するとフレーム位置判定パルス117 をチャネル判
定回路115 へ出力する。チャネル判定回路115 では、チ
ャネル位相の進み値を判定する。一般に、チャネル判定
回路115 では、チャネル数Ｎの中ｘ番目のチャネルと１
クロック前のｘ−１番目のチャネルの論理積を求め、こ
れが真のときチャネル位相の進みが（Ｎ−ｘ＋１）であ
ると判定する。また、ｘ番目のチャネルまたは、ｘ−１
番目のチャネルのいずれかで、偽フレームが発生すると
チャネルの位相進みを判定することができない。このた
め、ｘ番目のチャネルと１クロック前のｘ−２番目のチ
ャネルの論理積も求め、この値が真のときｘ番目のチャ
ネルと１クロック前のｘ−１番目のチャネルの論理積が
偽であっても、（Ｎ−ｘ＋１）または（Ｎ−ｘ＋２）だ
けチャネル位相が進んでいると判定する。このとき、チ
ャネル位相の進みは（Ｎ−ｘ＋１）または（Ｎ−ｘ＋
２）いずれか１／２の確率でおこるから、トグルするフ
ィリップフロップ116 の値によって、たとえば、“Ｈ”
のとき（Ｎ−ｘ＋１）、“Ｌ”のとき（Ｎ−ｘ＋２）と
する。この判定結果をチャネル判定回路115 は、チャネ
ルシフト指令48として出力する。これによって、チャネ
ル位相の進みを判定するのに必要な信号が偽フレームに
よって欠落してもチャネル同期を引込むことができる。
で書けば、（ａ＋ｅ）×（ｂ＋ｆ）＋（ａ＋ｅ）×（ｃ
＋ｇ）＋（ａ＋ｅ）×（ｄ＋ｈ）＋（ｂ＋ｆ）×（ｃ＋
ｇ）＋（ｂ＋ｆ）×（ｄ＋ｈ）＋（ｃ＋ｇ）×（ｄ＋
ｈ）となる。フレーム位置判定回路114 でフレーム位置
と判定するとフレーム位置判定パルス117 をチャネル判
定回路115 へ出力する。チャネル判定回路115 では、チ
ャネル位相の進み値を判定する。一般に、チャネル判定
回路115 では、チャネル数Ｎの中ｘ番目のチャネルと１
クロック前のｘ−１番目のチャネルの論理積を求め、こ
れが真のときチャネル位相の進みが（Ｎ−ｘ＋１）であ
ると判定する。また、ｘ番目のチャネルまたは、ｘ−１
番目のチャネルのいずれかで、偽フレームが発生すると
チャネルの位相進みを判定することができない。このた
め、ｘ番目のチャネルと１クロック前のｘ−２番目のチ
ャネルの論理積も求め、この値が真のときｘ番目のチャ
ネルと１クロック前のｘ−１番目のチャネルの論理積が
偽であっても、（Ｎ−ｘ＋１）または（Ｎ−ｘ＋２）だ
けチャネル位相が進んでいると判定する。このとき、チ
ャネル位相の進みは（Ｎ−ｘ＋１）または（Ｎ−ｘ＋
２）いずれか１／２の確率でおこるから、トグルするフ
ィリップフロップ116 の値によって、たとえば、“Ｈ”
のとき（Ｎ−ｘ＋１）、“Ｌ”のとき（Ｎ−ｘ＋２）と
する。この判定結果をチャネル判定回路115 は、チャネ
ルシフト指令48として出力する。これによって、チャネ
ル位相の進みを判定するのに必要な信号が偽フレームに
よって欠落してもチャネル同期を引込むことができる。
【００３１】チャネル位相判定回路９のチャネルシフト
指令48に基づいてバイト直並列変換部２では、チャネル
進みを補正する。次に、フレーム同期がはずれた状態
（フレーム同期はずれ信号25がＨレベル）について考え
る。
指令48に基づいてバイト直並列変換部２では、チャネル
進みを補正する。次に、フレーム同期がはずれた状態
（フレーム同期はずれ信号25がＨレベル）について考え
る。
【００３２】フレームパターン検出回路10では、ＳＴＭ
−１信号20中の１〜７ビットのビット進みフレームパタ
ーンを検出する。フレームパターン検出回路10で検出す
るフレームパターンを、表１に示す。
−１信号20中の１〜７ビットのビット進みフレームパタ
ーンを検出する。フレームパターン検出回路10で検出す
るフレームパターンを、表１に示す。
【００３３】
【表１】
【００３４】表１に示すフレームパターンを検出したと
きにフレームパターン検出信号21およびビット進み値を
示すビット位相信号22をフレームパターン検出回路10は
出力する。ビット進み値を示すビット位相信号22とフレ
ーム同期はずれ信号25の論理積を求めて、論理積回路13
はビットシフト命令40を出力する。
きにフレームパターン検出信号21およびビット進み値を
示すビット位相信号22をフレームパターン検出回路10は
出力する。ビット進み値を示すビット位相信号22とフレ
ーム同期はずれ信号25の論理積を求めて、論理積回路13
はビットシフト命令40を出力する。
【００３５】こうして、第１の低速同期部３からはビッ
トシフト指令40が出力される。また、同様に他の第２の
低速同期部４、第３の低速同期部５、第４の低速同期部
６からもビットシフト指令42，44，46が出力される。ビ
ット直並列変換部１では、これらのビットシフト指令4
0，42，44，46に基づいてビット進みを補正する。
トシフト指令40が出力される。また、同様に他の第２の
低速同期部４、第３の低速同期部５、第４の低速同期部
６からもビットシフト指令42，44，46が出力される。ビ
ット直並列変換部１では、これらのビットシフト指令4
0，42，44，46に基づいてビット進みを補正する。
【００３６】一方、論理和回路15の出力であるフレーム
位置指定信号41は、フレーム同期がはずれた状態ではフ
レームパターン検出回路10のフレームパターン検出信号
21となるから、フレーム位置指定信号41は、フレームパ
ターン検出位置を指し示す。したがって、フレームパタ
ーン検出位置を、フレーム同期が引き込まれた状態と同
様に、第１の低速同期部３から第４の低速同期部６につ
いてチャネル位相判定回路９でチャネル位相の進みを判
定し、バイト直並列変換部２で補正することができる。
位置指定信号41は、フレーム同期がはずれた状態ではフ
レームパターン検出回路10のフレームパターン検出信号
21となるから、フレーム位置指定信号41は、フレームパ
ターン検出位置を指し示す。したがって、フレームパタ
ーン検出位置を、フレーム同期が引き込まれた状態と同
様に、第１の低速同期部３から第４の低速同期部６につ
いてチャネル位相判定回路９でチャネル位相の進みを判
定し、バイト直並列変換部２で補正することができる。
【００３７】なお、ここでは、ＳＴＭ−４多重信号につ
いて図を用いて説明したがＳＴＭ−Ｎ（Ｎ＞２）の多重
信号に対しても同様の方法でチャネル検出が可能である
ことは明らかである。
いて図を用いて説明したがＳＴＭ−Ｎ（Ｎ＞２）の多重
信号に対しても同様の方法でチャネル検出が可能である
ことは明らかである。
【００３８】
【発明の効果】以上のように本発明によれば、フレーム
パターン検出回路とフレーム同期検出・保護回路とこれ
を制御する制御回路とを有する低速同期部を、受信する
チャネルの数だけ設け、それぞれの低速同期部で検出さ
れるフレームパターン検出位置またはフレーム特定位置
が、偽フレームまたは低速同期部の故障によって欠落あ
るいは発生したものか否かを判定してチャネル位相の進
み量を推定するチャネル位相判定回路を設けたことによ
り、チャネル位相の進み量をＳＴＭ識別子を参照するこ
となしに推定することができ、これに基づいて即時にチ
ャネル同期引込みを行うことができる。
パターン検出回路とフレーム同期検出・保護回路とこれ
を制御する制御回路とを有する低速同期部を、受信する
チャネルの数だけ設け、それぞれの低速同期部で検出さ
れるフレームパターン検出位置またはフレーム特定位置
が、偽フレームまたは低速同期部の故障によって欠落あ
るいは発生したものか否かを判定してチャネル位相の進
み量を推定するチャネル位相判定回路を設けたことによ
り、チャネル位相の進み量をＳＴＭ識別子を参照するこ
となしに推定することができ、これに基づいて即時にチ
ャネル同期引込みを行うことができる。
【図１】本発明の一実施例に係る同期多重変換装置分解
部のブロック図である。
部のブロック図である。
【図２】同同期多重変換装置分解部のチャネル位相判定
回路の内部回路を示すブロック図である。
回路の内部回路を示すブロック図である。
【図３】同同期多重変換装置分解部のＳＴＭ−４多重信
号のチャネルとフレーム位置指定信号との関係を示した
図である。
号のチャネルとフレーム位置指定信号との関係を示した
図である。
【図４】従来の同期多重変換装置分解部のブロック図で
ある。
ある。
【図５】従来の同期多重変換装置分解部のブロック図で
ある。
ある。
１ ビット直並列変換部 ２ バイト直並列変換部 ３ 第１の低速同期部 ４ 第２の低速同期部 ５ 第３の低速同期部 ６ 第４の低速同期部 ９ チャネル位相判定回路 10 フレームパターン検出回路 11 フレーム同期検出・保護回路 12 制御回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 フレームパターン検出回路とフレーム同
期検出・保護回路とこれを制御する制御回路とを有する
低速同期部を、受信するチャネルの数だけ設け、それぞ
れの低速同期部で検出されるフレームパターン検出位置
またはフレーム特定位置が、偽フレームまたは低速同期
部の故障によって欠落あるいは発生したものか否かを判
定してチャネル位相の進み量を推定するチャネル位相判
定回路を設けたチャネル検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180085A JPH0530067A (ja) | 1991-07-22 | 1991-07-22 | チヤネル検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180085A JPH0530067A (ja) | 1991-07-22 | 1991-07-22 | チヤネル検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0530067A true JPH0530067A (ja) | 1993-02-05 |
Family
ID=16077190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180085A Pending JPH0530067A (ja) | 1991-07-22 | 1991-07-22 | チヤネル検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0530067A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08163116A (ja) * | 1994-12-09 | 1996-06-21 | Korea Electron Telecommun | フレーム同期装置 |
| DE102005042334B4 (de) * | 2004-09-07 | 2009-12-03 | Nec Electronics Corp., Kawasaki | Synchronisationsvorrichtung und Halbleitervorrichtung |
-
1991
- 1991-07-22 JP JP3180085A patent/JPH0530067A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08163116A (ja) * | 1994-12-09 | 1996-06-21 | Korea Electron Telecommun | フレーム同期装置 |
| DE102005042334B4 (de) * | 2004-09-07 | 2009-12-03 | Nec Electronics Corp., Kawasaki | Synchronisationsvorrichtung und Halbleitervorrichtung |
| US7912169B2 (en) | 2004-09-07 | 2011-03-22 | Renesas Electronics Corporation | Synchronization device and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |