JPH05304072A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05304072A JPH05304072A JP4086763A JP8676392A JPH05304072A JP H05304072 A JPH05304072 A JP H05304072A JP 4086763 A JP4086763 A JP 4086763A JP 8676392 A JP8676392 A JP 8676392A JP H05304072 A JPH05304072 A JP H05304072A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- semiconductor wafer
- pellet
- region
- dummy pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【構成】半導体装置の製造におけるリソグラフィー工程
で、半導体ウェーハ１０１の周辺領域にダミーパターン
１０３Ｂを転写形成する。ダミーパターンの最小寸法お
よびパターン被覆率はペレット領域１０２の最小寸法以
上およびパターン被覆率とほぼ同じにする。 【効果】ローディング効果によるばらつきおよび、ダミ
ーパターンの剥離を少なくする。
で、半導体ウェーハ１０１の周辺領域にダミーパターン
１０３Ｂを転写形成する。ダミーパターンの最小寸法お
よびパターン被覆率はペレット領域１０２の最小寸法以
上およびパターン被覆率とほぼ同じにする。 【効果】ローディング効果によるばらつきおよび、ダミ
ーパターンの剥離を少なくする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体ウェーハのパターン転写工程に関す
る。
関し、特に半導体ウェーハのパターン転写工程に関す
る。
【０００２】
【従来の技術】従来の半導体装置の製造方法では、パタ
ーンの転写・形成を通常縮小投影型露光装置を用いて行
うので、例えば図３に示すように半導体ウェーハ２０１
の内部領域をマトリクス状にペレット領域２０２に区画
し周辺領域２０３には露光を施さないのが一般的であっ
た。すなわち、通常のポジ型フォトレジスト膜を用いれ
ば周辺領域にはフォトレジスト膜が広範囲にわたって残
っているという状態になる。この場合、ペレット領域２
０２内と周辺領域との間でパターン被覆率（パターンの
占有面積の当該領域の面積に対する比率）に格差が生じ
ている。すなわち、ペレット領域では１００％未満であ
るが、周辺領域では１００％になる。このことが半導体
装置の製造に支障をきたすことがある。
ーンの転写・形成を通常縮小投影型露光装置を用いて行
うので、例えば図３に示すように半導体ウェーハ２０１
の内部領域をマトリクス状にペレット領域２０２に区画
し周辺領域２０３には露光を施さないのが一般的であっ
た。すなわち、通常のポジ型フォトレジスト膜を用いれ
ば周辺領域にはフォトレジスト膜が広範囲にわたって残
っているという状態になる。この場合、ペレット領域２
０２内と周辺領域との間でパターン被覆率（パターンの
占有面積の当該領域の面積に対する比率）に格差が生じ
ている。すなわち、ペレット領域では１００％未満であ
るが、周辺領域では１００％になる。このことが半導体
装置の製造に支障をきたすことがある。
【０００３】例えば、ドライエッチングの工程において
は、パターン被覆率に応じてエッチング速度、エッチン
グ形状が変化する現象があり、また、プラズマ励起型の
化学的気相成長の工程においても炉内で半導体ウェーハ
が対向するように配置した場合などに対面した半導体ウ
ェーハのパターン被覆率の影響を受けて成膜速度が変化
する現象があることが知られている。これらの現象はロ
ーディング効果と総称され、パターン形成の均一性を妨
げる要因となっている。
は、パターン被覆率に応じてエッチング速度、エッチン
グ形状が変化する現象があり、また、プラズマ励起型の
化学的気相成長の工程においても炉内で半導体ウェーハ
が対向するように配置した場合などに対面した半導体ウ
ェーハのパターン被覆率の影響を受けて成膜速度が変化
する現象があることが知られている。これらの現象はロ
ーディング効果と総称され、パターン形成の均一性を妨
げる要因となっている。
【０００４】この対策として最も簡便で一般的なものは
図４（ａ）に示すように半導体ウェーハ３０１の内部領
域をペレット領域３０２でマトリクス状に占有し、周辺
領域はダミーペレット領域３０３Ａで占有させるという
ものである。ダミーペレット領域３０３Ａには、ペレッ
ト領域に転写されるパターンの一部が転写される。した
がって半導体ウェーハの全面にわたってパターン被覆率
がほぼ均一になり、前述したローディング効果によるば
らつきを抑制することができる。
図４（ａ）に示すように半導体ウェーハ３０１の内部領
域をペレット領域３０２でマトリクス状に占有し、周辺
領域はダミーペレット領域３０３Ａで占有させるという
ものである。ダミーペレット領域３０３Ａには、ペレッ
ト領域に転写されるパターンの一部が転写される。した
がって半導体ウェーハの全面にわたってパターン被覆率
がほぼ均一になり、前述したローディング効果によるば
らつきを抑制することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、図４
（ｂ）に示すように、半導体ウェーハの端部３０１Ａに
おいては、独立したダミー配線３０４ａが形成されてし
まうことにもなり、その独立したダミー配線は下地との
接着強度が不十分になりやすいため容易に剥がれて他の
部分に再付着してしまう。また、運搬用キャリアの縁な
どで擦れると半導体ウェーハ端部の微細配線（ダミー配
線３０４）は必ずしも独立していないものでも剥がれて
しまうことが多い。
（ｂ）に示すように、半導体ウェーハの端部３０１Ａに
おいては、独立したダミー配線３０４ａが形成されてし
まうことにもなり、その独立したダミー配線は下地との
接着強度が不十分になりやすいため容易に剥がれて他の
部分に再付着してしまう。また、運搬用キャリアの縁な
どで擦れると半導体ウェーハ端部の微細配線（ダミー配
線３０４）は必ずしも独立していないものでも剥がれて
しまうことが多い。
【０００６】こうして剥がれた微細配線が他の部分に再
付着すると、絶縁不良をひき起こし、製品の歩留りを下
げ、また信頼性を低下させてしまう。さらに、微細配線
のくずで製造装置が汚染されてしまうと、その製造装置
を用いるすべての製品に影響が出るため重大である。
付着すると、絶縁不良をひき起こし、製品の歩留りを下
げ、また信頼性を低下させてしまう。さらに、微細配線
のくずで製造装置が汚染されてしまうと、その製造装置
を用いるすべての製品に影響が出るため重大である。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体ウェーハの表面に所定の被膜を形成す
る工程と、ポジ型レジスト膜を形成する工程と、前記半
導体ウェーハ表面の内部領域に少なくとも一つのペレッ
ト領域を定義して、前記ペレット領域上の前記ポジ型レ
ジスト膜に所定のパターンを転写し、前記ペレット領域
を除く周辺領域上の前記ポジ型レジスト膜に前記パター
ンの最小寸法を少なくとも上回る最小寸法を有しパター
ン被覆率が前記パターンと実質的に等しいダミーパター
ンを転写する工程とを有するというものである。
造方法は、半導体ウェーハの表面に所定の被膜を形成す
る工程と、ポジ型レジスト膜を形成する工程と、前記半
導体ウェーハ表面の内部領域に少なくとも一つのペレッ
ト領域を定義して、前記ペレット領域上の前記ポジ型レ
ジスト膜に所定のパターンを転写し、前記ペレット領域
を除く周辺領域上の前記ポジ型レジスト膜に前記パター
ンの最小寸法を少なくとも上回る最小寸法を有しパター
ン被覆率が前記パターンと実質的に等しいダミーパター
ンを転写する工程とを有するというものである。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を説明するた
めの半導体ウェーハの平面模式図、図２（ａ）はレティ
クル上のダミーパターンを示す平面模式図、図２（ｂ）
はレティクル上のダミーパターンの半導体ウェーハに投
影した状態を示す平面模式図である。
めの半導体ウェーハの平面模式図、図２（ａ）はレティ
クル上のダミーパターンを示す平面模式図、図２（ｂ）
はレティクル上のダミーパターンの半導体ウェーハに投
影した状態を示す平面模式図である。
【００１０】本実施例はアルミニウム配線形成における
リソグラフィー工程に本発明を適用したものである。
リソグラフィー工程に本発明を適用したものである。
【００１１】半導体ウェーハ１０１の全面に図示しない
アルミニウム膜を被着し、図示しないポジ型フォトレジ
スト膜を塗布し、内部領域を複数のペレット領域１０２
に分割し、各ペレット領域に所定のパターンを投影す
る。この投影露光工程において、周辺領域には、図２
（ａ）に示すレティクル１０５を用いてレティクル上の
ダミーパターン１０５Ａを投影する。
アルミニウム膜を被着し、図示しないポジ型フォトレジ
スト膜を塗布し、内部領域を複数のペレット領域１０２
に分割し、各ペレット領域に所定のパターンを投影す
る。この投影露光工程において、周辺領域には、図２
（ａ）に示すレティクル１０５を用いてレティクル上の
ダミーパターン１０５Ａを投影する。
【００１２】レティクル１０５には線幅２５μｍ、間隔
５０μｍの縞状のダミーパターン１０５Ａが描かれてい
る。縮小投影型露光装置を用いて５分の１に縮小して半
導体ウェーハ１０１のポジ型フォトレジスト膜に投影
し、線幅５μｍ間隔１０μｍの縞状サブダミーパターン
１０３Ｃの潜像を得る。位置をずらして同様の操作を半
導体ウェーハ１０１の周辺領域全域にわたって繰り返す
ことによって図１に示すように、縞状ダミーパターン１
０３Ｂを形成することができる。
５０μｍの縞状のダミーパターン１０５Ａが描かれてい
る。縮小投影型露光装置を用いて５分の１に縮小して半
導体ウェーハ１０１のポジ型フォトレジスト膜に投影
し、線幅５μｍ間隔１０μｍの縞状サブダミーパターン
１０３Ｃの潜像を得る。位置をずらして同様の操作を半
導体ウェーハ１０１の周辺領域全域にわたって繰り返す
ことによって図１に示すように、縞状ダミーパターン１
０３Ｂを形成することができる。
【００１３】周辺領域におけるパターン被覆率は約３３
％となる。ペレット領域１０２には、より複雑な形状の
パターンが転写されることになるが、その最小線幅は１
μｍでパターン被覆率も約３３％であるとする。
％となる。ペレット領域１０２には、より複雑な形状の
パターンが転写されることになるが、その最小線幅は１
μｍでパターン被覆率も約３３％であるとする。
【００１４】ダミーパターンの最小線幅は、ペレット領
域１０２での最小線幅より大きく、好ましくは２〜３倍
程度以上にしておく。半導体ウェーハ１０１の周辺領域
に形成されるダミー配線が剥れ難しくするためである。
域１０２での最小線幅より大きく、好ましくは２〜３倍
程度以上にしておく。半導体ウェーハ１０１の周辺領域
に形成されるダミー配線が剥れ難しくするためである。
【００１５】パターン被覆率がウェーハ全面でほぼ均一
になるのでローディング効果によるばらつきを抑止でき
る。本実施例ではダミー配線が直線状をしているが、曲
線状例えば正弦曲線状にしてもよい。
になるのでローディング効果によるばらつきを抑止でき
る。本実施例ではダミー配線が直線状をしているが、曲
線状例えば正弦曲線状にしてもよい。
【００１６】図５（ａ）は本発明の第２の実施例を説明
するための半導体ウェーハの平面模式図、図５（ｂ）は
第２の実施例によるダミー配線を示す斜視図である。
するための半導体ウェーハの平面模式図、図５（ｂ）は
第２の実施例によるダミー配線を示す斜視図である。
【００１７】半導体ウェーハ４０１上には、アルミニウ
ム配線のリソグラフィー工程においてペレット領域４０
２がマトリクス状に配置され周辺領域にはダミーパター
ン４０３Ｂが形成されている。
ム配線のリソグラフィー工程においてペレット領域４０
２がマトリクス状に配置され周辺領域にはダミーパター
ン４０３Ｂが形成されている。
【００１８】このダミーパターンは線幅５μｍ、間隔２
０μｍの縦縞と、線幅５μｍ、間隔２５μｍの横縞とが
交差している格子縞状パターンであり、隣接する露光シ
ョット間でパターンが接続するように形成している。パ
ターン被覆率は３３％でありペレット領域内のアルミニ
ウム配線のパターン被覆率と概略等しい値である。こう
して形成される格子縞状ダミー配線４０４は、半導体ウ
ェーハの任意の端部４０１Ａにおいても独立することが
ないので下地との接着性が強く、第１の実施例より一層
剥がれにくい。
０μｍの縦縞と、線幅５μｍ、間隔２５μｍの横縞とが
交差している格子縞状パターンであり、隣接する露光シ
ョット間でパターンが接続するように形成している。パ
ターン被覆率は３３％でありペレット領域内のアルミニ
ウム配線のパターン被覆率と概略等しい値である。こう
して形成される格子縞状ダミー配線４０４は、半導体ウ
ェーハの任意の端部４０１Ａにおいても独立することが
ないので下地との接着性が強く、第１の実施例より一層
剥がれにくい。
【００１９】本実施例では、直線状の縦縞と横縞が直交
しているが、斜交していてもよい。あるいは互いに斜交
する３本の縞を設けてもよい。更に、直線状に限らず、
互いに交わる曲線状（例えば正弦曲線のような周期生の
曲線状）の縞を用いてもよい。
しているが、斜交していてもよい。あるいは互いに斜交
する３本の縞を設けてもよい。更に、直線状に限らず、
互いに交わる曲線状（例えば正弦曲線のような周期生の
曲線状）の縞を用いてもよい。
【００２０】
【発明の効果】以上説明したように本発明は半導体ウェ
ーハにパターンを転写形成するリソグラフィー工程にお
いて、半導体ウェーハの周辺領域に、内部領域に存在す
るパターン最小寸法を少くとも上回る最小寸法を有し、
かつ内部領域におけるパターン被覆率と概略等しいパタ
ーン被覆率を有するダミーパターンを形成するので、半
導体装置の製造工程中でパターン被覆率に依存するロー
ディング効果をよるばらつきを抑制するとともに、半導
体ウェーハ端部からの微細パターンの剥がれを防止する
ことができるという効果を有する。
ーハにパターンを転写形成するリソグラフィー工程にお
いて、半導体ウェーハの周辺領域に、内部領域に存在す
るパターン最小寸法を少くとも上回る最小寸法を有し、
かつ内部領域におけるパターン被覆率と概略等しいパタ
ーン被覆率を有するダミーパターンを形成するので、半
導体装置の製造工程中でパターン被覆率に依存するロー
ディング効果をよるばらつきを抑制するとともに、半導
体ウェーハ端部からの微細パターンの剥がれを防止する
ことができるという効果を有する。
【図１】本発明の第１の実施例の説明に使用する半導体
ウェーハの平面模式図である。
ウェーハの平面模式図である。
【図２】本発明の第１の実施例における露光工程の説明
に使用するレティクルの平面模式図（図２（ａ））およ
び半導体ウェーハの平面模式図（図２（ｂ））である。
に使用するレティクルの平面模式図（図２（ａ））およ
び半導体ウェーハの平面模式図（図２（ｂ））である。
【図３】従来の技術の説明に使用する半導体ウェーハの
平面模式図である。
平面模式図である。
【図４】従来の技術の説明に使用する半導体ウェーハの
平面模式図（図４（ａ））、および斜視図（図４
（ｂ））である。
平面模式図（図４（ａ））、および斜視図（図４
（ｂ））である。
【図５】本発明の第２の実施例の説明に使用する半導体
ウェーハの平面模式図（図５（ａ））、および斜視図
（図５（ｂ））である。
ウェーハの平面模式図（図５（ａ））、および斜視図
（図５（ｂ））である。
１０１，１０１，３０１，４０１ 半導体ウェーハ １０２，２０２，３０２，４０２ ペレット領域 １０３Ｂ ダミーパターン １０３Ｃ サブダミーパターン ２０３ 周辺領域 ３０３Ａ ダミーペレット領域 ４０３Ｂ ダミーパターン ３０４，４０４ ダミー配線
Claims (2)
- 【請求項１】 半導体ウェーハの表面に所定の被膜を形
成する工程と、ポジ型レジスト膜を形成する工程と、前
記半導体ウェーハ表面の内部領域に少なくとも一つのペ
レット領域を定義して、前記ペレット領域上の前記ポジ
型レジスト膜に所定のパターンを転写し、前記ペレット
領域を除く周辺領域上の前記ポジ型レジスト膜に前記パ
ターンの最小寸法を少なくとも上回る最小寸法を有しパ
ターン被覆率が前記パターンと実質的に等しいダミーパ
ターンを転写する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 ダミーパターンが格子状である請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086763A JPH05304072A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086763A JPH05304072A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304072A true JPH05304072A (ja) | 1993-11-16 |
Family
ID=13895792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086763A Withdrawn JPH05304072A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304072A (ja) |
Cited By (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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