KR950005439B1 - 반도체 장치의 금속층 패턴 분리방법 - Google Patents

Abstract

내용 없음.

Description

반도체 장치의 금속층 패턴 분리방법

제1도 내지 제4도는 종래의 다층 포토레지스트층에 의한 금속층 패턴 분리방법을 설명하는 공정도.

제5도 (a), (b)는 본 발명의 일실시예에 따른 다층 포토레지스트, 층에 의한 금속층 패턴 분리 방법을 설명하는 공정도.

제6도는 제5도의 예를 적용한 패턴 구성도.

제7도 (a)는 본 발명의 또 다른 적용예를 나타낸 반도체 장치의 평면도.

제7도 (b)는 제7도(a)의 Y-Y'선을 따라 취해진 단면도.

제8도는 제7도의 예를 적용한 마스크 패턴 구성도이다.

본 발명은 반도체 장치의 금속층 패턴 분리 방법에 관한 것으로, 특히 다층 포토레지스트 층에 의한 금속층의 패턴 분리에 있어 넓은 패턴 분리 영역에서 발생하는 폴리머에 의한 금속층 패턴 분리의 불량을 제거하도록 가상 패턴을 두어 금속층의 패턴 분리가 개선되도록 하는 반도체 장치의 금속층 패턴 분리 방법에 관한 것이다.

반도체 장치의 고집적화 추세에 따라 설계 규칙이 감소하고 또한 층간 단차가 증가하면서 통상 행해지고 있는 단층 포토레지스트에 의한 막직의 패터닝 기술은 요구되는 설계규칙과 단차 등에 적합히 적용할 수 있는 기술이 될 수 없게 되었다.

이에 관련하여 최근에는 다층 포토레지스트 막에 의한 막질의 패터닝 방법M(LR ; Muti-Layer photo-resist)이 개발되고 이의 적용예가 증가하고 있다.

이러한 MLR 사진 식각 기술의 잇점을 이용하여 금속층을 패터닝할 때 적용할 수 있다.

이에 대한 종래예가 제1도 내지 제4도에 각각 도시되었다.

제1도는 사진 식각을 행하기 위해 필요한 마스크 패턴을 나타낸 것으로 도면에서, 참조부호 10은 제3의 패턴 영역으로서 제1, 제2패턴 영역(11), (12)으로부터 정의되고, 각 패턴 영역은 패턴 분리 영역(13), (14)에 의해 분리된다. 따라서 해칭된 부분인 13, 14의 부분은 이후 식각되어 제거될 영역을 의미한다.

제1도(a)의 X-X'선을 따른 단면 형상이 제2도에 대응하여 도시되었다. 제2도는 특히 언급한 MLR 사진 식각 공정의 예를 도식적으로 설명하고 있다. 본 발명의 대상은 이에 준하므로 그 대략적인 것을 이하 기술한다.

반도체 기판 또는 또다른 막질 상에는 금속층(15)의 전면에 도포되고 패터닝되어 서로 절연 관계에 놓이도록 해야 한다. 그러나 단일 포토레지스트층에 의한 SLR 사진 식각 공정의 한계로 MLR 공정에서는 상기 기판 전체의 면에 형성된 금속층(15)위에는 제1의 포토레지스트층(16)을 도포하고, 이어서 층간 절연막(17)을 형성하며, 그 위에 다시 제2의 포토레지스트층(18)을 도포하여 이중의 레지스트층을 형성하고 제1도(a)와 같은 마스크를 씌우고 노광 현상 및 식각 공정을 거쳐 제2도(a)와 같은 단계에 이르게 한다. 제2도(a)에 나타낸 단계는 제2의 포토레지스트층(18)과 그 밑의 층간 절연층(17)이 식각, 제거되어 그 부분에서는 제1의 포토레지스트층(16)이 부분적으로 노출된 단계이다.

이어서, 제1포토레지스트층(16)을 패턴대로 제거하여 금속층(15)을 노출시켜야 하는데 이때 제1도(b)와 같이 원치 않는 현상이 발생한다.

제1포토레지스트층을 에칭할 때 금속층이 노출됨에 따라 폴리머(19)가 패턴 측벽에 생성되어 화학적으로 보아 안정한 이 폴리머(19)는 금속층을 에칭한 후 애싱(ashing) 및 유기 스트립후에도 완전히 제거되지 않아 부식(corrosion)발생등, 디바이스에 악영향을 미치게 된다. 제1도(b)와 제2도(b)는 그 상태를 도식적으로 설명하고 있다.

제1도(b)에서 패턴간 분리 영역에 생성된 폴리머(19)와 노출된 금속층(20)이 도시되었다.

특히 이러한 폴리머는 패턴의 형상에 의존성이 있기 때문에, 고립 분리된 패턴이나 또는 넓은 패턴에는 로딩 효과(loading effect)로 인해 더욱 많은 폴리머가 생성된다. 그리고 단차의 형상에 따라서 폴리머 량이 증가된다. 결국 패턴 측벽에는 매우 두꺼운 폴리머가 생성된다.

두껍게 생성된 폴리머는 마스크 역할을 하여 제2도(c)의 참조부호 '21'과 같이 금속층(15)이 부분적으로 패턴 분리되는 현상을 유발하게 된다.

또한 제3도의 경우와 같이 라인 형태의 패터닝 부분(A)과 넓은 패턴 영역(B) 및 두 영역간 분리 영역(S)이 있는 패터닝 형성에 있어서도, 제4도(a)와 같이 MLR 사진 식각 공정을 진행시켰을 때, 영역 A와 B간 분리 영역(S)에서 노출된 금속층(41)위에 폴리머(43)가 생성된다.

제4도(a)의 Y-Y'선을 따른 단면도인 제4도(b)와 같이 패턴 측벽에 폴리머(43)가 생성된다.

본 발명은 이러한 배경하에서 이루어졌다. 본 발명의 목적은 상기 제기된 종래 기술의 문제점을 해결하는 것으로서, MLR 사진 식각 공정에 의한 금속층의 패터닝 작업시 발생하는 패턴 분리 영역의 폴리머가 생성되지 않도록 마스크 패턴에 있어서 가상 패턴(DP : dummy pattern)을 두어 MLR 사진 공정을 수행토록하여 문제 해결을 하는 반도체 장치의 금속의 패턴 분리 방법을 제공하는 것이다.

이러한 목적을 달성하기 위한 본 발명의 공정은 다수의 영역으로 패턴 분리될 금속층 위에 제1포토레지스트층을 도포하고, 그 위에 절연층을 적층한후, 다시 제2의 포토레지스트층을 도포하는 단계와, 상기 금속층이 분리 패터닝되도록 분리 영역이 있는 마스크는 그 패턴을 포위하는 또다른 패턴(가상 패턴 : dummy pattern)이 함께 포함되어 있고, 상기 제2의 포토레지스트 상에 마스킹 되어 노광 현상 및 식각을 거쳐 상기 금속층을 패터닝 하는 단계로 이루어져, 금속층에 패턴간 분리 영역이 형성되도록 하는 것을 특징으로 하는 반도체 장치의 금속층의 패턴 분리 방법을 특징으로 하고 있다.

본 발명의 원리에 대하여 이를 설명하기 위해서 적용예를 나타낸 제5도 내지 제7도를 참조하여 상세히 설명한다.

제5도는 제1의 적용예이며 제7도는 제2의 적용예를 나타내고 있으나 여타 변형된 적용예가 본 발명의 범위내에서 응용 가능하다.

먼저 제5도에 도시된 바는 종래예의 설명에서와 같이 다층 포토레지스트층에 의한 금속층의 패터닝 기법을 사용한 것에 있어서 본 발명이 적용된 것을 나타낸 것이다.

제5(a)의 정면도에 대한 단면 형상은 종래예를 설명한 제1도의 경우와 동일하거나 또는 유사하다.

제5도(a)에서, 참조부호 '31', '32'는 패터닝될 영역을 나타내고 있고, 이들 패터닝된 금속층은 패터닝에 의해 이웃하게 되는 다른 패턴 영역(33), (34)들과 분리되도록 식각될 영역 '35', '36'에 의해 분리된다.

제1패턴 영역(31), 제2패턴 영역(32)은 제3패턴 영역(34)과 분리 영역(36)에 의해 종래예인 제1도와 같이 분리될 수 있으나 본 발명 목적에 따라서, 제3패턴 영역(34)과 각각의 제1, 제2패턴 영역(31), (32)은 그들 사이에 가상의 패턴(DP ; dummy pattern)영역(33)이 개재되어 있다. 이 가상 패턴(33)은 제1패턴과 제2패턴 영역을 포위하도록 배치되어 있다.

제5도(a)의 형상은 사진 식각 공정을 위한 마스크 패턴과 동일하다.

이 마스크는 여기 도시는 없으나, 다수의 영역 즉 본 예에서와 같은 '31', '32'로 패턴 분리될 금속층 위에 제1포토레지스트층을 도포하고, 그 위에 절연층을 도포한 후, 다시 제2의 포토레지스트층을 도포하는 단계를 거쳐 제2포토레지스트층 상에 마스킹된다.

이어서, 노광 현상을 거치면 분리 영역(35), (36)에는 층간 절연층이 노출되고 계속하여 식각 처리하면, 제5도(b)와 같이 가상 패턴 영역(33)과 제3패턴 영역(34)간 분리 영역(36)에만 폴리머(37)가 생성되어 이 분리 영역 밑의 금속층이 식각되어 제거됨을 방지하도록 상기 폴리머가 마스킹 작용을 하게 되고, 한편으로 가상 패턴 영역(33)과 제1패턴, 제2패턴 영역(31), (32)간 분리 영역(35)에는 어떠한 폴리머도 생기지 않으므로 원하는바 패턴 분리 작업이 가능해진다.

제5도(b)에서 참조부호 '37'은 폴리머가 생성된 것을 나타내고, '38'은 금속층을 나타낸다.

금속층 위의 제1포토레지스트층을 에칭해 낼때, 가상 패턴 영역(33)과 제3패턴 영역(34)간 분리 영역(36)의 간격은 로딩 효과를 최소화하는 작용을 하여 제1도(b)와 같이 제3패턴 영역과 인접한 분리 영역에 폴리머가 생성되는 것을 억제한다.

제6도는 제5도의 원리를 적용한 예로서, 64M 용량의 DRAM에 있어서, 금속 패턴을 형성할 때 적용시킨 예를 나타낸 것이다. 참조부호 '41'의 패턴 영역은 분리 영역(44)로 분리되어 서로 인접해 있는 일군의 영역 내의 일영역이며, 이들 일군의 영역은 제3의 패턴 영역(42)으로부터 분리되는 분리 영역(45)과 패턴 분리 영역(44)간의 가상 패턴 영역(43)으로 포위된다. 따라서, 제5도의 원리가 그대로 적용되어 패턴 분리 영역(44)에는 폴리머 없이 금속층이 노출되므로 이 노출된 금속층을 에칭하므로써 금속층을 패터닝할 수 있게 된다.

다음에 또다른 적용예로서 제7도 및 제8도를 참조하여 설명한다.

제7도(a)에 도시된 예는 'A'의 영역에 있어서, 금속층 패턴이 소정 간격으로 분리된 라인 형태로 배열을 이루고 있고 이 금속 라인군이 이웃한 또 다른 제3의 패턴 영역(B)과 일정 간격(S)으로 분리된 경우를 나타내고 있다. 이 패턴간 분리 영역(S)은 금속 라인군을 이루는 영역(A)에서의 라인간 간격(54) 보다는 넓고 본 발명의 목적에 따라 이 영역내에는 도시된 바와 같이 가상 패턴 라인(55)이 형성되어 있다.

본 예의 경우에 있어서도 다층 레지스트막에 의한 금속층의 패터닝 작업이 행해진다는 것은 앞에서의 예와 동일하다. 제7도(b)는 제7도(a)의 도면에서 Y-Y' 라인을 따라 취해진 단면을 나타낸 것으로 이 단계는 다수의 영역(즉, '52'의 부분)으로 패턴 분리될 금속층(51)위에 제1포토레지스트츠층을 도포하고, 그 위에 절연층을 도포한 후, 다시 제2의 포토레지스트층을 도포하는 단계를 거쳐 제7도(a)의 패턴 형상을 갖는 마스크 작업에 따라서 제2포토레지스트층이 제거되고 마스트 패턴대로 제2포토레지스트층(52)이 패터닝 되므로서 금속층(51)이 식각될 부분에서 노출된 단계이다. 제7도에서 참조부호 '53'은 층간 절연층을 나타낸다.

비교적 넓은 공간(S)에 가상 패턴 라인을 설치하여 포토레지스트 에칭후에도 다른 패턴과 동일한 일정량의 폴리머 만이, 제7도(b)의 참조부호 '56'과 같이 형성된다.

제8도는 제7도의 예에 대한 보다 구체적인 적용예를 나타내고 있는 것으로 64M 용량의 DRAM에 있어서, 금속 패터닝 단계 진행시 본 발명이 적용된 바를 나타낸다. 제8도에서 'A'는 제7도(a)와 같이 이를테면 메모리 셀 어레이를 영역을 나타내고 'C'의 영역은 메모리 셀에 관련된 주변 회로부를 나타내고 있고, 이것은 가상 패턴 영역(D)을 포함하고 있다. 제8도에서 빗금침영역들은 패턴간 분리 영역, 즉 식각되어 제어될 영역들을 나타내고 있고, 특히 가상 패턴 영역(D)은 하나의 이어진 라인 보다는 분리 영역(D1)들로 분리된 다수의 패턴 영역(D2)들로 구성되어 분리 영역에서 폴리머가 생성되는 것을 억제하고 있다.

이와 같이 본 발명은 금속층의 패턴 형성을 위해 다층 레지스트에 의한 금속층 패터닝 공정을 사용할 때 제1의 포토레지스트층의 에칭시 항상 발생하는 폴리머를 본 발명의 가상 패턴을 이용하여 최소화하므로서 금속층의 에칭후 스트림 작업할 때 폴리머를 안전하게 제거할 수 있게 된다.

Claims (3)

1. 다수의 영역으로 패턴 분리될 금속층 위에 제1포토레지스트층을 도포하고, 그 위에 절연층을 적층한 후, 다시 제2의 포토레지스트층을 도포하는 단계와, 상기 금속층이 분리 패터닝되도록 분리 영역이 있는 마스크는 그 패턴을 포위하는 또다른 패턴(가상 패턴 : dummy pattern)이 함께 포함되어 있고, 상기 제2의 포토레지스 상에 마스킹 되어 노광 현상 및 식각을 거쳐 상기 금속층을 패터닝 하는 단계로 이루어져, 금속층에 패턴간 분리 영역이 형성되도록 하는 것을 특징으로 하는 반도체 장치의 금속층의 패턴 분리 방법.
2. 제1항에 있어서, 상기 다수의 영역은 각각의 분리 영역이 인접하여 있는 일군의 영역이며, 이 일군의 영역마다 이를 포위하는 분리 영역인 가상 패턴 영역이 형성되도록 하여 사진 식각을 행하는 것을 특징으로 하는 반도체 장치의 금속층의 패턴 분리 방법.
3. 제1항에 있어서, 상기 다수의 영역은 일정 간격으로 배열되는 라인 형태이며, 이 다수의 영역과 이웃한 또다른 패턴 영역과 분리되는 영역에 또다른 분리 패턴인 가상 패턴을 형성하도록 하여 사진 식각을 행하는 것을 특징으로 하는 반도체 장치의 금속층의 패턴 분리 방법.