JPH05267563A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05267563A JPH05267563A JP4092080A JP9208092A JPH05267563A JP H05267563 A JPH05267563 A JP H05267563A JP 4092080 A JP4092080 A JP 4092080A JP 9208092 A JP9208092 A JP 9208092A JP H05267563 A JPH05267563 A JP H05267563A
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- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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Abstract
(57)【要約】
【目的】 半導体デバイスの主面側と裏面側にパターニ
ングされた配線層を形成することにより配線の自由度の
向上を図り、配線の多層化を容易にする。 【構成】 ＳＯＩ基板の主面上に通常プロセスによりデ
バイス層３を形成し、その後支持基板１１を主面側に張
りつけ、ＳＯＩ基板の絶縁体膜２が露出するまで裏面側
の基板１を除去する。次に絶縁体膜に接続孔を形成し、
配線層１６，１７を裏面に形成する。また張りつけＷＳ
ＩにおいてもＳＯＩ基板を用いて、裏面から絶縁体膜を
露出させればＷＳＩウエハ上の任意の場所に電極を形成
できる。
ングされた配線層を形成することにより配線の自由度の
向上を図り、配線の多層化を容易にする。 【構成】 ＳＯＩ基板の主面上に通常プロセスによりデ
バイス層３を形成し、その後支持基板１１を主面側に張
りつけ、ＳＯＩ基板の絶縁体膜２が露出するまで裏面側
の基板１を除去する。次に絶縁体膜に接続孔を形成し、
配線層１６，１７を裏面に形成する。また張りつけＷＳ
ＩにおいてもＳＯＩ基板を用いて、裏面から絶縁体膜を
露出させればＷＳＩウエハ上の任意の場所に電極を形成
できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より詳しくはその電極及び配線層の
形成方法の改良を図ったものに関するものである。
の製造方法に関し、より詳しくはその電極及び配線層の
形成方法の改良を図ったものに関するものである。
【０００２】
【従来の技術】高度情報化社会を実現するための有力な
技術として、半導体集積回路のより一層の高密度化，多
機能化が求められている。このようなシステム側からの
要求を満たすために、半導体集積回路の製造プロセスに
おいても、微細加工技術の改良が精力的に進められてお
り、配線技術においても配線材料の検討や配線構造の改
良が進んでいる。また種々の回路を１枚のウエハ上に形
成してシステムを構成する、いわゆるＷＳＩ(Wafer Sca
le Integration) も多機能化の点から関心を集めてい
る。
技術として、半導体集積回路のより一層の高密度化，多
機能化が求められている。このようなシステム側からの
要求を満たすために、半導体集積回路の製造プロセスに
おいても、微細加工技術の改良が精力的に進められてお
り、配線技術においても配線材料の検討や配線構造の改
良が進んでいる。また種々の回路を１枚のウエハ上に形
成してシステムを構成する、いわゆるＷＳＩ(Wafer Sca
le Integration) も多機能化の点から関心を集めてい
る。
【０００３】一方、配線構造では配線層を上方に積み重
ねて多層化する、いわゆる多層配線構造を採ることで、
デバイスの高速動作，高信頼性及び多機能化を図ってお
り、現在、高集積化デバイスではゲート配線も含めると
４〜６層の多層配線が用いられている。また、ＷＳＩで
はＷＳＩデバイス２枚を互いに電気的接触をとるように
張り合わせることで、さらに高密度化，多機能化を進め
る構造が提案されている。
ねて多層化する、いわゆる多層配線構造を採ることで、
デバイスの高速動作，高信頼性及び多機能化を図ってお
り、現在、高集積化デバイスではゲート配線も含めると
４〜６層の多層配線が用いられている。また、ＷＳＩで
はＷＳＩデバイス２枚を互いに電気的接触をとるように
張り合わせることで、さらに高密度化，多機能化を進め
る構造が提案されている。
【０００４】
【発明が解決しようとする課題】ところで、配線層の多
層化によりデバイス性能は向上するが、表面凹凸の増大
やストレスの増大などの問題により、デバイス作成プロ
セスはより複雑になる。また、より一層の多層化を進め
ることも非常に難しい。一方、上記のような張り合わせ
ＷＳＩデバイスでは、２枚のＷＳＩの回路形成面が互い
に対向するように形成すると、両者を電気的に接続する
ために配線までを揃えて形成する必要があり、このた
め、通常は、２枚のＷＳＩの回路形成面が同一方向を向
くように張り合わせるが、このようにすると、図４(a)
に示すように最終的に電極を形成する場所が限られてし
まい、２枚のウエハＷＳＩ１，ＷＳＩ２のうち１枚は他
方のウエハに電極３０が形成できるようにその径を小さ
くする等の加工が必要となる。また、図４(b) は１枚の
ウエハＷＳＩ１の上に複数のチップＣ１〜Ｃ４を張り合
わせることにより、高密度化，多機能化を図ったもので
あるが、図４(a) と同様に、最終的に電極を形成する場
所が限られてしまう。
層化によりデバイス性能は向上するが、表面凹凸の増大
やストレスの増大などの問題により、デバイス作成プロ
セスはより複雑になる。また、より一層の多層化を進め
ることも非常に難しい。一方、上記のような張り合わせ
ＷＳＩデバイスでは、２枚のＷＳＩの回路形成面が互い
に対向するように形成すると、両者を電気的に接続する
ために配線までを揃えて形成する必要があり、このた
め、通常は、２枚のＷＳＩの回路形成面が同一方向を向
くように張り合わせるが、このようにすると、図４(a)
に示すように最終的に電極を形成する場所が限られてし
まい、２枚のウエハＷＳＩ１，ＷＳＩ２のうち１枚は他
方のウエハに電極３０が形成できるようにその径を小さ
くする等の加工が必要となる。また、図４(b) は１枚の
ウエハＷＳＩ１の上に複数のチップＣ１〜Ｃ４を張り合
わせることにより、高密度化，多機能化を図ったもので
あるが、図４(a) と同様に、最終的に電極を形成する場
所が限られてしまう。
【０００５】この発明は、上記のような従来のものの問
題点を解消するためになされたもので、配線の自由度が
大きく、電極を形成する場所の制限がなくなり、かつ容
易に多層化を図れる半導体装置およびその製造方法を提
供することを目的とする。
題点を解消するためになされたもので、配線の自由度が
大きく、電極を形成する場所の制限がなくなり、かつ容
易に多層化を図れる半導体装置およびその製造方法を提
供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、絶縁膜上に形成された半導体層にデバイスを作成
し、配線層もしくは電極をデバイスの主面側及び裏面側
に形成するようにしたものである。
置は、絶縁膜上に形成された半導体層にデバイスを作成
し、配線層もしくは電極をデバイスの主面側及び裏面側
に形成するようにしたものである。
【０００７】また、この発明に係る半導体装置は、２つ
の半導体層の主面にデバイスを作成し、少なくともその
一方の半導体層の裏面に絶縁膜を形成し、他方は半導体
基板を形成し、２つの半導体層の主面同士を張り合わせ
て相互に電気的接触を取るとともに、絶縁膜の露出面上
に配線層もしくは電極を形成するようにしたものであ
る。
の半導体層の主面にデバイスを作成し、少なくともその
一方の半導体層の裏面に絶縁膜を形成し、他方は半導体
基板を形成し、２つの半導体層の主面同士を張り合わせ
て相互に電気的接触を取るとともに、絶縁膜の露出面上
に配線層もしくは電極を形成するようにしたものであ
る。
【０００８】また、この発明に係る半導体装置の製造方
法は、半導体基板表面に絶縁膜を介して形成された半導
体層の主面に半導体デバイスを形成し、上記半導体デバ
イスを形成した後、当該デバイスの主面側に層間絶縁膜
を介して支持基板を接合し、上記半導体基板を除去して
上記絶縁膜を露出させ、上記半導体デバイスの電気的接
触を取るための接続孔を上記絶縁膜に形成した後、上記
絶縁膜の露出面上に配線層もしくは電極を形成するよう
にしたものである。
法は、半導体基板表面に絶縁膜を介して形成された半導
体層の主面に半導体デバイスを形成し、上記半導体デバ
イスを形成した後、当該デバイスの主面側に層間絶縁膜
を介して支持基板を接合し、上記半導体基板を除去して
上記絶縁膜を露出させ、上記半導体デバイスの電気的接
触を取るための接続孔を上記絶縁膜に形成した後、上記
絶縁膜の露出面上に配線層もしくは電極を形成するよう
にしたものである。
【０００９】さらに、この発明に係る半導体装置の製造
方法は、第１，第２の半導体基板の表面に、少なくとも
その一方は絶縁膜を介し他方は直接接触するように第
１，第２の半導体層を形成し、上記第１，第２の半導体
層の主面に半導体デバイスを形成し、上記第１，第２の
半導体基板を、その半導体主面同士を張り合わせて相互
に電気的接触を取り、上記絶縁膜を介して形成された半
導体層に形成されたデバイスの裏面側から当該絶縁層が
露出するまで半導体基板を除去し、上記半導体デバイス
の電気的接触を取るための接続孔を当該絶縁膜に形成し
た後、当該絶縁膜の露出面上に配線層もしくは電極を形
成するようにしたものである。
方法は、第１，第２の半導体基板の表面に、少なくとも
その一方は絶縁膜を介し他方は直接接触するように第
１，第２の半導体層を形成し、上記第１，第２の半導体
層の主面に半導体デバイスを形成し、上記第１，第２の
半導体基板を、その半導体主面同士を張り合わせて相互
に電気的接触を取り、上記絶縁膜を介して形成された半
導体層に形成されたデバイスの裏面側から当該絶縁層が
露出するまで半導体基板を除去し、上記半導体デバイス
の電気的接触を取るための接続孔を当該絶縁膜に形成し
た後、当該絶縁膜の露出面上に配線層もしくは電極を形
成するようにしたものである。
【００１０】
【作用】この発明における半導体装置においては、絶縁
膜上に形成された半導体層にデバイスを作成し、配線層
もしくは電極をデバイスの主面側及び裏面側に形成する
ようにしたので、半導体デバイスの表面および裏面の両
方に配線または電極を形成することができ、配線の自由
度が大きくなり、容易に多層化を達成できる。
膜上に形成された半導体層にデバイスを作成し、配線層
もしくは電極をデバイスの主面側及び裏面側に形成する
ようにしたので、半導体デバイスの表面および裏面の両
方に配線または電極を形成することができ、配線の自由
度が大きくなり、容易に多層化を達成できる。
【００１１】また、この発明に係る半導体装置において
は、２つの半導体層の主面にデバイスを作成し、少なく
ともその一方の半導体層の裏面に絶縁膜を形成し、他方
は半導体基板を形成し、２つの半導体層の主面同士を張
り合わせて相互に電気的接触を取るとともに、絶縁膜の
露出面上に配線層もしくは電極を形成するようにしたの
で、２つの半導体層の主面同士を張り合わせる場合の配
線の自由度が大きくなり、電極を形成する場所の制限を
なくすことができる。
は、２つの半導体層の主面にデバイスを作成し、少なく
ともその一方の半導体層の裏面に絶縁膜を形成し、他方
は半導体基板を形成し、２つの半導体層の主面同士を張
り合わせて相互に電気的接触を取るとともに、絶縁膜の
露出面上に配線層もしくは電極を形成するようにしたの
で、２つの半導体層の主面同士を張り合わせる場合の配
線の自由度が大きくなり、電極を形成する場所の制限を
なくすことができる。
【００１２】また、この発明に係る半導体装置の製造方
法においては、半導体基板表面に絶縁膜を介して形成さ
れた半導体層の主面に半導体デバイスを形成し、上記半
導体デバイスを形成した後、当該デバイスの主面側に層
間絶縁膜を介して支持基板を接合し、上記半導体基板を
除去して上記絶縁膜を露出させ、上記半導体デバイスの
電気的接触を取るための接続孔を上記絶縁膜に形成した
後、上記絶縁膜の露出面上に配線層もしくは電極を形成
するようにしたので、半導体デバイスの表面および裏面
の両方に配線または電極を形成することができ、配線の
自由度が大きくなり、容易に多層化を達成できる装置を
実際に得ることができる。
法においては、半導体基板表面に絶縁膜を介して形成さ
れた半導体層の主面に半導体デバイスを形成し、上記半
導体デバイスを形成した後、当該デバイスの主面側に層
間絶縁膜を介して支持基板を接合し、上記半導体基板を
除去して上記絶縁膜を露出させ、上記半導体デバイスの
電気的接触を取るための接続孔を上記絶縁膜に形成した
後、上記絶縁膜の露出面上に配線層もしくは電極を形成
するようにしたので、半導体デバイスの表面および裏面
の両方に配線または電極を形成することができ、配線の
自由度が大きくなり、容易に多層化を達成できる装置を
実際に得ることができる。
【００１３】さらに、この発明に係る半導体装置の製造
方法においては、第１，第２の半導体基板の表面に、少
なくともその一方は絶縁膜を介し他方は直接接触するよ
うに第１，第２の半導体層を形成し、上記第１，第２の
半導体層の主面に半導体デバイスを形成し、上記第１，
第２の半導体基板を、その半導体主面同士を張り合わせ
て相互に電気的接触を取り、上記絶縁膜を介して形成さ
れた半導体層に形成されたデバイスの裏面側から当該絶
縁層が露出するまで半導体基板を除去し、上記半導体デ
バイスの電気的接触を取るための接続孔を当該絶縁膜に
形成した後、当該絶縁膜の露出面上に配線層もしくは電
極を形成するようにしたので、２つの半導体層の主面同
士を張り合わせる場合の配線の自由度が大きくなり、電
極を形成する場所の制限をなくすことができる装置を実
際に得ることができる。
方法においては、第１，第２の半導体基板の表面に、少
なくともその一方は絶縁膜を介し他方は直接接触するよ
うに第１，第２の半導体層を形成し、上記第１，第２の
半導体層の主面に半導体デバイスを形成し、上記第１，
第２の半導体基板を、その半導体主面同士を張り合わせ
て相互に電気的接触を取り、上記絶縁膜を介して形成さ
れた半導体層に形成されたデバイスの裏面側から当該絶
縁層が露出するまで半導体基板を除去し、上記半導体デ
バイスの電気的接触を取るための接続孔を当該絶縁膜に
形成した後、当該絶縁膜の露出面上に配線層もしくは電
極を形成するようにしたので、２つの半導体層の主面同
士を張り合わせる場合の配線の自由度が大きくなり、電
極を形成する場所の制限をなくすことができる装置を実
際に得ることができる。
【００１４】
【実施例】実施例１ 以下、この発明の一実施例を工程断面図に基づいて説明
する。図１(a) は本発明の一実施例による半導体装置が
形成される半導体基板を説明するもので、半導体基板１
上に絶縁体層２を介して半導体層３が形成された、いわ
ゆるＳＯＩ基板である。本実施例においては、ＳＯＩ基
板であればその製法によらず同様な効果が期待できる
が、ここではＳＯＩ基板としてＳＩＭＯＸ(Separation
by Implated Oxygen) ウエハを例に取る。このＳＩＭＯ
Ｘウエハは例えば０．５ｍｍの厚さで形成されたシリコ
ン基板１上に絶縁体層（二酸化シリコン）２が約０．５
μｍの厚さで、その上にシリコン単結晶膜３が約０．１
μｍの厚さでそれぞれ形成されている。
する。図１(a) は本発明の一実施例による半導体装置が
形成される半導体基板を説明するもので、半導体基板１
上に絶縁体層２を介して半導体層３が形成された、いわ
ゆるＳＯＩ基板である。本実施例においては、ＳＯＩ基
板であればその製法によらず同様な効果が期待できる
が、ここではＳＯＩ基板としてＳＩＭＯＸ(Separation
by Implated Oxygen) ウエハを例に取る。このＳＩＭＯ
Ｘウエハは例えば０．５ｍｍの厚さで形成されたシリコ
ン基板１上に絶縁体層（二酸化シリコン）２が約０．５
μｍの厚さで、その上にシリコン単結晶膜３が約０．１
μｍの厚さでそれぞれ形成されている。
【００１５】図１(b) は図１(a) のシリコン単結晶膜３
にデバイスを形成した様子を示している。この図１(b)
において、４はリン，砒素，ボロン等がドープされた不
純物層であり、例えば１０００〜３０００オングストロ
ーム程度の厚さで形成されている。５は層間絶縁膜であ
り、ここではＣＶＤ法による酸化膜が例えば２０００〜
３０００オングストローム程度の厚さで形成されてい
る。６，７は配線で、ここではポリシリコンにより約３
０００オングストローム程度の厚さで形成されている。
にデバイスを形成した様子を示している。この図１(b)
において、４はリン，砒素，ボロン等がドープされた不
純物層であり、例えば１０００〜３０００オングストロ
ーム程度の厚さで形成されている。５は層間絶縁膜であ
り、ここではＣＶＤ法による酸化膜が例えば２０００〜
３０００オングストローム程度の厚さで形成されてい
る。６，７は配線で、ここではポリシリコンにより約３
０００オングストローム程度の厚さで形成されている。
【００１６】次に、図１(c) に示すように、デバイスの
表面に常圧ＣＶＤ法等により絶縁膜（ＢＰＳＧ）１２を
形成し、その表面を平坦化した後、約０．５ｍｍ厚の支
持基板（シリコンウエハあるいはガラス基板）１１を張
り付ける。絶縁膜の平坦化は研磨や熱処理により行な
い、張り付けは平坦化の際の熱処理と同時に、あるいは
研磨の後の熱処理により行なうが、ここで支持基板の張
りつけは既に形成しているデバイスの特性を損ねないよ
うに注意する必要がある。即ち、デバイスの配線層がポ
リシリコンや高融点金属、あるいはシリコンと高融点金
属の化合物で形成されている場合には、通常のデバイス
プロセスの処理温度内であれば特に問題はない。しか
し、配線にアルミ等の金属を用いた場合には処理温度を
高くできない。例えば、アルミの場合はシリコンとの共
晶点が約６００℃であるため、それより低い温度で処理
しなければならなくなる。
表面に常圧ＣＶＤ法等により絶縁膜（ＢＰＳＧ）１２を
形成し、その表面を平坦化した後、約０．５ｍｍ厚の支
持基板（シリコンウエハあるいはガラス基板）１１を張
り付ける。絶縁膜の平坦化は研磨や熱処理により行な
い、張り付けは平坦化の際の熱処理と同時に、あるいは
研磨の後の熱処理により行なうが、ここで支持基板の張
りつけは既に形成しているデバイスの特性を損ねないよ
うに注意する必要がある。即ち、デバイスの配線層がポ
リシリコンや高融点金属、あるいはシリコンと高融点金
属の化合物で形成されている場合には、通常のデバイス
プロセスの処理温度内であれば特に問題はない。しか
し、配線にアルミ等の金属を用いた場合には処理温度を
高くできない。例えば、アルミの場合はシリコンとの共
晶点が約６００℃であるため、それより低い温度で処理
しなければならなくなる。
【００１７】本実施例では絶縁膜として、ＢＰＳＧ１２
のリフローを用いた張りつけ方法を示しているが、この
他の絶縁膜をはさんでポリシリコンを堆積しこれを研磨
で平坦にした後、支持基板に張りつける方法なども考え
られる。またアルミ等の金属配線を用いている場合に
は、ポリイミドなどの樹脂により接着することも考えら
れる。このように支持基板を張りつけた後、図１(d) の
ようにシリコン基板１を除去して絶縁体層２を露出させ
る。シリコン基板１の除去は研磨や化学処理を用いて行
えばよい。このように絶縁体層２が露出されれば、図１
(e) のようにＣＶＤ酸化膜や常圧ＣＶＤ法によるＢＰＳ
Ｇ膜により層間絶縁膜１３，１４を３０００〜４０００
オングストロームの厚さに形成して容易に裏面側に配線
層１６，１７を形成することができる。この後、絶縁体
層２にデバイス層（配線層を含む）へ電気的接触を取る
ための接続孔を形成する際に、デバイス層を形成すると
きに使用した位置合わせマークが絶縁体層（ガラス）２
を透過してその裏面から見えるため、これをを用いて位
置合わせを行なうことができるため、パターン合わせ精
度も高い。また裏面側は平坦であるため、通常のプロセ
スを用いてより高次の多層化が可能である。
のリフローを用いた張りつけ方法を示しているが、この
他の絶縁膜をはさんでポリシリコンを堆積しこれを研磨
で平坦にした後、支持基板に張りつける方法なども考え
られる。またアルミ等の金属配線を用いている場合に
は、ポリイミドなどの樹脂により接着することも考えら
れる。このように支持基板を張りつけた後、図１(d) の
ようにシリコン基板１を除去して絶縁体層２を露出させ
る。シリコン基板１の除去は研磨や化学処理を用いて行
えばよい。このように絶縁体層２が露出されれば、図１
(e) のようにＣＶＤ酸化膜や常圧ＣＶＤ法によるＢＰＳ
Ｇ膜により層間絶縁膜１３，１４を３０００〜４０００
オングストロームの厚さに形成して容易に裏面側に配線
層１６，１７を形成することができる。この後、絶縁体
層２にデバイス層（配線層を含む）へ電気的接触を取る
ための接続孔を形成する際に、デバイス層を形成すると
きに使用した位置合わせマークが絶縁体層（ガラス）２
を透過してその裏面から見えるため、これをを用いて位
置合わせを行なうことができるため、パターン合わせ精
度も高い。また裏面側は平坦であるため、通常のプロセ
スを用いてより高次の多層化が可能である。
【００１８】実施例２ ＳＯＩにＭＯＳＦＥＴを形成した場合、基板浮遊効果に
より電流特性にキンクが発生したり耐圧が低くなるとい
う問題がある。これを解決するには基板部を接地すれば
よい。これは図２に示すようにシリコン基板１を除去し
て絶縁体層２を露出させ、絶縁体層２の所要箇所、即ち
シリコン単結晶層３に相当する箇所を開口して配線１６
を形成し、これを所定の電位に接続することにより容易
に実現できる。また、裏面の基板を除去する際の支持基
板の張りつけに接着剤を用い、裏面配線を行った後、別
の支持基板を裏面側に張りつけ表面側の支持基板を除去
するというプロセスフローも考えられる。
より電流特性にキンクが発生したり耐圧が低くなるとい
う問題がある。これを解決するには基板部を接地すれば
よい。これは図２に示すようにシリコン基板１を除去し
て絶縁体層２を露出させ、絶縁体層２の所要箇所、即ち
シリコン単結晶層３に相当する箇所を開口して配線１６
を形成し、これを所定の電位に接続することにより容易
に実現できる。また、裏面の基板を除去する際の支持基
板の張りつけに接着剤を用い、裏面配線を行った後、別
の支持基板を裏面側に張りつけ表面側の支持基板を除去
するというプロセスフローも考えられる。
【００１９】このように、上記実施例１，２によれば、
半導体デバイスの主面側と裏面側の両面にパターニング
された配線層を形成することができ、配線の自由度の向
上や多層化が容易に達成できる。
半導体デバイスの主面側と裏面側の両面にパターニング
された配線層を形成することができ、配線の自由度の向
上や多層化が容易に達成できる。
【００２０】実施例３ 本実施例によるＷＳＩの電極形成方法を説明する。図３
(a) は張り合わせる前の２枚のＷＳＩを示している。そ
れぞれのＡウエハ，Ｂウエハには各種の回路が形成され
ており、また配線層も形成されているが、ここではウエ
ハ上のバンプ２０だけを示している。なおこのバンプが
それぞれの回路の配線に接続されていることはいうまで
もない。ＡウエハはＳＯＩ基板に形成したもので、Ｂウ
エハは通常のバルクシリコンに形成したものである。そ
れぞれのウエハは張り合わせ時にお互いに電気的接触が
取れるようにバンプ２０を形成している。このバンプ２
０は少なくとも一方の側のウエハに形成されるものをイ
ンジウムや半田等の低融点金属で形成しておき、Ａウエ
ハ，Ｂウエハを赤外線露光器により位置合わせし、これ
を熱処理して張り合わせた後、図３(b) のようにＡウエ
ハの裏面側のシリコン基板を絶縁体膜が露出するまで除
去する。次に図３(c) のように絶縁体膜にコンタクトホ
ールを開口し、電極部３０を形成する。これを電極形成
面からみると、図３(d) のようにウエハ上の任意の場所
に電極を形成でき、電極形成の自由度が大幅に向上す
る。本実施例ではＢウエハとしてバルクシリコンを用い
たが、これがＳＯＩ基板でもなんの問題も生じない。逆
にＢウエハをＳＯＩ基板にすることで、配線の自由度を
さらに上げることも可能である。また以上の説明では、
ウエハスケールでの実施例を説明したが、これはチップ
レベルで２枚を張り合わせたものについても適用できる
ことは言うまでもない。
(a) は張り合わせる前の２枚のＷＳＩを示している。そ
れぞれのＡウエハ，Ｂウエハには各種の回路が形成され
ており、また配線層も形成されているが、ここではウエ
ハ上のバンプ２０だけを示している。なおこのバンプが
それぞれの回路の配線に接続されていることはいうまで
もない。ＡウエハはＳＯＩ基板に形成したもので、Ｂウ
エハは通常のバルクシリコンに形成したものである。そ
れぞれのウエハは張り合わせ時にお互いに電気的接触が
取れるようにバンプ２０を形成している。このバンプ２
０は少なくとも一方の側のウエハに形成されるものをイ
ンジウムや半田等の低融点金属で形成しておき、Ａウエ
ハ，Ｂウエハを赤外線露光器により位置合わせし、これ
を熱処理して張り合わせた後、図３(b) のようにＡウエ
ハの裏面側のシリコン基板を絶縁体膜が露出するまで除
去する。次に図３(c) のように絶縁体膜にコンタクトホ
ールを開口し、電極部３０を形成する。これを電極形成
面からみると、図３(d) のようにウエハ上の任意の場所
に電極を形成でき、電極形成の自由度が大幅に向上す
る。本実施例ではＢウエハとしてバルクシリコンを用い
たが、これがＳＯＩ基板でもなんの問題も生じない。逆
にＢウエハをＳＯＩ基板にすることで、配線の自由度を
さらに上げることも可能である。また以上の説明では、
ウエハスケールでの実施例を説明したが、これはチップ
レベルで２枚を張り合わせたものについても適用できる
ことは言うまでもない。
【００２１】このように、上記実施例３によれば、ウエ
ハは張り合わせた後からウエハ上の任意の場所に電極を
形成することができるので、多機能，高集積のＷＳＩデ
バイスを容易に実現できる効果がある。
ハは張り合わせた後からウエハ上の任意の場所に電極を
形成することができるので、多機能，高集積のＷＳＩデ
バイスを容易に実現できる効果がある。
【００２２】
【発明の効果】この発明に係る半導体装置によれば、絶
縁膜上に形成された半導体層にデバイスを作成し、配線
層もしくは電極をデバイスの主面側及び裏面側に形成す
るようにしたので、半導体デバイスの表面および裏面の
両方に配線または電極を形成することができ、配線の自
由度が大きくなり、容易に多層化を達成できる。
縁膜上に形成された半導体層にデバイスを作成し、配線
層もしくは電極をデバイスの主面側及び裏面側に形成す
るようにしたので、半導体デバイスの表面および裏面の
両方に配線または電極を形成することができ、配線の自
由度が大きくなり、容易に多層化を達成できる。
【００２３】また、この発明に係る半導体装置において
は、２つの半導体層の主面にデバイスを作成し、少なく
ともその一方の半導体層の裏面に絶縁膜を形成し、他方
は半導体基板を形成し、２つの半導体層の主面同士を張
り合わせて相互に電気的接触を取るとともに、絶縁膜の
露出面上に配線層もしくは電極を形成するようにしたの
で、２つの半導体層の主面同士を張り合わせる場合の配
線の自由度が大きくなり、電極を形成する場所の制限を
なくすことができる。
は、２つの半導体層の主面にデバイスを作成し、少なく
ともその一方の半導体層の裏面に絶縁膜を形成し、他方
は半導体基板を形成し、２つの半導体層の主面同士を張
り合わせて相互に電気的接触を取るとともに、絶縁膜の
露出面上に配線層もしくは電極を形成するようにしたの
で、２つの半導体層の主面同士を張り合わせる場合の配
線の自由度が大きくなり、電極を形成する場所の制限を
なくすことができる。
【００２４】また、この発明に係る半導体装置の製造方
法においては、半導体基板表面に絶縁膜を介して形成さ
れた半導体層の主面に半導体デバイスを形成し、上記半
導体デバイスを形成した後、当該デバイスの主面側に層
間絶縁膜を介して支持基板を接合し、上記半導体基板を
除去して上記絶縁膜を露出させ、上記半導体デバイスの
電気的接触を取るための接続孔を上記絶縁膜に形成した
後、上記絶縁膜の露出面上に配線層もしくは電極を形成
するようにしたので、半導体デバイスの表面および裏面
の両方に配線または電極を形成することができ、配線の
自由度が大きくなり容易に多層化を達成できる装置を実
際に得ることができる。
法においては、半導体基板表面に絶縁膜を介して形成さ
れた半導体層の主面に半導体デバイスを形成し、上記半
導体デバイスを形成した後、当該デバイスの主面側に層
間絶縁膜を介して支持基板を接合し、上記半導体基板を
除去して上記絶縁膜を露出させ、上記半導体デバイスの
電気的接触を取るための接続孔を上記絶縁膜に形成した
後、上記絶縁膜の露出面上に配線層もしくは電極を形成
するようにしたので、半導体デバイスの表面および裏面
の両方に配線または電極を形成することができ、配線の
自由度が大きくなり容易に多層化を達成できる装置を実
際に得ることができる。
【００２５】さらに、この発明に係る半導体装置の製造
方法においては、第１，第２の半導体基板の表面に、少
なくともその一方は絶縁膜を介し他方は直接接触するよ
うに第１，第２の半導体層を形成し、上記第１，第２の
半導体層の主面に半導体デバイスを形成し、上記第１，
第２の半導体基板を、その半導体主面同士を張り合わせ
て相互に電気的接触を取り、上記絶縁膜を介して形成さ
れた半導体層に形成されたデバイスの裏面側から当該絶
縁層が露出するまで半導体基板を除去し、上記半導体デ
バイスの電気的接触を取るための接続孔を当該絶縁膜に
形成した後、当該絶縁膜の露出面上に配線層もしくは電
極を形成するようにしたので、２つの半導体層の主面同
士を張り合わせる場合の配線の自由度が大きくなり、電
極を形成する場所の制限をなくすことができる装置を実
際に得ることができる。
方法においては、第１，第２の半導体基板の表面に、少
なくともその一方は絶縁膜を介し他方は直接接触するよ
うに第１，第２の半導体層を形成し、上記第１，第２の
半導体層の主面に半導体デバイスを形成し、上記第１，
第２の半導体基板を、その半導体主面同士を張り合わせ
て相互に電気的接触を取り、上記絶縁膜を介して形成さ
れた半導体層に形成されたデバイスの裏面側から当該絶
縁層が露出するまで半導体基板を除去し、上記半導体デ
バイスの電気的接触を取るための接続孔を当該絶縁膜に
形成した後、当該絶縁膜の露出面上に配線層もしくは電
極を形成するようにしたので、２つの半導体層の主面同
士を張り合わせる場合の配線の自由度が大きくなり、電
極を形成する場所の制限をなくすことができる装置を実
際に得ることができる。
【図１】本発明の一実施例による工程断面図である。
【図２】本発明の他の実施例を示す図である。
【図３】本発明の他の実施例による半導体装置を示す図
である。
である。
【図４】従来例の半導体装置を示す図である。
１ シリコン基板 ２ 絶縁体膜（二酸化シリコン） ３ シリコン単結晶膜 ３′ デバイス装置 ４ 不純物層 ５ 層間絶縁膜 ６ 配線１ ７ 配線２ １１ 支持基板 １２ ＢＰＳＧ １３ 層間絶縁膜２ １４ 層間絶縁膜３ １６ 配線３ １７ 配線４ ２０ バンプ ３０ 電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年８月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】本実施例では絶縁膜として、ＢＰＳＧ１２
のリフローを用いた張りつけ方法を示しているが、この
他の絶縁膜をはさんでポリシリコンを堆積しこれを研磨
で平坦にした後、支持基板に張りつける方法なども考え
られる。またアルミ等の金属配線を用いている場合に
は、ポリイミドなどの樹脂により接着することも考えら
れる。このように支持基板を張りつけた後、図１(d) の
ようにシリコン基板１を除去して絶縁体層２を露出させ
る。シリコン基板１の除去は研磨や化学処理を用いて行
えばよい。このように絶縁体層２が露出されれば、図１
(e) のようにＣＶＤ酸化膜や常圧ＣＶＤ法によるＢＰＳ
Ｇ膜により層間絶縁膜１３，１４を３０００〜４０００
オングストロームの厚さに形成して容易に裏面側に配線
層１６，１７を形成することができる。絶縁体層２にデ
バイス層（配線層を含む）へ電気的接触を取るための接
続孔を形成する際に、デバイス層を形成するときに使用
した位置合わせマークが絶縁体層（ガラス）２を透過し
てその裏面から見えるため、これをを用いて位置合わせ
を行なうことができるため、パターン合わせ精度も高
い。また裏面側は平坦であるため、通常のプロセスを用
いてより高次の多層化が可能である。
のリフローを用いた張りつけ方法を示しているが、この
他の絶縁膜をはさんでポリシリコンを堆積しこれを研磨
で平坦にした後、支持基板に張りつける方法なども考え
られる。またアルミ等の金属配線を用いている場合に
は、ポリイミドなどの樹脂により接着することも考えら
れる。このように支持基板を張りつけた後、図１(d) の
ようにシリコン基板１を除去して絶縁体層２を露出させ
る。シリコン基板１の除去は研磨や化学処理を用いて行
えばよい。このように絶縁体層２が露出されれば、図１
(e) のようにＣＶＤ酸化膜や常圧ＣＶＤ法によるＢＰＳ
Ｇ膜により層間絶縁膜１３，１４を３０００〜４０００
オングストロームの厚さに形成して容易に裏面側に配線
層１６，１７を形成することができる。絶縁体層２にデ
バイス層（配線層を含む）へ電気的接触を取るための接
続孔を形成する際に、デバイス層を形成するときに使用
した位置合わせマークが絶縁体層（ガラス）２を透過し
てその裏面から見えるため、これをを用いて位置合わせ
を行なうことができるため、パターン合わせ精度も高
い。また裏面側は平坦であるため、通常のプロセスを用
いてより高次の多層化が可能である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】実施例３ 本実施例によるＷＳＩの電極形成方法を説明する。図３
(a) は張り合わせる前の２枚のＷＳＩを示している。そ
れぞれのＡウエハ，Ｂウエハには各種の回路が形成され
ており、また配線層も形成されているが、ここではウエ
ハ上のバンプ２０だけを示している。なおこのバンプが
それぞれの回路の配線に接続されていることはいうまで
もない。ＡウエハはＳＯＩ基板に形成したもので、Ｂウ
エハは通常のバルクシリコンに形成したものである。そ
れぞれのウエハは張り合わせ時にお互いに電気的接触が
取れるようにバンプ２０を形成している。このバンプ２
０は少なくとも一方の側のウエハに形成されるものをイ
ンジウムや半田等の低融点金属で形成しておき、Ａウエ
ハ，Ｂウエハを赤外線露光器により位置合わせし、これ
を熱処理して張り合わせた後、図３(b) のようにＡウエ
ハの裏面側のシリコン基板を絶縁体膜が露出するまで除
去する。次に図３(c) のように絶縁体膜の任意の場所に
コンタクトホールを開口し、電極部３０あるいは配線層
を形成する。これを電極形成面からみると、図３(d) の
ようにウエハ上の任意の場所に電極を形成でき、電極お
よび配線層形成の自由度が大幅に向上する。本実施例で
はＢウエハとしてバルクシリコンを用いたが、これがＳ
ＯＩ基板でもなんの問題も生じない。逆にＢウエハをＳ
ＯＩ基板にすることで、配線の自由度をさらに上げるこ
とも可能である。また以上の説明では、ウエハスケール
での実施例を説明したが、これはチップレベルで２枚を
張り合わせたものについても適用できることは言うまで
もない。
(a) は張り合わせる前の２枚のＷＳＩを示している。そ
れぞれのＡウエハ，Ｂウエハには各種の回路が形成され
ており、また配線層も形成されているが、ここではウエ
ハ上のバンプ２０だけを示している。なおこのバンプが
それぞれの回路の配線に接続されていることはいうまで
もない。ＡウエハはＳＯＩ基板に形成したもので、Ｂウ
エハは通常のバルクシリコンに形成したものである。そ
れぞれのウエハは張り合わせ時にお互いに電気的接触が
取れるようにバンプ２０を形成している。このバンプ２
０は少なくとも一方の側のウエハに形成されるものをイ
ンジウムや半田等の低融点金属で形成しておき、Ａウエ
ハ，Ｂウエハを赤外線露光器により位置合わせし、これ
を熱処理して張り合わせた後、図３(b) のようにＡウエ
ハの裏面側のシリコン基板を絶縁体膜が露出するまで除
去する。次に図３(c) のように絶縁体膜の任意の場所に
コンタクトホールを開口し、電極部３０あるいは配線層
を形成する。これを電極形成面からみると、図３(d) の
ようにウエハ上の任意の場所に電極を形成でき、電極お
よび配線層形成の自由度が大幅に向上する。本実施例で
はＢウエハとしてバルクシリコンを用いたが、これがＳ
ＯＩ基板でもなんの問題も生じない。逆にＢウエハをＳ
ＯＩ基板にすることで、配線の自由度をさらに上げるこ
とも可能である。また以上の説明では、ウエハスケール
での実施例を説明したが、これはチップレベルで２枚を
張り合わせたものについても適用できることは言うまで
もない。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｚ
Claims (4)
- 【請求項１】 支持基板の上方に絶縁膜を介して形成さ
れた半導体デバイスと、 この半導体デバイスの主面側と裏面側にパターニングさ
れた配線層もしくは電極とを備えたことを特徴とする半
導体装置。 - 【請求項２】 その主面にデバイスが形成され、少なく
ともその一方は裏面に絶縁膜が形成されるとともに他方
は半導体基板が形成され、その主面同士を張り合わせて
相互に電気的接触が取られた第１および第２の半導体層
と、 上記絶縁膜の露出面上に形成された配線層もしくは電極
とを備えたことを特徴とする半導体装置。 - 【請求項３】 半導体基板表面に絶縁膜を介して形成さ
れた半導体層の主面に半導体デバイスを形成する工程
と、 上記半導体デバイスを形成した後、当該デバイスの主面
側に層間絶縁膜を介して支持基板を接合する工程と上記
半導体基板を除去して上記絶縁膜を露出させる工程と、 上記半導体デバイスの電気的接触を取るための接続孔を
上記絶縁膜に形成する工程と、 上記絶縁膜の露出面上に配線層もしくは電極を形成する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 第１，第２の半導体基板の表面に、少な
くともその一方は絶縁膜を介し他方は直接接触するよう
に第１，第２の半導体層を形成する工程と、 上記第１，第２の半導体層の主面に半導体デバイスを形
成する工程と、 上記第１，第２の半導体基板を、その半導体主面同士を
張り合わせて相互に電気的接触を取る工程と、 上記絶縁膜を介して形成された半導体層に形成されたデ
バイスの裏面側から当該絶縁層が露出するまで半導体基
板を除去する工程と、 上記半導体デバイスの電気的接触を取るための接続孔を
当該絶縁膜に形成する工程と、 当該絶縁膜の露出面上に配線層もしくは電極を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092080A JP2948018B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092080A JP2948018B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267563A true JPH05267563A (ja) | 1993-10-15 |
| JP2948018B2 JP2948018B2 (ja) | 1999-09-13 |
Family
ID=14044472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4092080A Expired - Fee Related JP2948018B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2948018B2 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125931A (ja) * | 1996-08-27 | 1998-05-15 | Seiko Epson Corp | 薄膜素子の転写方法，薄膜素子，薄膜集積回路装置，アクティブマトリクス基板および液晶表示装置 |
| JP2003031780A (ja) * | 2001-06-07 | 2003-01-31 | Ind Technol Res Inst | 薄膜トランジスタパネルの製造方法 |
| JP2004288780A (ja) * | 2003-03-20 | 2004-10-14 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2005093757A (ja) * | 2003-09-18 | 2005-04-07 | Sharp Corp | 薄膜半導体装置および薄膜半導体装置の製造方法 |
| JP2005150686A (ja) * | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2005167197A (ja) * | 2003-11-11 | 2005-06-23 | Sharp Corp | ウエハ及び半導体装置並びにこれらの製造方法 |
| JP2007513507A (ja) * | 2003-12-03 | 2007-05-24 | ショット アクチエンゲゼルシャフト | コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント |
| WO2007131867A1 (en) * | 2006-05-16 | 2007-11-22 | International Business Machines Corporation | Dual wired integrated circuit chips |
| USRE40601E1 (en) | 1996-11-12 | 2008-12-09 | Seiko Epson Corporation | Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device |
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| US8203175B2 (en) | 2009-01-22 | 2012-06-19 | Sony Corporation | Semiconductor device and method of manufacturing the same |
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| JP2014504014A (ja) * | 2010-12-16 | 2014-02-13 | テッセラ，インコーポレイテッド | チャネルを用いたボイドフリーウェハ接合 |
| JP2019530218A (ja) * | 2016-09-06 | 2019-10-17 | クアルコム，インコーポレイテッド | 裏面ボディ接点を有するディープトレンチ能動デバイス |
-
1992
- 1992-03-17 JP JP4092080A patent/JP2948018B2/ja not_active Expired - Fee Related
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| JP4651924B2 (ja) * | 2003-09-18 | 2011-03-16 | シャープ株式会社 | 薄膜半導体装置および薄膜半導体装置の製造方法 |
| US7488980B2 (en) | 2003-09-18 | 2009-02-10 | Sharp Kabushiki Kaisha | Thin film semiconductor device and fabrication method therefor |
| JP2005150686A (ja) * | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
| US7390696B2 (en) | 2003-11-11 | 2008-06-24 | Sharp Kabushiki Kaisha | Wafer, semiconductor device, and fabrication methods therefor |
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| US7381627B2 (en) | 2006-05-16 | 2008-06-03 | International Business Machines Corporation | Dual wired integrated circuit chips |
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| Publication number | Publication date |
|---|---|
| JP2948018B2 (ja) | 1999-09-13 |
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