JPH05216527A - グラフィック干渉チェック装置 - Google Patents
グラフィック干渉チェック装置Info
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- JPH05216527A JPH05216527A JP4017815A JP1781592A JPH05216527A JP H05216527 A JPH05216527 A JP H05216527A JP 4017815 A JP4017815 A JP 4017815A JP 1781592 A JP1781592 A JP 1781592A JP H05216527 A JPH05216527 A JP H05216527A
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- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form
- G05B19/406—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form characterised by monitoring or safety
- G05B19/4069—Simulating machining process on screen
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/30—Nc systems
- G05B2219/35—Nc in input of data, input till input file format
- G05B2219/35316—Interference checking between tool, machine, part, chuck, machining range
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Numerical Control (AREA)
Abstract
(57)【要約】
【目的】 本発明はグラフィック干渉チェック装置に関
し、１画面情報を作成するだけで時間と労力を要しない
加工プログラム干渉チェック装置を提供する。 【構成】 本発明の干渉チェック装置は、ホストＣＰＵ
１と、グラフィックコントローラ２と、フレームバッフ
ァー３と、パラレル信号をシリアル信号に変換出力する
Ｐ／Ｓ変換器４と、ビデオ駆動部６と、ビデオ装置１０
とを備え、ホストＣＰＵ１とグラフィックコントローラ
２とフレームバッファー３はバスラインで接続されるグ
ラフィックシステムを有するＮＣ装置において、Ｐ／Ｓ
変換器４から連続的に出力される画素データを画素毎に
ラッチするラッチ回路７とＰ／Ｓ変換器４の出力とラッ
チ回路７の出力とをホストＣＰＵ１から設定された干渉
チェックする２以上の画素情報に関し隣合った２つの画
素情報を比較し干渉検出としホストＣＰＵ１に割込信号
を出力する比較回路８とを備えることを特徴とする。
し、１画面情報を作成するだけで時間と労力を要しない
加工プログラム干渉チェック装置を提供する。 【構成】 本発明の干渉チェック装置は、ホストＣＰＵ
１と、グラフィックコントローラ２と、フレームバッフ
ァー３と、パラレル信号をシリアル信号に変換出力する
Ｐ／Ｓ変換器４と、ビデオ駆動部６と、ビデオ装置１０
とを備え、ホストＣＰＵ１とグラフィックコントローラ
２とフレームバッファー３はバスラインで接続されるグ
ラフィックシステムを有するＮＣ装置において、Ｐ／Ｓ
変換器４から連続的に出力される画素データを画素毎に
ラッチするラッチ回路７とＰ／Ｓ変換器４の出力とラッ
チ回路７の出力とをホストＣＰＵ１から設定された干渉
チェックする２以上の画素情報に関し隣合った２つの画
素情報を比較し干渉検出としホストＣＰＵ１に割込信号
を出力する比較回路８とを備えることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明はＣＮＣ工作機械、産業用
ロボット、グラフィックシステムに関し、特に、ＣＮＣ
工作機械における加工プログラム中のグラフィック干渉
チェック装置に関する。
ロボット、グラフィックシステムに関し、特に、ＣＮＣ
工作機械における加工プログラム中のグラフィック干渉
チェック装置に関する。
【０００２】
【従来の技術】グラフィックシステムを有するＣＮＣ工
作機械において、ＮＣプログラムに従って実際にワーク
を加工する前に、ワークが加工される過程をグラフィッ
クイメージでＣＲＴの画面上を観ながら、刃物同志の干
渉、刃物とワークを固定するクランプ（チャック）部の
干渉、等を事前に検出する干渉チェック装置がある。こ
の干渉チェック装置は、加工前のワークの素材形状、加
工後のワークの形状、チャック形状、テールストック形
状および刃物台の工具形状等をＣＲＴ画面上に描画し、
ＮＣプログラムに従って移動する工具軌跡をＣＲＴ画面
上に描画してシミュレーションし、干渉をモニターする
装置である。この加工プログラム干渉チェック装置の具
体例を以下に説明する。
作機械において、ＮＣプログラムに従って実際にワーク
を加工する前に、ワークが加工される過程をグラフィッ
クイメージでＣＲＴの画面上を観ながら、刃物同志の干
渉、刃物とワークを固定するクランプ（チャック）部の
干渉、等を事前に検出する干渉チェック装置がある。こ
の干渉チェック装置は、加工前のワークの素材形状、加
工後のワークの形状、チャック形状、テールストック形
状および刃物台の工具形状等をＣＲＴ画面上に描画し、
ＮＣプログラムに従って移動する工具軌跡をＣＲＴ画面
上に描画してシミュレーションし、干渉をモニターする
装置である。この加工プログラム干渉チェック装置の具
体例を以下に説明する。
【０００３】図４は従来技術による加工プログラム干渉
チェック装置の構成図である。この干渉チェック装置
は、数値制御装置全体を制御するホストＣＰＵ４１と、
ホストＣＰＵ４１に接続され、複数の画像からなる画面
情報を制御するグラフィックコントローラ４２と、グラ
フィックコントローラ４２に接続され、加工プログラム
における１つの物体の画像を含む画面情報を記憶するフ
レームバッファー４３と、グラフィックコントローラ４
２に接続され、加工プログラムにおける他の１つの物体
の画像を含む画面情報を記憶するフレームバッファー５
３と、フレームバッファー４３から出力されるパラレル
信号を受信し、シリアル信号に変換し、グラフィックコ
ントローラ４２からの指令によりそのシリアル信号を出
力するＰ／Ｓ変換器４４と、フレームバッファー５３か
ら出力されるパラレル信号を受信し、シリアル信号に変
換し、グラフィックコントローラ４２からの指令により
そのシリアル信号を出力するＰ／Ｓ変換器５４とを備
え、比較回路４８は、Ｐ／Ｓ変換器４４の出力とＰ／Ｓ
変換器５４の出力をそれぞれ受け、それらを連続的に比
較して該ホストＣＰＵ４１により予め設定入力された干
渉チェックすべき異なる２つの物体を表す画素のデータ
が同時に入力されたかどうかを確認し同時に入力された
時、干渉と見なし、ホストＣＰＵ４１に割り込み信号を
出力する。ビデオ駆動部４６は、Ｐ／Ｓ変換器４４の出
力とＰ／Ｓ変換器５４の出力を重ね合わせて１つの画面
情報としてのビデオ信号を出力し、ビデオ装置５０に画
像を表示する。さらに、ホストＣＰＵ４１とグラフィッ
クコントローラ４２とフレームバッファー４３とフレー
ムバッファー５３はバスラインで接続されている。
チェック装置の構成図である。この干渉チェック装置
は、数値制御装置全体を制御するホストＣＰＵ４１と、
ホストＣＰＵ４１に接続され、複数の画像からなる画面
情報を制御するグラフィックコントローラ４２と、グラ
フィックコントローラ４２に接続され、加工プログラム
における１つの物体の画像を含む画面情報を記憶するフ
レームバッファー４３と、グラフィックコントローラ４
２に接続され、加工プログラムにおける他の１つの物体
の画像を含む画面情報を記憶するフレームバッファー５
３と、フレームバッファー４３から出力されるパラレル
信号を受信し、シリアル信号に変換し、グラフィックコ
ントローラ４２からの指令によりそのシリアル信号を出
力するＰ／Ｓ変換器４４と、フレームバッファー５３か
ら出力されるパラレル信号を受信し、シリアル信号に変
換し、グラフィックコントローラ４２からの指令により
そのシリアル信号を出力するＰ／Ｓ変換器５４とを備
え、比較回路４８は、Ｐ／Ｓ変換器４４の出力とＰ／Ｓ
変換器５４の出力をそれぞれ受け、それらを連続的に比
較して該ホストＣＰＵ４１により予め設定入力された干
渉チェックすべき異なる２つの物体を表す画素のデータ
が同時に入力されたかどうかを確認し同時に入力された
時、干渉と見なし、ホストＣＰＵ４１に割り込み信号を
出力する。ビデオ駆動部４６は、Ｐ／Ｓ変換器４４の出
力とＰ／Ｓ変換器５４の出力を重ね合わせて１つの画面
情報としてのビデオ信号を出力し、ビデオ装置５０に画
像を表示する。さらに、ホストＣＰＵ４１とグラフィッ
クコントローラ４２とフレームバッファー４３とフレー
ムバッファー５３はバスラインで接続されている。
【０００４】図５は、図４に示す加工プログラム干渉チ
ェック装置の表示画面のグラフィックイメージの例を示
す図である。図５は、フレームバッファー４３において
格納されている赤で示される１つの物体の画像からなる
１画面の画面情報をグラフィックイメージとして表し、
同様に、フレームバッファー５３において格納されてい
る青で示される他の１つの物体の画像からなる１画面の
画面情報をグラフィックイメージとして表し、ビデオ装
置５０においてフレームバッファー４３に表された画面
情報とフレームバッファー５３に表された画面情報とを
重ね合わせた１画面をグラフィックイメージとして表
し、前記２つの物体が重なったところは紫で表してい
る。
ェック装置の表示画面のグラフィックイメージの例を示
す図である。図５は、フレームバッファー４３において
格納されている赤で示される１つの物体の画像からなる
１画面の画面情報をグラフィックイメージとして表し、
同様に、フレームバッファー５３において格納されてい
る青で示される他の１つの物体の画像からなる１画面の
画面情報をグラフィックイメージとして表し、ビデオ装
置５０においてフレームバッファー４３に表された画面
情報とフレームバッファー５３に表された画面情報とを
重ね合わせた１画面をグラフィックイメージとして表
し、前記２つの物体が重なったところは紫で表してい
る。
【０００５】この従来技術による加工プログラム干渉チ
ェック装置は、これらの図が示すように、干渉チェック
を行う物体の数だけ画面情報を用意し、同数のフレーム
バファーにそれぞれ記憶させ、個々の物体の画面情報を
重ね合わせてビデオ装置に表示し、かつ、個々の物体の
画面情報における画像の重なりを比較回路にて検出して
干渉のチェックを行う。この干渉チェック装置は干渉チ
ェックされる異なる２つの物体の画面情報を記憶する２
つのフレームバッファ４３と５３から同一タイミングで
出力される画素情報が異なる時干渉と見なす。すなわ
ち、図５の例では、フレームバッファ４３からの赤と、
フレームバッファ５３からの青とが重なった時干渉と見
なされる。
ェック装置は、これらの図が示すように、干渉チェック
を行う物体の数だけ画面情報を用意し、同数のフレーム
バファーにそれぞれ記憶させ、個々の物体の画面情報を
重ね合わせてビデオ装置に表示し、かつ、個々の物体の
画面情報における画像の重なりを比較回路にて検出して
干渉のチェックを行う。この干渉チェック装置は干渉チ
ェックされる異なる２つの物体の画面情報を記憶する２
つのフレームバッファ４３と５３から同一タイミングで
出力される画素情報が異なる時干渉と見なす。すなわ
ち、図５の例では、フレームバッファ４３からの赤と、
フレームバッファ５３からの青とが重なった時干渉と見
なされる。
【０００６】
【発明が解決しようとする課題】しかしながら、図４に
示す従来技術による加工プログラム干渉チェック装置
は、干渉検出したい物体の数の分だけのフレームバッフ
ァを用意し、それぞれのフレームバッファに干渉検出し
たいそれぞれの物体の画像による画面情報を格納しなけ
ればならず、そのためにフレームバッファのメモリ容量
が増大し、また、その画面情報の作成に時間と労力を費
やすという問題がある。
示す従来技術による加工プログラム干渉チェック装置
は、干渉検出したい物体の数の分だけのフレームバッフ
ァを用意し、それぞれのフレームバッファに干渉検出し
たいそれぞれの物体の画像による画面情報を格納しなけ
ればならず、そのためにフレームバッファのメモリ容量
が増大し、また、その画面情報の作成に時間と労力を費
やすという問題がある。
【０００７】本発明の目的は上述の問題点に鑑み、１つ
のフレームバッファに複数の物体の画像からなる画面情
報を１つの画面情報として格納するだけで、画面情報の
作成に時間と労力を要しない加工プログラム干渉チェッ
ク装置を提供することにある。
のフレームバッファに複数の物体の画像からなる画面情
報を１つの画面情報として格納するだけで、画面情報の
作成に時間と労力を要しない加工プログラム干渉チェッ
ク装置を提供することにある。
【０００８】
【課題を解決するための手段】図１は本発明によるグラ
フィック干渉チェック装置の原理構成図である。前述の
目的を達成する本発明のグラフィック干渉チェック装置
において、ホストＣＰＵ１は干渉チェックする異なる２
以上の画素のデータ（色情報）を予め比較回路８に設定
しておく。画面情報出力回路５は、ホストＣＰＵ１と接
続され、複数の画素からなる画面情報を１つのフレーム
メモリに格納し、その格納した画面情報を次々に出力す
る。ラッチ回路７は、該画面情報出力回路５から連続的
に出力される画素のデータ（色情報）を受けて画素毎に
ラッチし更新する。比較回路８は、該画面情報出力回路
５から現在出力されている画素のデータ（色情報）と該
ラッチ回路７の出力である現在出力されている１画素分
前の画素のデータ（色情報）とを受けて比較し、すなわ
ち、隣合った２つの画素のデータ（色情報）を比較し、
該ホストＣＰＵ１により予め設定入力された干渉チェッ
クすべき２つの画素のデータ（色情報）が隣合った時干
渉と見なし、該ホストＣＰＵ１に割り込み信号を出力す
る。
フィック干渉チェック装置の原理構成図である。前述の
目的を達成する本発明のグラフィック干渉チェック装置
において、ホストＣＰＵ１は干渉チェックする異なる２
以上の画素のデータ（色情報）を予め比較回路８に設定
しておく。画面情報出力回路５は、ホストＣＰＵ１と接
続され、複数の画素からなる画面情報を１つのフレーム
メモリに格納し、その格納した画面情報を次々に出力す
る。ラッチ回路７は、該画面情報出力回路５から連続的
に出力される画素のデータ（色情報）を受けて画素毎に
ラッチし更新する。比較回路８は、該画面情報出力回路
５から現在出力されている画素のデータ（色情報）と該
ラッチ回路７の出力である現在出力されている１画素分
前の画素のデータ（色情報）とを受けて比較し、すなわ
ち、隣合った２つの画素のデータ（色情報）を比較し、
該ホストＣＰＵ１により予め設定入力された干渉チェッ
クすべき２つの画素のデータ（色情報）が隣合った時干
渉と見なし、該ホストＣＰＵ１に割り込み信号を出力す
る。
【０００９】
【作用】本発明のグラフィック干渉チェック装置は、画
面情報出力回路５から連続的に出力される画面情報にお
ける画素のデータをラッチ回路７により画素毎にラッチ
し更新し、比較回路８により画面情報出力回路５から出
力される現在の画素の色情報と、ラッチ回路７の１画素
分前の色情報とを、予めホストＣＰＵ１から設定された
干渉してはならない２以上の色情報に関してのみ比較
し、異なる２つの色情報の画素が隣合った時干渉と見な
しホストＣＰＵ１に割り込み信号を出力する。
面情報出力回路５から連続的に出力される画面情報にお
ける画素のデータをラッチ回路７により画素毎にラッチ
し更新し、比較回路８により画面情報出力回路５から出
力される現在の画素の色情報と、ラッチ回路７の１画素
分前の色情報とを、予めホストＣＰＵ１から設定された
干渉してはならない２以上の色情報に関してのみ比較
し、異なる２つの色情報の画素が隣合った時干渉と見な
しホストＣＰＵ１に割り込み信号を出力する。
【００１０】
【実施例】図２は、本発明による加工プログラム干渉チ
ェック装置の一実施例の構成図である。図２において、
図１の原理構成図と同一符号のものは同一物を示し、図
１における画面情報出力回路５は、図２においてグラフ
ィックコントローラ２とフレームバッファ３とＰ／Ｓ変
換器４とから構成される。以下に図２の説明をする。ホ
ストＣＰＵ１は、数値制御装置全体を制御し、グラフィ
ックコントローラ２と接続され、ワーク、チャック、バ
イト等の形状を定義し、画面情報を決定する。さらに、
ホストＣＰＵ１は、比較回路８に干渉チェックする２以
上の物体の色の情報（Ｒ、Ｇ、Ｂの内の組合せの何れか
２つまたはそれ以上）を設定する。グラフィックコント
ローラ２は、ホストＣＰＵ１で決定された画面情報を、
バスラインを介して、フレームバッファ３に記憶する。
ェック装置の一実施例の構成図である。図２において、
図１の原理構成図と同一符号のものは同一物を示し、図
１における画面情報出力回路５は、図２においてグラフ
ィックコントローラ２とフレームバッファ３とＰ／Ｓ変
換器４とから構成される。以下に図２の説明をする。ホ
ストＣＰＵ１は、数値制御装置全体を制御し、グラフィ
ックコントローラ２と接続され、ワーク、チャック、バ
イト等の形状を定義し、画面情報を決定する。さらに、
ホストＣＰＵ１は、比較回路８に干渉チェックする２以
上の物体の色の情報（Ｒ、Ｇ、Ｂの内の組合せの何れか
２つまたはそれ以上）を設定する。グラフィックコント
ローラ２は、ホストＣＰＵ１で決定された画面情報を、
バスラインを介して、フレームバッファ３に記憶する。
【００１１】フレームバッファー３に記憶された前記画
面情報は、Ｐ／Ｓ変換器４にパラレル信号で出力され、
Ｐ／Ｓ変換器４は、グラフィックコントローラ２からの
指令により、そのパラレル信号をシリアル信号に変換
し、出力する。ビデオ駆動部６は、Ｐ／Ｓ変換器４のシ
リアル信号出力を受け、３色（Ｒ、Ｇ、Ｂ）のビデオ信
号をビデオ装置１０に出力する。ビデオ装置１０は、ビ
デオ駆動部６から出力されるビデオ信号により、すなわ
ち、フレームバッファ３に記憶された画面情報を画面上
に表示する。
面情報は、Ｐ／Ｓ変換器４にパラレル信号で出力され、
Ｐ／Ｓ変換器４は、グラフィックコントローラ２からの
指令により、そのパラレル信号をシリアル信号に変換
し、出力する。ビデオ駆動部６は、Ｐ／Ｓ変換器４のシ
リアル信号出力を受け、３色（Ｒ、Ｇ、Ｂ）のビデオ信
号をビデオ装置１０に出力する。ビデオ装置１０は、ビ
デオ駆動部６から出力されるビデオ信号により、すなわ
ち、フレームバッファ３に記憶された画面情報を画面上
に表示する。
【００１２】ラッチ回路７は、Ｐ／Ｓ変換器４から連続
的に出力されるフレームバッファ３に記憶された画面情
報における画素のデータを画素毎にラッチし、更新す
る。本実施例においては、１画素３ビット画素情報
（Ｒ、Ｇ、Ｂ）がＰ／Ｓ変換器４より出力される。比較
回路８は、Ｐ／Ｓ変換器４の出力とラッチ回路７の出力
とを予めホストＣＰＵ１から設定された干渉チェックす
る異なる２以上の物体の色情報（Ｒ、Ｇ、Ｂの内の組合
せの何れか２つまたはそれ以上）とに関し、隣合った２
つの画素の色情報により比較し、異なる２つの物体が隣
合う時、すなわち、異種の画素の色情報が隣合った時、
干渉と見なし、干渉を検出した時はホストＣＰＵ１に割
り込み信号を出力する。
的に出力されるフレームバッファ３に記憶された画面情
報における画素のデータを画素毎にラッチし、更新す
る。本実施例においては、１画素３ビット画素情報
（Ｒ、Ｇ、Ｂ）がＰ／Ｓ変換器４より出力される。比較
回路８は、Ｐ／Ｓ変換器４の出力とラッチ回路７の出力
とを予めホストＣＰＵ１から設定された干渉チェックす
る異なる２以上の物体の色情報（Ｒ、Ｇ、Ｂの内の組合
せの何れか２つまたはそれ以上）とに関し、隣合った２
つの画素の色情報により比較し、異なる２つの物体が隣
合う時、すなわち、異種の画素の色情報が隣合った時、
干渉と見なし、干渉を検出した時はホストＣＰＵ１に割
り込み信号を出力する。
【００１３】図３は、干渉チェックされる２つの物体の
３つのモードを示す図である。図３を用いて図２の加工
プログラム干渉チェック装置の動作を説明する。図３−
Ａは２つの物体が離れた位置にあるモードを示し、図３
−Ｂは２つの物体が隣合った位置にあるモードを示し、
図３−Ｃは２つの物体が重なり合った位置にあるモード
を示す。物体３１は赤で示され、物体３２は青で示され
るものとする。ホストＣＰＵ１は赤と青を予め比較回路
８に設定する。Ｐ／Ｓ変換器４の出力は図３−Ａの時
は、赤と青の画素が離れており、図３−Ｂの時は、赤と
青の画素が隣合った位置にあり、図３−Ｃの時は、赤と
青の画素が重なった位置にあることが画面にて示されて
いる。一方、Ｐ／Ｓ変換器４の出力は図３−Ａの時は、
赤と青の画素が時間をおいて出力され、図３−Ｂの時
は、赤の画素に隣合って青の画素が出力され、図３−Ｃ
の時は、赤の画素が出力され、次に赤と青の画素が重な
って出力され次に青の画素が出力される。ラッチ回路７
の出力はＰ／Ｓ変換器４の出力の１画素分前の画素情報
が出力される。比較回路８は、予めホストＣＰＵから干
渉してはいけない色情報、この場合、赤と青が設定され
ているので、比較回路８は図３−Ｂおよび図３−Ｃにお
いて隣合った２つの画素情報が異なることを検出し、ア
ラームをホストＣＰＵに知らせる。
３つのモードを示す図である。図３を用いて図２の加工
プログラム干渉チェック装置の動作を説明する。図３−
Ａは２つの物体が離れた位置にあるモードを示し、図３
−Ｂは２つの物体が隣合った位置にあるモードを示し、
図３−Ｃは２つの物体が重なり合った位置にあるモード
を示す。物体３１は赤で示され、物体３２は青で示され
るものとする。ホストＣＰＵ１は赤と青を予め比較回路
８に設定する。Ｐ／Ｓ変換器４の出力は図３−Ａの時
は、赤と青の画素が離れており、図３−Ｂの時は、赤と
青の画素が隣合った位置にあり、図３−Ｃの時は、赤と
青の画素が重なった位置にあることが画面にて示されて
いる。一方、Ｐ／Ｓ変換器４の出力は図３−Ａの時は、
赤と青の画素が時間をおいて出力され、図３−Ｂの時
は、赤の画素に隣合って青の画素が出力され、図３−Ｃ
の時は、赤の画素が出力され、次に赤と青の画素が重な
って出力され次に青の画素が出力される。ラッチ回路７
の出力はＰ／Ｓ変換器４の出力の１画素分前の画素情報
が出力される。比較回路８は、予めホストＣＰＵから干
渉してはいけない色情報、この場合、赤と青が設定され
ているので、比較回路８は図３−Ｂおよび図３−Ｃにお
いて隣合った２つの画素情報が異なることを検出し、ア
ラームをホストＣＰＵに知らせる。
【００１４】このような本発明による加工プログラム干
渉チェック装置の他に、ソフトウェアにより加工プログ
ラムの干渉を検出する方法が考えられる。すなわち、フ
レームバッファ内に干渉チェックする２つの物体のそれ
ぞれの画像の画面情報を重ね合わせて複写し、複写を行
った後に、複写を行う前の画面情報と複写を行った後の
画面情報とを比較し干渉を検出する方法か、または、複
写を行う前に、複写先の画面情報と複写する画面情報と
を比較し干渉を検出する方法とが考えられる。
渉チェック装置の他に、ソフトウェアにより加工プログ
ラムの干渉を検出する方法が考えられる。すなわち、フ
レームバッファ内に干渉チェックする２つの物体のそれ
ぞれの画像の画面情報を重ね合わせて複写し、複写を行
った後に、複写を行う前の画面情報と複写を行った後の
画面情報とを比較し干渉を検出する方法か、または、複
写を行う前に、複写先の画面情報と複写する画面情報と
を比較し干渉を検出する方法とが考えられる。
【００１５】このソフトウェアによる加工プログラムの
干渉チェックによれば、ホストＣＰＵは、例えば、バイ
トの動きが判っているので予め定義したバイトの形状を
フレームバッファ上に表現（複写）し、加工プログラム
のルートに沿ってバイトの動きを複写し続ければ、人間
の目にはバイトが動いているように見える。バイトを赤
とし、チャックを青とし、バイトとチャックが干渉した
ところを紫とする時、前記複写し続けていく過程で、赤
と青が干渉して紫となったことをフレームバッファ内に
検出し、ソフトウェア上でアラームを立てる。この場
合、干渉しそうな矩形領域内の全メモリ領域において各
ビット毎のデータをそれぞれチェックし、干渉を検出す
る。この処理をソフトウェアにて行うと処理時間を要
し、場合によってはソフトウェアを処理するコンピュー
タのスキャンタイムの方がＣＲＴ画面上のビデオ信号の
スキャンタイムより時間を要し、ソフトウェアによる処
理速度はハードウェアの処理速度に間に合わないことが
考えられる。さらに、ソフトウェアによる処理は複雑で
あり、１つのフレームバッファに複数の物体の画像情報
を１つの画面情報として格納するだけでよいのは本発明
と同様で利点があるが処理が複雑、かつ、時間を要する
ので不適当と思われる。従って、本発明による加工プロ
グラム干渉チェック装置が現在ある電子機器、電子素子
等を使用する限り最適と思われる。
干渉チェックによれば、ホストＣＰＵは、例えば、バイ
トの動きが判っているので予め定義したバイトの形状を
フレームバッファ上に表現（複写）し、加工プログラム
のルートに沿ってバイトの動きを複写し続ければ、人間
の目にはバイトが動いているように見える。バイトを赤
とし、チャックを青とし、バイトとチャックが干渉した
ところを紫とする時、前記複写し続けていく過程で、赤
と青が干渉して紫となったことをフレームバッファ内に
検出し、ソフトウェア上でアラームを立てる。この場
合、干渉しそうな矩形領域内の全メモリ領域において各
ビット毎のデータをそれぞれチェックし、干渉を検出す
る。この処理をソフトウェアにて行うと処理時間を要
し、場合によってはソフトウェアを処理するコンピュー
タのスキャンタイムの方がＣＲＴ画面上のビデオ信号の
スキャンタイムより時間を要し、ソフトウェアによる処
理速度はハードウェアの処理速度に間に合わないことが
考えられる。さらに、ソフトウェアによる処理は複雑で
あり、１つのフレームバッファに複数の物体の画像情報
を１つの画面情報として格納するだけでよいのは本発明
と同様で利点があるが処理が複雑、かつ、時間を要する
ので不適当と思われる。従って、本発明による加工プロ
グラム干渉チェック装置が現在ある電子機器、電子素子
等を使用する限り最適と思われる。
【００１６】
【発明の効果】以上説明したように、本発明の干渉チェ
ック装置によれば、干渉検出したい物体の数毎の画面情
報を用意する必要がなく、複数の物体を１つの画面情報
として用意すればよいので、その用意に時間と労力を要
することなく、短時間に干渉チェックができるという効
果がある。さらに、１つの画面情報で種々の物体の干渉
チェックができるという効果がある。
ック装置によれば、干渉検出したい物体の数毎の画面情
報を用意する必要がなく、複数の物体を１つの画面情報
として用意すればよいので、その用意に時間と労力を要
することなく、短時間に干渉チェックができるという効
果がある。さらに、１つの画面情報で種々の物体の干渉
チェックができるという効果がある。
【図１】本発明によるグラフィック干渉チェック装置の
原理構成図である。
原理構成図である。
【図２】本発明による加工プログラム干渉チェック装置
の一実施例の構成図である。
の一実施例の構成図である。
【図３】干渉チェックされる２つの物体の３つのモード
を示す図である。（Ａ）は２つの物体が離れた位置にあ
るモードを示し、（Ｂ）は２つの物体が隣合った位置に
あるモードを示し、（Ｃ）は２つの物体が重なり合った
位置にあるモードを示す。
を示す図である。（Ａ）は２つの物体が離れた位置にあ
るモードを示し、（Ｂ）は２つの物体が隣合った位置に
あるモードを示し、（Ｃ）は２つの物体が重なり合った
位置にあるモードを示す。
【図４】従来技術による加工プログラム干渉チェック装
置の構成図である。
置の構成図である。
【図５】図４に示す加工プログラム干渉チェック装置の
表示画面のグラフィックイメージの例を示す図である。
表示画面のグラフィックイメージの例を示す図である。
１…ホストＣＰＵ ２…グラフィックコントローラ ３…フレームバッファ ４…Ｐ／Ｓ変換器 ５…画像情報出力回路 ６…ビデオ駆動部 ７…ラッチ回路 ８…比較回路 １０…ビデオ装置
Claims (2)
- 【請求項１】 干渉チェックする異なる２以上の画素の
データ（色情報）を予め比較回路（８）に設定入力する
ホストＣＰＵ（１）と、 該ホストＣＰＵ（１）と接続され、複数の画素からなる
画面情報を出力する画面情報出力回路（５）と、 該画面情報出力回路（５）から連続的に出力される画素
のデータ（色情報）を受けて画素毎にラッチし更新する
ラッチ回路（７）と、 該画面情報出力回路（５）から現在出力されている画素
のデータ（色情報）と該ラッチ回路（７）の出力である
現在出力されている１画素分前の画素のデータ（色情
報）とを受けて比較し、すなわち、隣合った２つの画素
のデータ（色情報）を比較し、該ホストＣＰＵ（１）に
より予め設定入力された干渉チェックすべき２つの画素
のデータ（色情報）が隣合った時干渉と見なし、該ホス
トＣＰＵ（１）に割り込み信号を出力する該比較回路
（８）と、を備えることを特徴とするグラフィック干渉
チェック装置。 - 【請求項２】 数値制御装置全体を制御するホストＣＰ
Ｕ（１）と、該ホストＣＰＵ（１）と接続されるグラフ
ィックコントローラ（２）と、該グラフィックコントロ
ーラ（２）と接続され、複数の物体の画像情報からなる
画面情報が記憶されるフレームバッファー（３）と、該
グラフィックコントローラ（２）からの指令により該フ
レームバッファー（３）から出力されるパラレル信号を
受けてシリアル信号に変換して出力するＰ／Ｓ変換器
（４）と、該Ｐ／Ｓ変換器（４）の出力を受けビデオ信
号を出力するビデオ駆動部（６）と、ビデオ駆動部
（６）から出力されるビデオ信号を受けて画像を表示す
るビデオ装置（１０）と、を備え、該ホストＣＰＵ
（１）と該グラフィックコントローラ（２）と該フレー
ムバッファー（３）はバスラインで接続されるグラフィ
ックシステムを有する数値制御装置において、 該Ｐ／Ｓ変換器（４）から連続的に出力される前記複数
の物体の画像情報からなる該画面情報からの画素のデー
タを受けて画素毎にラッチし更新するラッチ回路（７）
と、 該Ｐ／Ｓ変換器（４）の現在出力されている画素のデー
タ（色情報）と該ラッチ回路（７）の出力である現在出
力されている１画素分前の画素のデータ（色情報）とを
受けて比較し、すなわち、隣合った２つの画素のデータ
（色情報）を比較し、該ホストＣＰＵ（１）により予め
設定入力された干渉チェックすべき異なる２つの物体を
表す２つの画素のデータ（色情報）が隣合った時干渉と
見なし、すなわち、異なる２つの物体が隣合った時干渉
とし、干渉を検出した時は該ホストＣＰＵ（１）に割り
込み信号を出力する比較回路（８）と、を備えることを
特徴とする加工プログラムのデバック用グラフィック干
渉チェック装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017815A JPH05216527A (ja) | 1992-02-03 | 1992-02-03 | グラフィック干渉チェック装置 |
| EP93902538A EP0578831A4 (en) | 1992-02-03 | 1993-01-27 | APPARATUS FOR CONTROLLING INTERFERENCE IN A GRAPHIC SYSTEM. |
| PCT/JP1993/000098 WO1993015450A1 (en) | 1992-02-03 | 1993-01-27 | Graphic interference check apparatus |
| US08/122,505 US5416715A (en) | 1992-02-03 | 1993-01-27 | Apparatus for graphically checking for interference between a workpiece and a tool |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017815A JPH05216527A (ja) | 1992-02-03 | 1992-02-03 | グラフィック干渉チェック装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216527A true JPH05216527A (ja) | 1993-08-27 |
Family
ID=11954238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017815A Pending JPH05216527A (ja) | 1992-02-03 | 1992-02-03 | グラフィック干渉チェック装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5416715A (ja) |
| EP (1) | EP0578831A4 (ja) |
| JP (1) | JPH05216527A (ja) |
| WO (1) | WO1993015450A1 (ja) |
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- 1992-02-03 JP JP4017815A patent/JPH05216527A/ja active Pending
-
1993
- 1993-01-27 EP EP93902538A patent/EP0578831A4/en not_active Withdrawn
- 1993-01-27 WO PCT/JP1993/000098 patent/WO1993015450A1/ja not_active Application Discontinuation
- 1993-01-27 US US08/122,505 patent/US5416715A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| EP0578831A1 (en) | 1994-01-19 |
| US5416715A (en) | 1995-05-16 |
| EP0578831A4 (en) | 1995-02-15 |
| WO1993015450A1 (en) | 1993-08-05 |
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