JPH0513820A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0513820A JPH0513820A JP3189213A JP18921391A JPH0513820A JP H0513820 A JPH0513820 A JP H0513820A JP 3189213 A JP3189213 A JP 3189213A JP 18921391 A JP18921391 A JP 18921391A JP H0513820 A JPH0513820 A JP H0513820A
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- plating layer
- semiconductor
- layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Led Device Packages (AREA)
- Semiconductor Lasers (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体発光素子のように接合面を下にして半
田接合によりエピサイドダウン実装される半導体素子に
おいて、半田材が接合面に付着することによって接合面
にショート不良が発生することを防止する。 【構成】 サブマウント基板１２の電極１３ａの上に電
解メッキによって半導体発光素子１の面積と同じ面積
（あるいは、より小さな面積）の銅メッキ層１４ａを突
設し、さらに、銅メッキ層１４ａの上に半田メッキ層１
５ａを形成する。サブマウント１１上面の銅メッキ層１
４ａの上には、接合面２に近い側の表面３を下にして半
導体発光素子１を載置し、半田メッキ層１５ａによって
半田接合し、半導体発光素子１をサブマウント１１上に
エピサイドダウン実装する。
田接合によりエピサイドダウン実装される半導体素子に
おいて、半田材が接合面に付着することによって接合面
にショート不良が発生することを防止する。 【構成】 サブマウント基板１２の電極１３ａの上に電
解メッキによって半導体発光素子１の面積と同じ面積
（あるいは、より小さな面積）の銅メッキ層１４ａを突
設し、さらに、銅メッキ層１４ａの上に半田メッキ層１
５ａを形成する。サブマウント１１上面の銅メッキ層１
４ａの上には、接合面２に近い側の表面３を下にして半
導体発光素子１を載置し、半田メッキ層１５ａによって
半田接合し、半導体発光素子１をサブマウント１１上に
エピサイドダウン実装する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関する。
詳しくは、接合面を下にして半導体素子をいわゆるエピ
サイドダウン実装した半導体装置に関する。
詳しくは、接合面を下にして半導体素子をいわゆるエピ
サイドダウン実装した半導体装置に関する。
【０００２】
【従来の技術】近年、発光ダイオードや半導体レーザ素
子等の半導体発光素子の開発は、高出力化、短波長化の
一途をたどっている。このような状況のもとでは、半導
体発光素子の発熱量も増大してゆくので、半導体発光装
置の放熱性を良好にし、熱特性を向上させる必要があ
る。
子等の半導体発光素子の開発は、高出力化、短波長化の
一途をたどっている。このような状況のもとでは、半導
体発光素子の発熱量も増大してゆくので、半導体発光装
置の放熱性を良好にし、熱特性を向上させる必要があ
る。
【０００３】そこで、半導体発光素子の放熱性を良好に
するため、いわゆるエピサイドダウン実装（エピタキシ
ャル成長層を下にして実装する形態。ジャンクションダ
ウン実装とも言う。）が採用されている。
するため、いわゆるエピサイドダウン実装（エピタキシ
ャル成長層を下にして実装する形態。ジャンクションダ
ウン実装とも言う。）が採用されている。
【０００４】図５は、従来より実施されているエピサイ
ドダウン実装の構造を示している。サブマウント基板５
２の表面に設けられた電極５３の上には、予め半田メッ
キ層５４が施されており、この上にチップ状をした半導
体発光素子１を接合面（ｐｎ接合面）２を下にして載置
し、半導体発光素子１の表面３をサブマウント５１に半
田接合させている。このような構造によると、発熱箇所
である接合面２とサブマウント５１との距離が短くなる
ので、接合面２で発生した熱がサブマウント５１及びス
テムから効率的に放熱される。
ドダウン実装の構造を示している。サブマウント基板５
２の表面に設けられた電極５３の上には、予め半田メッ
キ層５４が施されており、この上にチップ状をした半導
体発光素子１を接合面（ｐｎ接合面）２を下にして載置
し、半導体発光素子１の表面３をサブマウント５１に半
田接合させている。このような構造によると、発熱箇所
である接合面２とサブマウント５１との距離が短くなる
ので、接合面２で発生した熱がサブマウント５１及びス
テムから効率的に放熱される。
【０００５】
【発明が解決しようとする課題】しかしながら、表面３
から接合部２までの距離ｈの小さな半導体発光素子１で
は、例えば１０μｍの厚みＨに対して表面３から接合部
２までの距離ｈが２μｍくらいしかないため、サブマウ
ント５１の半田メッキ層５４の厚みをうまく制御しない
と、半導体発光素子１にショート不良が多発するという
問題があった。すなわち、半田メッキ層５４の厚みが大
きいと、図５に示すように、半田接合時に、溶融した半
田材５４ａが毛細管現象等により半導体発光素子１の接
合面２まで達し、接合面２を電気的にショートさせると
いう問題があった。
から接合部２までの距離ｈの小さな半導体発光素子１で
は、例えば１０μｍの厚みＨに対して表面３から接合部
２までの距離ｈが２μｍくらいしかないため、サブマウ
ント５１の半田メッキ層５４の厚みをうまく制御しない
と、半導体発光素子１にショート不良が多発するという
問題があった。すなわち、半田メッキ層５４の厚みが大
きいと、図５に示すように、半田接合時に、溶融した半
田材５４ａが毛細管現象等により半導体発光素子１の接
合面２まで達し、接合面２を電気的にショートさせると
いう問題があった。
【０００６】一方、半田メッキ層５４の厚みを薄くする
ことによって、接合部２におけるショート不良を無くそ
うとすると、半導体発光素子１との密着性が悪くなり、
半導体発光素子１とサブマウント５１との間の熱伝導性
が低下して放熱が悪くなり、熱特性の改善を図り難いと
いう問題があった。
ことによって、接合部２におけるショート不良を無くそ
うとすると、半導体発光素子１との密着性が悪くなり、
半導体発光素子１とサブマウント５１との間の熱伝導性
が低下して放熱が悪くなり、熱特性の改善を図り難いと
いう問題があった。
【０００７】本発明は、叙上の従来例の欠点に鑑みてな
されたものであり、その目的とするところは、半導体素
子の接合面で半田材によるショート不良を発生させるこ
となく、半導体素子のエピサイドダウン実装を可能にす
ることにある。
されたものであり、その目的とするところは、半導体素
子の接合面で半田材によるショート不良を発生させるこ
となく、半導体素子のエピサイドダウン実装を可能にす
ることにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体素子の接合面に近い側の表面を、ステムやサブマ
ウント等の素子固定部に半田接合させた半導体装置にお
いて、前記素子固定部の一部に前記半導体素子以下の面
積を有する銅メッキ層を設け、該銅メッキ層の上に前記
半導体素子を半田材により半田接合させたことを特徴と
している。
半導体素子の接合面に近い側の表面を、ステムやサブマ
ウント等の素子固定部に半田接合させた半導体装置にお
いて、前記素子固定部の一部に前記半導体素子以下の面
積を有する銅メッキ層を設け、該銅メッキ層の上に前記
半導体素子を半田材により半田接合させたことを特徴と
している。
【０００９】また、この銅メッキ層の厚みとしては、１
μｍ以上２０μｍ以下にするのが好ましい。
μｍ以上２０μｍ以下にするのが好ましい。
【００１０】
【作用】本発明にあっては、素子固定部の上に半導体素
子以下の面積（半導体素子と同一の面積の場合を含
む。）を有する銅メッキ層を設け、素子固定部から突出
した銅メッキ層の上に半導体素子を半田接合させている
ので、半導体素子の半田付け時に半田材が半導体素子の
接合面まで回り込みにくく、半田材による接合面のショ
ート不良を防止することができる。
子以下の面積（半導体素子と同一の面積の場合を含
む。）を有する銅メッキ層を設け、素子固定部から突出
した銅メッキ層の上に半導体素子を半田接合させている
ので、半導体素子の半田付け時に半田材が半導体素子の
接合面まで回り込みにくく、半田材による接合面のショ
ート不良を防止することができる。
【００１１】さらに、サブマウントにエッチング等の加
工を施す必要がないので、どのようなサブマウント材に
も適用でき、また、電解メッキ等によって簡単に銅メッ
キ層を形成することができる。
工を施す必要がないので、どのようなサブマウント材に
も適用でき、また、電解メッキ等によって簡単に銅メッ
キ層を形成することができる。
【００１２】さらに、銅メッキ層の上には半田メッキが
可能であるので、２回のメッキ工程により銅メッキ層と
半田メッキ層を積層させることができ、銅蒸着層などの
場合と比較して製造工程を簡単にできる。
可能であるので、２回のメッキ工程により銅メッキ層と
半田メッキ層を積層させることができ、銅蒸着層などの
場合と比較して製造工程を簡単にできる。
【００１３】
【実施例】図１は本発明の一実施例による半導体装置Ａ
を示す斜視図である。この実施例では、銅製ステム２１
の上にサブマウント１１を実装し、その上に半導体レー
ザ素子や発光ダイオード等の半導体発光素子１をエピサ
イドダウン実装している。ステム２１は半導体発光素子
１で発生した熱を効率よく放熱させ、半導体発光素子１
の温度上昇を防止して熱特性を良好にしている。また、
サブマウント１１は、ステム２１と半導体発光素子１の
間に介在して両者の熱膨張係数の違いによる熱応力を吸
収し、半導体発光素子１の歪みによる破損を防止してい
る。
を示す斜視図である。この実施例では、銅製ステム２１
の上にサブマウント１１を実装し、その上に半導体レー
ザ素子や発光ダイオード等の半導体発光素子１をエピサ
イドダウン実装している。ステム２１は半導体発光素子
１で発生した熱を効率よく放熱させ、半導体発光素子１
の温度上昇を防止して熱特性を良好にしている。また、
サブマウント１１は、ステム２１と半導体発光素子１の
間に介在して両者の熱膨張係数の違いによる熱応力を吸
収し、半導体発光素子１の歪みによる破損を防止してい
る。
【００１４】図２（ａ）〜（ｄ）は、サブマウント１１
の作製プロセスを示しており、特に、図２（ｄ）は作製
されたサブマウント１１の構造を示している。これらの
図に従ってサブマウント１１の作製方法を説明しよう。
まず、シリコンウエハを適当な厚さに研磨してシリコン
製のサブマウント基板１２を得た後、サブマウント基板
１２の表裏両面にオーミック性もしくは非オーミック性
の電極１３ａ，１３ｂを形成する（図２（ａ））。つぎ
に、上面側の電極１３ａの上にフォトレジスト３１を印
刷塗布し、フォトリソグラフィ技術を用いてフォトレジ
スト３１をパターニングし、フォトレジスト３１に半導
体発光素子１の面積と同じ面積のパターン（窓）３２を
開口する（図２（ｂ））。なお、この段階では、サブマ
ウント基板１２の下面側には何も処理しない。
の作製プロセスを示しており、特に、図２（ｄ）は作製
されたサブマウント１１の構造を示している。これらの
図に従ってサブマウント１１の作製方法を説明しよう。
まず、シリコンウエハを適当な厚さに研磨してシリコン
製のサブマウント基板１２を得た後、サブマウント基板
１２の表裏両面にオーミック性もしくは非オーミック性
の電極１３ａ，１３ｂを形成する（図２（ａ））。つぎ
に、上面側の電極１３ａの上にフォトレジスト３１を印
刷塗布し、フォトリソグラフィ技術を用いてフォトレジ
スト３１をパターニングし、フォトレジスト３１に半導
体発光素子１の面積と同じ面積のパターン（窓）３２を
開口する（図２（ｂ））。なお、この段階では、サブマ
ウント基板１２の下面側には何も処理しない。
【００１５】この後、フォトレジスト３１に開口された
パターン３２を通して上面側の電極１３ａの上に銅を電
解メッキして銅メッキ層１４ａを形成する。同時に、下
面側の電極１３ｂの表面全体にも電解メッキによって銅
メッキ層１４ｂを形成する。さらに、同じく電解メッキ
法により上下の銅メッキ層１４ａ，１４ｂの上に半田材
をメッキして半田メッキ層１５ａ，１５ｂを形成する
（図２（ｃ））。このようにしてフォトレジスト３１の
マスクを用いて電解メッキすれば、サブマウント基板１
２の上面側では、電極１３ａのフォトレジスト３１から
露出した部分だけに両メッキ層１４ａ，１５ａが形成さ
れるので、無駄なく銅材料及び半田材を使用することが
できる。
パターン３２を通して上面側の電極１３ａの上に銅を電
解メッキして銅メッキ層１４ａを形成する。同時に、下
面側の電極１３ｂの表面全体にも電解メッキによって銅
メッキ層１４ｂを形成する。さらに、同じく電解メッキ
法により上下の銅メッキ層１４ａ，１４ｂの上に半田材
をメッキして半田メッキ層１５ａ，１５ｂを形成する
（図２（ｃ））。このようにしてフォトレジスト３１の
マスクを用いて電解メッキすれば、サブマウント基板１
２の上面側では、電極１３ａのフォトレジスト３１から
露出した部分だけに両メッキ層１４ａ，１５ａが形成さ
れるので、無駄なく銅材料及び半田材を使用することが
できる。
【００１６】この後、フォトレジスト３１を除去すれ
ば、図２（ｄ）に示すような構造のサブマウント１１が
作製される。
ば、図２（ｄ）に示すような構造のサブマウント１１が
作製される。
【００１７】このようにして作製されたサブマウント１
１は、図１に示すように、ステム２１の上に載置され、
下面側の半田メッキ層１５ｂによってステム２１の表面
に半田接合される。さらに、サブマウント１１の上面に
部分的に突設された銅メッキ層１４ａの上には、接合面
２に近い側の表面３を下にして半導体発光素子１が載置
され、半田メッキ層１５ａによってサブマウント１１の
上にエピサイドダウン実装される。
１は、図１に示すように、ステム２１の上に載置され、
下面側の半田メッキ層１５ｂによってステム２１の表面
に半田接合される。さらに、サブマウント１１の上面に
部分的に突設された銅メッキ層１４ａの上には、接合面
２に近い側の表面３を下にして半導体発光素子１が載置
され、半田メッキ層１５ａによってサブマウント１１の
上にエピサイドダウン実装される。
【００１８】このとき、半導体発光素子１の接合面２
は、サブマウント１１に近い側に位置しているが、半田
メッキ層１５ａとサブマウント１１の電極１３ａとの間
には銅メッキ層１４ａの厚み分だけのスペースが存在し
ているので、半田メッキ層１５ａの半田材１５ｃが表面
張力等によって半導体発光素子１の側面に回り込みにく
くなり、図３に示すように半田材１５ｃが接合面２まで
達せず、接合面２のショート不良を防止することができ
る。
は、サブマウント１１に近い側に位置しているが、半田
メッキ層１５ａとサブマウント１１の電極１３ａとの間
には銅メッキ層１４ａの厚み分だけのスペースが存在し
ているので、半田メッキ層１５ａの半田材１５ｃが表面
張力等によって半導体発光素子１の側面に回り込みにく
くなり、図３に示すように半田材１５ｃが接合面２まで
達せず、接合面２のショート不良を防止することができ
る。
【００１９】ところで、同様な構造は例えばサブマウン
ト基板をエッチングして銅メッキ層に代わる凸部を設け
ることも考えられるが、このような方法では、加工の可
能なサブマウント基板材料の種類が限られ、また、工程
数も多くなる。これに対し、銅メッキ層によれば、あら
ゆるサブマウント材料に適用でき、工程も簡単になる。
ト基板をエッチングして銅メッキ層に代わる凸部を設け
ることも考えられるが、このような方法では、加工の可
能なサブマウント基板材料の種類が限られ、また、工程
数も多くなる。これに対し、銅メッキ層によれば、あら
ゆるサブマウント材料に適用でき、工程も簡単になる。
【００２０】また、銅以外のメッキ層も考えられるが、
半田メッキ層を形成するためには、下地層は銅層に限ら
れる。そして、銅メッキ層と半田メッキ層とを用いれ
ば、２度のメッキ処理によって簡単に銅メッキ層と半田
メッキ層を形成できる。これに対し、蒸着等によって銅
層を形成すれば、蒸着等とメッキとを行なわねばなら
ず、工程が複雑となる。
半田メッキ層を形成するためには、下地層は銅層に限ら
れる。そして、銅メッキ層と半田メッキ層とを用いれ
ば、２度のメッキ処理によって簡単に銅メッキ層と半田
メッキ層を形成できる。これに対し、蒸着等によって銅
層を形成すれば、蒸着等とメッキとを行なわねばなら
ず、工程が複雑となる。
【００２１】図４は本発明の別な実施例による半導体装
置Ｂの一部破断した断面図を示す。この実施例において
は、サブマウント１１の上面に設けられた銅メッキ層１
４ａの面積が半導体発光素子１の面積よりも小さくなっ
ているので、半田メッキ層１５ａの半田材１５ｃが半導
体発光素子１の側面までゆかず、接合面２におけるショ
ート不良が一層発生しにくくなっている。
置Ｂの一部破断した断面図を示す。この実施例において
は、サブマウント１１の上面に設けられた銅メッキ層１
４ａの面積が半導体発光素子１の面積よりも小さくなっ
ているので、半田メッキ層１５ａの半田材１５ｃが半導
体発光素子１の側面までゆかず、接合面２におけるショ
ート不良が一層発生しにくくなっている。
【００２２】
【発明の効果】本発明によれば、半導体素子の半田付け
時に半田材が半導体素子の接合面まで回り込みにくく、
半田材による接合面のショート不良を防止することがで
きる。しかも、半田を介して半導体素子を素子固定部に
しっかりと密着させて固定することができ、エピサイド
ダウン実装された半導体素子の熱を素子固定部側へ効率
よく放熱させることができる。
時に半田材が半導体素子の接合面まで回り込みにくく、
半田材による接合面のショート不良を防止することがで
きる。しかも、半田を介して半導体素子を素子固定部に
しっかりと密着させて固定することができ、エピサイド
ダウン実装された半導体素子の熱を素子固定部側へ効率
よく放熱させることができる。
【００２３】さらに、エッチング等によってサブマウン
トそのものを加工する必要がないので、加工が簡単で、
どのようなサブマウント材にも適用できる。
トそのものを加工する必要がないので、加工が簡単で、
どのようなサブマウント材にも適用できる。
【００２４】さらに、銅メッキ層の上には半田メッキが
可能であるので、２回のメッキ工程により銅メッキ層と
半田メッキ層を積層させることができ、銅蒸着層などの
場合と比較して製造工程を簡単にできる。
可能であるので、２回のメッキ工程により銅メッキ層と
半田メッキ層を積層させることができ、銅蒸着層などの
場合と比較して製造工程を簡単にできる。
【図１】本発明の一実施例による半導体装置を示す斜視
図である。
図である。
【図２】（ａ）（ｂ）（ｃ）（ｄ）は、同上のサブマウ
ントを製作する工程を示す断面図である。
ントを製作する工程を示す断面図である。
【図３】本発明の作用を説明するための断面図である。
【図４】本発明の別な実施例による半導体装置を示す一
部破断した断面図である。
部破断した断面図である。
【図５】従来例を示す断面図である。
１ 半導体発光素子
２ 接合面
１１ サブマウント
１４ａ 銅メッキ層
１５ａ 半田メッキ層
２１ ステム
Claims (2)
- 【請求項１】 半導体素子の接合面に近い側の表面を、
ステムやサブマウント等の素子固定部に半田接合させた
半導体装置において、 前記素子固定部の一部に前記半導体素子以下の面積を有
する銅メッキ層を設け、該銅メッキ層の上に前記半導体
素子を半田材により半田接合させたことを特徴とする半
導体装置。 - 【請求項２】 上記銅メッキ層の厚みを１μｍ以上２０
μｍ以下にしたことを特徴とする請求項１に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189213A JPH0513820A (ja) | 1991-07-02 | 1991-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189213A JPH0513820A (ja) | 1991-07-02 | 1991-07-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513820A true JPH0513820A (ja) | 1993-01-22 |
Family
ID=16237446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189213A Pending JPH0513820A (ja) | 1991-07-02 | 1991-07-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513820A (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003069743A1 (fr) * | 2002-02-18 | 2003-08-21 | Sumitomo Electric Industries, Ltd. | Embase et dispositif a semiconducteur |
| WO2003098711A1 (en) * | 2002-05-17 | 2003-11-27 | Ccs Inc. | Light emitting diode and method for fabricating the same |
| JP2004221598A (ja) * | 2003-01-16 | 2004-08-05 | Lumileds Lighting Us Llc | Ｌｅｄアセンブリの正確なアラインメント |
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