JPH0493083A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0493083A JPH0493083A JP2212335A JP21233590A JPH0493083A JP H0493083 A JPH0493083 A JP H0493083A JP 2212335 A JP2212335 A JP 2212335A JP 21233590 A JP21233590 A JP 21233590A JP H0493083 A JPH0493083 A JP H0493083A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スイッチング電源およびモータ制御等に使
用されるパワーデバイスの一種てあり、例えば低耐圧Ｍ
Ｏ３−ＦＥＴ等の半導体装置およびその製造方法に関す
るものである。
用されるパワーデバイスの一種てあり、例えば低耐圧Ｍ
Ｏ３−ＦＥＴ等の半導体装置およびその製造方法に関す
るものである。
近年、パワーデバイスは、バイポーラトランジスタに代
わって、低電力制御性および高速制御性を有するＭＯＳ
−ＦＥＴ （ＭＯ３電界効果型トランジスタ）か主流を
占めつつある。しかしＩｖｆＯ８ＦＥＴはオン抵抗か高
いため、バイポーラトランジスタに比較して、電力損失
が高いという問題かある。また低耐圧ＭＯ３−ＦＥＴに
おいては、基板を構成するエピタキシャル層は高濃度で
あり、オン抵抗成分の中ではチャンネル領域の抵抗か支
配的となる。したかって、低耐圧ＭＯ３−ＦＥＴのオン
抵抗を低減する対策としては、素子の微細化により集積
度の向上を図り、チャンネル領域の抵抗を低減するのが
一般的である。
わって、低電力制御性および高速制御性を有するＭＯＳ
−ＦＥＴ （ＭＯ３電界効果型トランジスタ）か主流を
占めつつある。しかしＩｖｆＯ８ＦＥＴはオン抵抗か高
いため、バイポーラトランジスタに比較して、電力損失
が高いという問題かある。また低耐圧ＭＯ３−ＦＥＴに
おいては、基板を構成するエピタキシャル層は高濃度で
あり、オン抵抗成分の中ではチャンネル領域の抵抗か支
配的となる。したかって、低耐圧ＭＯ３−ＦＥＴのオン
抵抗を低減する対策としては、素子の微細化により集積
度の向上を図り、チャンネル領域の抵抗を低減するのが
一般的である。
第３図および第４図は従来の半導体装置の構造を示す断
面図である。
面図である。
第３図に示す従来の半導体装置は、二重拡散型ＭＯ３電
界効果型ｌ・ランジスタ（以下ｒＤＭｏＳＦＥＴＪ と
いう。）であり、また第４図に示す従来の半導体装置は
、トレンチ構造を有する二重拡散型ＭＯ３電界効果型ト
ランジスタ（以下「２ＭＯ３−ＦＥＴＪ という。）で
ある。
界効果型ｌ・ランジスタ（以下ｒＤＭｏＳＦＥＴＪ と
いう。）であり、また第４図に示す従来の半導体装置は
、トレンチ構造を有する二重拡散型ＭＯ３電界効果型ト
ランジスタ（以下「２ＭＯ３−ＦＥＴＪ という。）で
ある。
第３図において、７はｎ−型のエピタキシャル層、８は
ｎ＋型のサブストレート層、１２はポリシリコンからな
るゲート電極、１３はアルミニウムからなるソース電極
、Ｉ４は層間絶縁膜、１５はソースとなるｎ＋型被拡散
領域１６はｐ型拡散領域、１７はｐ＋＋拡散領域、１８
はチャンネル領域、１９はゲート酸化膜を示す。
ｎ＋型のサブストレート層、１２はポリシリコンからな
るゲート電極、１３はアルミニウムからなるソース電極
、Ｉ４は層間絶縁膜、１５はソースとなるｎ＋型被拡散
領域１６はｐ型拡散領域、１７はｐ＋＋拡散領域、１８
はチャンネル領域、１９はゲート酸化膜を示す。
第３図に示すように、半導体基板Ｘはｎ＋型のサブスト
レート層８およびｎ−型のエピタキシャル層７から構成
され、ドレインとなる。ソースとなるｎ１型拡散領域１
５は、半導体基板Ｘの表面に形成され、このｎ＋＋拡散
領域１５はｐ型拡散領域１６にとり囲まれる。半導体基
板Ｘの表面から深い位置にはｐ＋＋拡散領域１７か形成
される。
レート層８およびｎ−型のエピタキシャル層７から構成
され、ドレインとなる。ソースとなるｎ１型拡散領域１
５は、半導体基板Ｘの表面に形成され、このｎ＋＋拡散
領域１５はｐ型拡散領域１６にとり囲まれる。半導体基
板Ｘの表面から深い位置にはｐ＋＋拡散領域１７か形成
される。
またエピタキシャル層７． ｐ型拡散領域１６および
ｎ＋型被拡散領域１５上は、膜厚の薄いゲート酸化膜１
９が形成され、このゲート酸化膜１９」二にはゲート電
極１２が形成され、さらにゲート電極１２とソースとな
るｎ“型拡散領域１５とを絶縁するために層間絶縁膜１
４か形成される。
ｎ＋型被拡散領域１５上は、膜厚の薄いゲート酸化膜１
９が形成され、このゲート酸化膜１９」二にはゲート電
極１２が形成され、さらにゲート電極１２とソースとな
るｎ“型拡散領域１５とを絶縁するために層間絶縁膜１
４か形成される。
このＤＭＯ３−ＦＥＴにおいては、動作時、ドレインと
なるｎ−型のエピタキシャル層７とソスとなるｎ＋＋拡
散領域１５との間のｐ型拡散領域１６表面付近にチャン
ネル領域１８か形成される。すなわち横方向にチャンネ
ル領域１８が形成される。
なるｎ−型のエピタキシャル層７とソスとなるｎ＋＋拡
散領域１５との間のｐ型拡散領域１６表面付近にチャン
ネル領域１８か形成される。すなわち横方向にチャンネ
ル領域１８が形成される。
また第４図において、４はｐ＋＋拡散領域、５はｐ型拡
散領域、７はｎ−型のエピタキシャル層、８はｎ＋型の
サブストレート層、２０はポリシリコンからなるゲート
電極、２１はアルミニウムからなるソース電極、２２は
層間絶縁膜、２３はソース領域となるｎ＋型被拡散領域
２４はチャンネル領域、２５はゲート酸化膜、１００は
溝である。
散領域、７はｎ−型のエピタキシャル層、８はｎ＋型の
サブストレート層、２０はポリシリコンからなるゲート
電極、２１はアルミニウムからなるソース電極、２２は
層間絶縁膜、２３はソース領域となるｎ＋型被拡散領域
２４はチャンネル領域、２５はゲート酸化膜、１００は
溝である。
第４図に示すように、半導体基板Ｘはｎ＋型のサブスト
レート層８およびｎ−型のエピタキシャル層７から構成
され、ドレインとなる。ゲート電極２０は、溝１００中
に、ゲート酸化膜２５を介して形成される。ソースとな
るｎ＋型被拡散領域２３、溝１００の側壁の上部に形成
される。またソースとなるｎ＋型被拡散領域２３とり囲
むようにｐ型拡散領域１６が形成される。さらに半導体
基板Ｘの深い位置には、ｐ＋型被拡散領域４形成される
。
レート層８およびｎ−型のエピタキシャル層７から構成
され、ドレインとなる。ゲート電極２０は、溝１００中
に、ゲート酸化膜２５を介して形成される。ソースとな
るｎ＋型被拡散領域２３、溝１００の側壁の上部に形成
される。またソースとなるｎ＋型被拡散領域２３とり囲
むようにｐ型拡散領域１６が形成される。さらに半導体
基板Ｘの深い位置には、ｐ＋型被拡散領域４形成される
。
この２ＭＯ３−ＦＥＴにおいては、動作時、溝＋００の
側壁部とｐ型拡散領域５との接合付近にチャンネル領域
２４が形成される。すなわち縦方向にチャンネル領域２
４が形成される。
側壁部とｐ型拡散領域５との接合付近にチャンネル領域
２４が形成される。すなわち縦方向にチャンネル領域２
４が形成される。
このように第３図に示すＤＭＯ３−ＦＥＴは、横方向に
チャンネル領域１８が形成されるのに対し、第４図に示
すＲＭＯ８−ＦＥＴは、縦方向にチャンネル領域２４か
形成される。したかって、第４図に示すＲＭＯ８−ＦＥ
Ｔは、チャンネル領域２４となるｐ型拡散領域５を形成
する際、このｐ型拡散領域５の横方向の拡散を考慮しな
くても良いため、ゲート電極２０を溝１００の加工寸法
で形成することができる。その結果、第４図に示すＲＭ
Ｏ８−ＦＥＴは、ゲート電極２０の横方向の寸法を第３
図に示す０ＭＯ３−ＦＥＴのゲート電極１２よりも縮小
することかでき、素子を微細化することかできる。
チャンネル領域１８が形成されるのに対し、第４図に示
すＲＭＯ８−ＦＥＴは、縦方向にチャンネル領域２４か
形成される。したかって、第４図に示すＲＭＯ８−ＦＥ
Ｔは、チャンネル領域２４となるｐ型拡散領域５を形成
する際、このｐ型拡散領域５の横方向の拡散を考慮しな
くても良いため、ゲート電極２０を溝１００の加工寸法
で形成することができる。その結果、第４図に示すＲＭ
Ｏ８−ＦＥＴは、ゲート電極２０の横方向の寸法を第３
図に示す０ＭＯ３−ＦＥＴのゲート電極１２よりも縮小
することかでき、素子を微細化することかできる。
しかしながら、第４図に示ずＲＭＯ３−ＦＥＴは、ゲー
ト電極２０とソースとなるｎ＋＋拡散領域２３とを絶縁
するため、層間絶縁膜２２かｎ＋＋拡散領域２３にオー
バーラツプしていることが必要であり、また第４図に示
すＲＭＯ３−ＦＥＴのｎ＋＋拡散領域２３の寸法は、第
３図に示す０ＭＯ３−ＦＥＴのｎ＋型被拡散領域１５同
様に、その加工精度で決定される。その結果、ソースと
なるｎ＋＋拡散領域２３を微細化することは不可能であ
り、素子を微細化することかできないという問題があっ
た。
ト電極２０とソースとなるｎ＋＋拡散領域２３とを絶縁
するため、層間絶縁膜２２かｎ＋＋拡散領域２３にオー
バーラツプしていることが必要であり、また第４図に示
すＲＭＯ３−ＦＥＴのｎ＋＋拡散領域２３の寸法は、第
３図に示す０ＭＯ３−ＦＥＴのｎ＋型被拡散領域１５同
様に、その加工精度で決定される。その結果、ソースと
なるｎ＋＋拡散領域２３を微細化することは不可能であ
り、素子を微細化することかできないという問題があっ
た。
この発明の目的は、上記問題点に鑑み、ソースとなる拡
散領域の寸法を縮小することにより素子の微細化を図る
ことができ、オン抵抗を低減することのできる半導体装
置およびその製造方法を提供することである。
散領域の寸法を縮小することにより素子の微細化を図る
ことができ、オン抵抗を低減することのできる半導体装
置およびその製造方法を提供することである。
請求項（１）記載の半導体装置は、表面に第１導電型の
エピタキシャル層を形成した半導体基板と、この半導体
基板に形成した溝と、この溝の表面に形成したゲート酸
化膜と、半導体基板の表面より低い高さでゲート酸化膜
上に形成した導電膜からなるゲート電極と、溝の側壁の
上部に形成したソースとなる第１導電型の第１の拡散領
域と、溝の側壁の中央部に形成したチャンネル領域とな
る第２導電型の第２の拡散領域と、ゲート電極上に形成
した酸化膜とを備えたものである。
エピタキシャル層を形成した半導体基板と、この半導体
基板に形成した溝と、この溝の表面に形成したゲート酸
化膜と、半導体基板の表面より低い高さでゲート酸化膜
上に形成した導電膜からなるゲート電極と、溝の側壁の
上部に形成したソースとなる第１導電型の第１の拡散領
域と、溝の側壁の中央部に形成したチャンネル領域とな
る第２導電型の第２の拡散領域と、ゲート電極上に形成
した酸化膜とを備えたものである。
請求項（２）記載の半導体装置の製造方法は、次のとお
りである。
りである。
表面に第１導電型のエピタキシャル層を形成した半導体
基板上に、第１の酸化膜を形成する。この第１の酸化膜
の所定の領域を選択的にエツチングして除去する。この
第１の酸化膜をマスクとして、半導体基板をエツチング
することにより溝を形成する。この溝の表面にゲート酸
化膜を形成する。このゲート酸化膜上および第１の酸化
膜上に、導電膜を形成する。第１の酸化膜をマスクとし
て導電膜をエッチバックすることにより、第１の酸化膜
上の導電膜を除去し、さらに半導体基板の表面の位置よ
り低い位置まで導電膜を除去することによりゲート電極
を形成する。第１の酸化膜を除去した後、溝の側壁の上
部にソースとなる第１導電型の第１の拡散領域を形成す
るとともに、溝の側壁の中央部にチャンネル領域となる
第２導電型の第２の拡散領域を形成する。ＣＶＤ法によ
り全面に第２の酸化膜を形成する。この第２の酸化膜を
エッチバックすることにより、第１の拡散領域上の第２
の酸化膜を除去し、溝の内部のみに第２の酸化膜を残す
。
基板上に、第１の酸化膜を形成する。この第１の酸化膜
の所定の領域を選択的にエツチングして除去する。この
第１の酸化膜をマスクとして、半導体基板をエツチング
することにより溝を形成する。この溝の表面にゲート酸
化膜を形成する。このゲート酸化膜上および第１の酸化
膜上に、導電膜を形成する。第１の酸化膜をマスクとし
て導電膜をエッチバックすることにより、第１の酸化膜
上の導電膜を除去し、さらに半導体基板の表面の位置よ
り低い位置まで導電膜を除去することによりゲート電極
を形成する。第１の酸化膜を除去した後、溝の側壁の上
部にソースとなる第１導電型の第１の拡散領域を形成す
るとともに、溝の側壁の中央部にチャンネル領域となる
第２導電型の第２の拡散領域を形成する。ＣＶＤ法によ
り全面に第２の酸化膜を形成する。この第２の酸化膜を
エッチバックすることにより、第１の拡散領域上の第２
の酸化膜を除去し、溝の内部のみに第２の酸化膜を残す
。
この発明の構成によれば、半導体基板に形成した溝に、
ゲート酸化膜を介して、半導体基板の表面より低い高さ
のゲート電極を形成し、このゲート電極上であって溝の
内部のみに酸化膜を残すコトにより、ゲート電極とソー
スとなる第１の拡散領域との絶縁製を得ている。すなわ
ち、溝の内部のゲート電極上に自己整合的に形成した酸
化膜により、ゲート電極とソースとなる第１の拡散領域
との絶縁性を得ている。したかって、従来のゲート電極
とソースとなる拡散領域とを絶縁するための層間絶縁膜
は、ソースとなる拡散領域にオーバーラツプさせること
を必要としたか、溝の内部のゲート電極上に形成した酸
化膜は、ソースとなる第１の拡散領域にオーバーラツプ
させることなく、ゲート電極とソースとなる第１の拡散
領域とを絶縁性を得ることができる。
ゲート酸化膜を介して、半導体基板の表面より低い高さ
のゲート電極を形成し、このゲート電極上であって溝の
内部のみに酸化膜を残すコトにより、ゲート電極とソー
スとなる第１の拡散領域との絶縁製を得ている。すなわ
ち、溝の内部のゲート電極上に自己整合的に形成した酸
化膜により、ゲート電極とソースとなる第１の拡散領域
との絶縁性を得ている。したかって、従来のゲート電極
とソースとなる拡散領域とを絶縁するための層間絶縁膜
は、ソースとなる拡散領域にオーバーラツプさせること
を必要としたか、溝の内部のゲート電極上に形成した酸
化膜は、ソースとなる第１の拡散領域にオーバーラツプ
させることなく、ゲート電極とソースとなる第１の拡散
領域とを絶縁性を得ることができる。
この発明の一実施例を第１図ないし第２図に基づいて説
明する。
明する。
第１図はこの発明の一実施例の半導体装置の構造を示す
断面図である。
断面図である。
第１図において、１は導電膜からなるゲート電極、２は
アルミニウムからなるソース電極、３は酸化膜、４はｐ
＋＋拡散領域、５はｐ型拡散領域、６はｎ′″型拡散領
域、７はｎ−型のエピタキシャル層、８はｎ＋型のサブ
ストレート層、９はチャンネル領域、ＩＯはゲート酸化
膜、１００は溝、Ｘは半導体基板を示す。
アルミニウムからなるソース電極、３は酸化膜、４はｐ
＋＋拡散領域、５はｐ型拡散領域、６はｎ′″型拡散領
域、７はｎ−型のエピタキシャル層、８はｎ＋型のサブ
ストレート層、９はチャンネル領域、ＩＯはゲート酸化
膜、１００は溝、Ｘは半導体基板を示す。
第１図に示すように、半導体装置は、ドルインとなるｎ
＋型のサブストレート層８およびｎ−型のエピタキシャ
ル層７からなる半導体基板Ｘと、この半導体基板Ｘに形
成した溝１００と、この溝１００の表面に形成したゲー
ト酸化膜１０と、半導体基板Ｘの表面より低い高さでゲ
ート酸化膜１０上に形成した導電膜からなるゲート電極
１と、溝１００の側壁の上部に形成したソースとなるｎ
＋＋拡散領域（第１の拡散領域）と、溝１００の側壁の
中央部に形成したチャンネル領域９となるｐ型拡散領域
５（第２の拡散領域）と、ゲート電極１上に形成した酸
化膜３とからなる。また半導体基板Ｘの深い位置にはｐ
＋＋拡散領域４を形成し、ソースとなるｎ＋梨型拡散領
域上酸化膜３上およびｐ型拡散領域５上には、アルミニ
ウムからなるソース電極２を形成した。
＋型のサブストレート層８およびｎ−型のエピタキシャ
ル層７からなる半導体基板Ｘと、この半導体基板Ｘに形
成した溝１００と、この溝１００の表面に形成したゲー
ト酸化膜１０と、半導体基板Ｘの表面より低い高さでゲ
ート酸化膜１０上に形成した導電膜からなるゲート電極
１と、溝１００の側壁の上部に形成したソースとなるｎ
＋＋拡散領域（第１の拡散領域）と、溝１００の側壁の
中央部に形成したチャンネル領域９となるｐ型拡散領域
５（第２の拡散領域）と、ゲート電極１上に形成した酸
化膜３とからなる。また半導体基板Ｘの深い位置にはｐ
＋＋拡散領域４を形成し、ソースとなるｎ＋梨型拡散領
域上酸化膜３上およびｐ型拡散領域５上には、アルミニ
ウムからなるソース電極２を形成した。
第２図（ａ）〜（母はこの発明の一実施例の半導体装置
の製造方法を示す工程順断面図である。
の製造方法を示す工程順断面図である。
第２図（ａ）に示すように、ｎ−型のエピタキシャル層
７およびｎ＋型のサブストレート層８からなる半導体基
板Ｘ上に、第１の酸化膜となる酸化膜１１を形成した後
、この酸化膜１１の所定の領域を選択的にエツチングし
て除去する。
７およびｎ＋型のサブストレート層８からなる半導体基
板Ｘ上に、第１の酸化膜となる酸化膜１１を形成した後
、この酸化膜１１の所定の領域を選択的にエツチングし
て除去する。
次に第２図（ｂ）に示すように、酸化膜１１をマスクと
して、エピタキシャル層７をエツチングすることにより
溝１００を形成する。
して、エピタキシャル層７をエツチングすることにより
溝１００を形成する。
次に第２図（Ｃ）に示すように、溝１００の表面にゲー
ト酸化膜１０を形成した後、このゲート酸化膜ＩＯおよ
び酸化膜１１上に、ポリシリコンからなる導電膜１ａを
形成する。
ト酸化膜１０を形成した後、このゲート酸化膜ＩＯおよ
び酸化膜１１上に、ポリシリコンからなる導電膜１ａを
形成する。
次に第２図（ｄ）に示すように、酸化膜１１をマスクと
して、導電膜１ａをエッチバックすることにより、酸化
膜１１上の導電膜１ａを除去し、さらに溝１００の内部
の導電膜１ａをエピタキシャル層７の表面の位置より低
い位置まで除去するコトによりゲート電極１を形成する
。
して、導電膜１ａをエッチバックすることにより、酸化
膜１１上の導電膜１ａを除去し、さらに溝１００の内部
の導電膜１ａをエピタキシャル層７の表面の位置より低
い位置まで除去するコトによりゲート電極１を形成する
。
次に第２図（ｅ）に示すように、半導体基板Ｘの深い位
置にｐ＋型型数散層４形成し、溝１００の側壁の上部に
ソース領域となるｎ′″型拡散領域６（第１の拡散領域
）および溝１００の側壁の中央部にチャンネル領域９と
なるｐ型拡散領域５（第２の拡散領域）を蒸着および拡
散により形成する。
置にｐ＋型型数散層４形成し、溝１００の側壁の上部に
ソース領域となるｎ′″型拡散領域６（第１の拡散領域
）および溝１００の側壁の中央部にチャンネル領域９と
なるｐ型拡散領域５（第２の拡散領域）を蒸着および拡
散により形成する。
次に第２図げ）に示すように、全面にＣＶＤ法により第
２の酸化膜となる酸化膜３を形成する。
２の酸化膜となる酸化膜３を形成する。
そして、第２図（粉に示すように、酸化膜３をエッチバ
ックすることにより、ｎ＋＋拡散領域６上およびｐ型拡
散領域５の酸化膜３を除去し、溝１００の内部のみに酸
化膜３を残し、表面を平坦化する。
ックすることにより、ｎ＋＋拡散領域６上およびｐ型拡
散領域５の酸化膜３を除去し、溝１００の内部のみに酸
化膜３を残し、表面を平坦化する。
このように形成した半導体装置は、溝１００の内部のゲ
ート電極１上に、自己整合的に形成した酸化膜３により
、ゲート電極１とソースとなるｎ′″型拡散領域６とを
絶縁している。したがって、第４図に示す従来例では、
ゲート電極２０とソースとなるｎ＋＋拡散領域２３とを
絶縁するための層間絶縁膜２２が、ソースとなるｎ′″
型拡散領域２３にオーバーラツプすることが必要であっ
たが、酸化膜３はソースとなるｎ＋＋拡散領域６にオー
バーラツプすることがない。その結果、従来と比較して
、ソースとなるｎ＋＋拡散領域２３のオーバーラツプ分
を縮小したソースとなるｎ＋＋拡散領域６を形成するこ
とができる。したがって、素子を微細化し、素子の集積
度を向上させることかできる。すなわちこの発明の半導
体装置は、従来例と比較して、素子の面積は５９％低減
することができ、単位面積当たりのゲート幅は４１％増
加させることができる。また素子の集積度の向上により
、チャンネル領域９の抵抗を低減することかできるため
、オン抵抗を低減することができる。
ート電極１上に、自己整合的に形成した酸化膜３により
、ゲート電極１とソースとなるｎ′″型拡散領域６とを
絶縁している。したがって、第４図に示す従来例では、
ゲート電極２０とソースとなるｎ＋＋拡散領域２３とを
絶縁するための層間絶縁膜２２が、ソースとなるｎ′″
型拡散領域２３にオーバーラツプすることが必要であっ
たが、酸化膜３はソースとなるｎ＋＋拡散領域６にオー
バーラツプすることがない。その結果、従来と比較して
、ソースとなるｎ＋＋拡散領域２３のオーバーラツプ分
を縮小したソースとなるｎ＋＋拡散領域６を形成するこ
とができる。したがって、素子を微細化し、素子の集積
度を向上させることかできる。すなわちこの発明の半導
体装置は、従来例と比較して、素子の面積は５９％低減
することができ、単位面積当たりのゲート幅は４１％増
加させることができる。また素子の集積度の向上により
、チャンネル領域９の抵抗を低減することかできるため
、オン抵抗を低減することができる。
この発明の半導体装置およびその製造方法によれば、溝
の内部のゲート電極上に形成した酸化膜により、ゲート
電極とソースとなる第１の拡散領域との絶縁性を得てい
る。したがって、従来のゲート電極とソースとなる拡散
領域とを絶縁するための層間絶縁膜は、ソースとなる拡
散領域にオーバーラツプさせることを必要としたが、溝
の内部のゲート電極」二に形成した酸化膜は、ソースと
なる第１の拡散領域にオーバーラツプさせることなく、
ゲート電極とソースとなる第１の拡散領域とを絶縁性を
得ることかできる。
の内部のゲート電極上に形成した酸化膜により、ゲート
電極とソースとなる第１の拡散領域との絶縁性を得てい
る。したがって、従来のゲート電極とソースとなる拡散
領域とを絶縁するための層間絶縁膜は、ソースとなる拡
散領域にオーバーラツプさせることを必要としたが、溝
の内部のゲート電極」二に形成した酸化膜は、ソースと
なる第１の拡散領域にオーバーラツプさせることなく、
ゲート電極とソースとなる第１の拡散領域とを絶縁性を
得ることかできる。
その結果、従来は必要であったソースとなる拡散領域と
層間絶縁膜とのオーバーラツプ分の寸法だけ、ソースと
なる第１の拡散領域は縮小すなわち微細化することかで
き、これにより素子の集積度を向上させることかできる
。また素子の集積度を向上させることにより、チャンネ
ル領域の抵抗を低減することかできるため、オン抵抗を
低減することができる。
層間絶縁膜とのオーバーラツプ分の寸法だけ、ソースと
なる第１の拡散領域は縮小すなわち微細化することかで
き、これにより素子の集積度を向上させることかできる
。また素子の集積度を向上させることにより、チャンネ
ル領域の抵抗を低減することかできるため、オン抵抗を
低減することができる。
第１図はこの発明の一実施例の半導体装置の構造を示す
断面図、第２図（ａ）〜（ｇ）は同半導体装置の製造方
法を示す工程順断面図、第３図および第４図は従来の半
導体装置の構造を示す断面図である。 Ｘ・・・半導体基板、■・・・ゲート電極、３・・・酸
化膜（第２の酸化膜）、５・・・ｐ型拡散領域（第２の
拡散領域）、６・・・ｎ＋型拡散領域（第１の拡散領域
）、７・・・エピタキシャル層、９・・・チャンネル領
域、１゜・・・ゲート酸化膜、１１・・・酸化膜（第１
の酸化膜）、１００・・・溝 Ｘ・・・半導体基板 １・・・ゲート電極 ３・・・酸化膜（第２の酸化膜） ５・・・ｐ型拡散領域（第２の拡散領域）６・・・ｎ゛
型拡散領域（第１の拡散領域）７−・・エピタキシャル
層 ９・・・チャンネル領域 １０・・・ゲート酸化膜 １１・・・酸化膜（第２の酸化膜） １００・・・溝 （ａ）
断面図、第２図（ａ）〜（ｇ）は同半導体装置の製造方
法を示す工程順断面図、第３図および第４図は従来の半
導体装置の構造を示す断面図である。 Ｘ・・・半導体基板、■・・・ゲート電極、３・・・酸
化膜（第２の酸化膜）、５・・・ｐ型拡散領域（第２の
拡散領域）、６・・・ｎ＋型拡散領域（第１の拡散領域
）、７・・・エピタキシャル層、９・・・チャンネル領
域、１゜・・・ゲート酸化膜、１１・・・酸化膜（第１
の酸化膜）、１００・・・溝 Ｘ・・・半導体基板 １・・・ゲート電極 ３・・・酸化膜（第２の酸化膜） ５・・・ｐ型拡散領域（第２の拡散領域）６・・・ｎ゛
型拡散領域（第１の拡散領域）７−・・エピタキシャル
層 ９・・・チャンネル領域 １０・・・ゲート酸化膜 １１・・・酸化膜（第２の酸化膜） １００・・・溝 （ａ）
Claims (2)
- （１）表面に第１導電型のエピタキシャル層を形成した
半導体基板と、この半導体基板に形成した溝と、この溝
の表面に形成したゲート酸化膜と、前記半導体基板の表
面より低い高さで前記ゲート酸化膜上に形成した導電膜
からなるゲート電極と、前記溝の側壁の上部に形成した
ソースとなる第１導電型の第１の拡散領域と、前記溝の
側壁の中央部に形成したチャンネル領域となる第２導電
型の第２の拡散領域と、前記ゲート電極上に形成した酸
化膜とを備えた半導体装置。 - （２）表面に第１導電型のエピタキシャル層を形成した
半導体基板上に、第１の酸化膜を形成する工程と、 この第１の酸化膜の所定の領域を選択的にエッチングし
て除去する工程と、 この第１の酸化膜をマスクとして、前記半導体基板をエ
ッチングすることにより溝を形成する工程と、 この溝の表面にゲート酸化膜を形成する工程と、このゲ
ート酸化膜上および前記第１の酸化膜上に、導電膜を形
成する工程と、 前記第１の酸化膜をマスクとして前記導電膜をエッチバ
ックすることにより、前記第１の酸化膜上の前記導電膜
を除去し、さらに前記半導体基板の表面の位置より低い
位置まで前記導電膜を除去することによりゲート電極を
形成する工程と、前記第１の酸化膜を除去した後、前記
溝の側壁の上部にソースとなる第１導電型の第１の拡散
領域を形成するとともに、前記溝の側壁の中央部にチャ
ンネル領域となる第２導電型の第２の拡散領域を形成す
る工程と、 ＣＶＤ法により全面に第２の酸化膜を形成する工程と、 この第２の酸化膜をエッチバックすることにより、前記
第１の拡散領域上の前記第２の酸化膜を除去し、前記溝
の内部のみに前記第２の酸化膜を残す工程とを含む半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212335A JPH0493083A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212335A JPH0493083A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493083A true JPH0493083A (ja) | 1992-03-25 |
Family
ID=16620838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2212335A Pending JPH0493083A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493083A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583065A (en) * | 1994-11-23 | 1996-12-10 | Sony Corporation | Method of making a MOS semiconductor device |
| WO2001065606A3 (de) * | 2000-02-28 | 2002-02-14 | Infineon Technologies Ag | Feldeffekt-transistoranordnung mit hoher latch-up-festigkeit und verfahren zu deren herstellung |
| KR100937658B1 (ko) * | 2007-12-03 | 2010-01-19 | 주식회사 동부하이텍 | 고전압 소자의 제조 방법 |
| US8796469B2 (en) | 2009-03-23 | 2014-08-05 | Basf Se | Diketopyrrolopyrrole polymers for use in organic semiconductor devices |
| US9893288B2 (en) | 2008-10-31 | 2018-02-13 | Basf Se | Diketopyrrolopyrrole polymers for use in organic field effect transistors |
| US10224484B2 (en) | 2008-10-31 | 2019-03-05 | Basf Se | Diketopyrrolopyrrole polymers for use in organic field effect transistors |
-
1990
- 1990-08-08 JP JP2212335A patent/JPH0493083A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583065A (en) * | 1994-11-23 | 1996-12-10 | Sony Corporation | Method of making a MOS semiconductor device |
| WO2001065606A3 (de) * | 2000-02-28 | 2002-02-14 | Infineon Technologies Ag | Feldeffekt-transistoranordnung mit hoher latch-up-festigkeit und verfahren zu deren herstellung |
| KR100937658B1 (ko) * | 2007-12-03 | 2010-01-19 | 주식회사 동부하이텍 | 고전압 소자의 제조 방법 |
| US9893288B2 (en) | 2008-10-31 | 2018-02-13 | Basf Se | Diketopyrrolopyrrole polymers for use in organic field effect transistors |
| US10224484B2 (en) | 2008-10-31 | 2019-03-05 | Basf Se | Diketopyrrolopyrrole polymers for use in organic field effect transistors |
| US10431745B2 (en) | 2008-10-31 | 2019-10-01 | Basf Se | Diketopyrrolopyrrole polymers for use in organic field effect transistors |
| US8796469B2 (en) | 2009-03-23 | 2014-08-05 | Basf Se | Diketopyrrolopyrrole polymers for use in organic semiconductor devices |
| US10177313B2 (en) | 2009-03-23 | 2019-01-08 | Basf Se | Diketopyrrolopyrrole polymers for use in organic semiconductor devices |
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