JPH0464467B2 - - Google Patents
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- JPH0464467B2 JPH0464467B2 JP60154515A JP15451585A JPH0464467B2 JP H0464467 B2 JPH0464467 B2 JP H0464467B2 JP 60154515 A JP60154515 A JP 60154515A JP 15451585 A JP15451585 A JP 15451585A JP H0464467 B2 JPH0464467 B2 JP H0464467B2
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Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はシリコン又は化合物半導体からなる
超高速デバイス（半導体チツプ）を実装するため
のマルチチツプパツケージ基板に関する。
超高速デバイス（半導体チツプ）を実装するため
のマルチチツプパツケージ基板に関する。
（従来の技術）
従来より種々の構造のマルチチツプパツケージ
基板（以下、パツケージ基板と称することもあ
る）が提案されている。このようなパツケージ基
板は例えば文献（プロシーデイング オブ ザ
カスタム インテグレイテツド サーキツツ コ
ンフエレンス（Proceeding of the Custom
Integrated Circuits Conference），1983，p.142
〜146）に開示されている。
基板（以下、パツケージ基板と称することもあ
る）が提案されている。このようなパツケージ基
板は例えば文献（プロシーデイング オブ ザ
カスタム インテグレイテツド サーキツツ コ
ンフエレンス（Proceeding of the Custom
Integrated Circuits Conference），1983，p.142
〜146）に開示されている。
このような従来のパツケージ基板は公知である
が以下、簡単に説明する。
が以下、簡単に説明する。
先ず、基板として0.6〜1.0mmの厚さのセラミ
ツク基板、0.8〜1.6mmの厚さのテフロン（米国
デユポン社の商標名）樹脂基板又は0.8〜1.6mm
の厚さのガラスエポキシ基板を用い、この基板上
にCr，NiCr，Au，Cu等の中から所望とする材
料を用いて、外部接続端子、電源ライン及び高速
信号を伝達するためのマイクロストリツプ線路を
含む配線パタンが形成されている。又、必要に応
じ、この基板には配線パタンを形成した基板面か
ら、この基板面とは反対側の面（裏面と称する）
に達するスルーホールが設けてある。さらに、こ
の裏面には、一般に、前述したような金属薄膜か
らなるアースラインが形成されている。
ツク基板、0.8〜1.6mmの厚さのテフロン（米国
デユポン社の商標名）樹脂基板又は0.8〜1.6mm
の厚さのガラスエポキシ基板を用い、この基板上
にCr，NiCr，Au，Cu等の中から所望とする材
料を用いて、外部接続端子、電源ライン及び高速
信号を伝達するためのマイクロストリツプ線路を
含む配線パタンが形成されている。又、必要に応
じ、この基板には配線パタンを形成した基板面か
ら、この基板面とは反対側の面（裏面と称する）
に達するスルーホールが設けてある。さらに、こ
の裏面には、一般に、前述したような金属薄膜か
らなるアースラインが形成されている。
このような構造のパツケージ基板は通常、基板
の補強とデバイスからの熱の放熱を目的として、
支持体に固定されている。
の補強とデバイスからの熱の放熱を目的として、
支持体に固定されている。
マイクロストリツプ線路（以下、線路と称する
こともある）の特性インピーダンスZ0は、文献
（日本マイクロエレクトロニクス協会編「IC化実
装技術」（1984−２−20）工業調査会p.202）に記
載されている式によれば、 Z0＝377／（ｗ／ｈ）εr［１＋1.735 εr -0.074×
（ｗ／ｈ）-0.836］ （Ω） で与えられる。ここで、ｈは誘電体基板の厚さ
ｍ、ｗはマイクロストリツプ線路の幅ｍ、εrは誘
電体基板の誘電率をそれぞれ示す。従つて、特性
インピダンスZ0は、誘電体の厚さが厚くなる程、
又、誘電体の誘電率が小さくなる程大きくなる。
又、誘電体上に設けたマイクロストリツプ線路の
線幅が狭くなる程、この線路の特性インピダンス
は大きくなる。従来のパツケージ基板では、用い
ている基板が誘電体であり、その厚みが非常に厚
いこと、実装密度の制約により基板上に形成する
線路の線幅をあまり広く出来ないこととにより、
マイクロストリツプ線路の特性インピーダンスは
200Ω以上となつてしまう。
こともある）の特性インピーダンスZ0は、文献
（日本マイクロエレクトロニクス協会編「IC化実
装技術」（1984−２−20）工業調査会p.202）に記
載されている式によれば、 Z0＝377／（ｗ／ｈ）εr［１＋1.735 εr -0.074×
（ｗ／ｈ）-0.836］ （Ω） で与えられる。ここで、ｈは誘電体基板の厚さ
ｍ、ｗはマイクロストリツプ線路の幅ｍ、εrは誘
電体基板の誘電率をそれぞれ示す。従つて、特性
インピダンスZ0は、誘電体の厚さが厚くなる程、
又、誘電体の誘電率が小さくなる程大きくなる。
又、誘電体上に設けたマイクロストリツプ線路の
線幅が狭くなる程、この線路の特性インピダンス
は大きくなる。従来のパツケージ基板では、用い
ている基板が誘電体であり、その厚みが非常に厚
いこと、実装密度の制約により基板上に形成する
線路の線幅をあまり広く出来ないこととにより、
マイクロストリツプ線路の特性インピーダンスは
200Ω以上となつてしまう。
（発明が解決しようとする問題点）
このような従来のマルチチツプパツケージ基板
に、超高速信号を扱うガリウム砒素IC、シリコ
ンバイポーラ素子等の超高速デバイスを実装する
と、これらのデバイスに対してマイクロストリツ
プ線路の特性インピーダンスは負荷となる。高速
信号を忠実に伝達するためには、信号伝達に用い
る線路の特性インピーダンスは50〜100Ωである
必要がある。従つて、従来の線路のようにその特
性インピーダンスが200Ω以上もあると、デバイ
スと線路との間でインピーダンス不整合が生じ
る。このため、不整合部分での信号の反射による
損失及び信号波形の歪により信号の伝達が正確に
行えないという問題点があつた。
に、超高速信号を扱うガリウム砒素IC、シリコ
ンバイポーラ素子等の超高速デバイスを実装する
と、これらのデバイスに対してマイクロストリツ
プ線路の特性インピーダンスは負荷となる。高速
信号を忠実に伝達するためには、信号伝達に用い
る線路の特性インピーダンスは50〜100Ωである
必要がある。従つて、従来の線路のようにその特
性インピーダンスが200Ω以上もあると、デバイ
スと線路との間でインピーダンス不整合が生じ
る。このため、不整合部分での信号の反射による
損失及び信号波形の歪により信号の伝達が正確に
行えないという問題点があつた。
例えば、ガリウム砒素ICやシリコンバイポー
ラ素子では、これらIC及び素子が超高速用とな
るとそのデザインルールは1μm以下となり、又、
そのIC及び素子内部の高速信号線の線幅も２〜
4μmと微細になる。従つて、特性インピーダンス
が50Ωのマイクロストリツプ線路を構成するため
には、誘電体の誘電率にもよるが、２〜4μmとし
た高速信号線の線幅と同様にμmオーダの線幅で
マイクロストリツプ線路を形成する必要がある。
従来のパツケージ基板にこのように微細な線路を
形成したのでは、特性インピーダンス50Ωのマイ
クロストリツプ線路の実現は不可能であつた。
ラ素子では、これらIC及び素子が超高速用とな
るとそのデザインルールは1μm以下となり、又、
そのIC及び素子内部の高速信号線の線幅も２〜
4μmと微細になる。従つて、特性インピーダンス
が50Ωのマイクロストリツプ線路を構成するため
には、誘電体の誘電率にもよるが、２〜4μmとし
た高速信号線の線幅と同様にμmオーダの線幅で
マイクロストリツプ線路を形成する必要がある。
従来のパツケージ基板にこのように微細な線路を
形成したのでは、特性インピーダンス50Ωのマイ
クロストリツプ線路の実現は不可能であつた。
この発明の目的は、マルチチツプパツケージ基
板のマイクロストリツプ線路の線幅を微細にして
もこの線路の特性インピーダンスを50〜100Ωの
低インピーダンスとすることが出来る、マルチチ
ツプパツケージ基板を提供することにある。
板のマイクロストリツプ線路の線幅を微細にして
もこの線路の特性インピーダンスを50〜100Ωの
低インピーダンスとすることが出来る、マルチチ
ツプパツケージ基板を提供することにある。
（問題点を解決するための手段）
この目的の達成を図るため、この発明によれ
ば、超高速デバイス実装用のマルチチツプパツケ
ージ基板において、 マルチチツプパツケージは、導電性を有するよ
うに高濃度に不純物添加されたシリコン基板と、
このシリコン基板の表面に形成したシリコン酸化
膜又はシリコン窒化膜と、このシリコン酸化膜又
はシリコン窒化膜に設けたスルーホールと、この
シリコン酸化膜又はシリコン窒化膜に形成されマ
イクロストリツプ線路を有する配線パタンとを含
むことを特徴とする。
ば、超高速デバイス実装用のマルチチツプパツケ
ージ基板において、 マルチチツプパツケージは、導電性を有するよ
うに高濃度に不純物添加されたシリコン基板と、
このシリコン基板の表面に形成したシリコン酸化
膜又はシリコン窒化膜と、このシリコン酸化膜又
はシリコン窒化膜に設けたスルーホールと、この
シリコン酸化膜又はシリコン窒化膜に形成されマ
イクロストリツプ線路を有する配線パタンとを含
むことを特徴とする。
（作用）
このような構成によれば、導電性を有するシリ
コン基板がマルチチツプパツケージ基板の基板と
して機能し、シリコン酸化膜又はシリコン窒化膜
が誘電体として機能する。さらに、このシリコン
酸化膜又はシリコン窒化膜は非常に薄い膜厚で形
成出来るため、配線パターンの下地となる誘電体
の厚みを非常に薄く出来る。
コン基板がマルチチツプパツケージ基板の基板と
して機能し、シリコン酸化膜又はシリコン窒化膜
が誘電体として機能する。さらに、このシリコン
酸化膜又はシリコン窒化膜は非常に薄い膜厚で形
成出来るため、配線パターンの下地となる誘電体
の厚みを非常に薄く出来る。
（実施例）
以下、第１図及び第２図を参照して、この発明
の一実施例につき説明する。尚、これら図はこの
発明が理解出来る程度に概略的に示してあるにす
ぎずその形状、寸法及び配置関係は図示例に限定
されるものではない。
の一実施例につき説明する。尚、これら図はこの
発明が理解出来る程度に概略的に示してあるにす
ぎずその形状、寸法及び配置関係は図示例に限定
されるものではない。
第１図はこの発明のマルチチツプパツケージ基
板１１の一実施例を示す断面図である。この図を
参照してこのパツケージ基板１１の構造につき説
明する。
板１１の一実施例を示す断面図である。この図を
参照してこのパツケージ基板１１の構造につき説
明する。
図において、１３はキヤリア濃度の高いｐ型シ
リコン基板（ｎ型でも勿論良い）を示し、この場
合、基板を例えばアースラインとして用いる際に
この基板で高速信号の損失が生じないよう、この
基板の抵抗率が0.1Ω以下となるように不純物を
入れてある。このシリコン基板１３上には好適な
手段により例えば１〜5μmの膜厚のシリコン酸化
膜１５が設けてある。このシリコン酸化膜１５上
には従来と同様に好適な金属材料によりマイクロ
ストリツプ線路１７と、外部接続端子や電源ライ
ン等のマイクロストリツプ線路より幅広の配線１
９とを含む配線パタン２１が設けてある。さら
に、このパツケージ基板１１は、接地インダクタ
ンスを低減するため、シリコン酸化膜１５の一部
分を除去しシリコン基板１３に達するスルーホー
ル２３を有しており、必要に応じて、所望とする
回路部分をこのスルーホール２３を経てシリコン
基板１３に接地出来る。
リコン基板（ｎ型でも勿論良い）を示し、この場
合、基板を例えばアースラインとして用いる際に
この基板で高速信号の損失が生じないよう、この
基板の抵抗率が0.1Ω以下となるように不純物を
入れてある。このシリコン基板１３上には好適な
手段により例えば１〜5μmの膜厚のシリコン酸化
膜１５が設けてある。このシリコン酸化膜１５上
には従来と同様に好適な金属材料によりマイクロ
ストリツプ線路１７と、外部接続端子や電源ライ
ン等のマイクロストリツプ線路より幅広の配線１
９とを含む配線パタン２１が設けてある。さら
に、このパツケージ基板１１は、接地インダクタ
ンスを低減するため、シリコン酸化膜１５の一部
分を除去しシリコン基板１３に達するスルーホー
ル２３を有しており、必要に応じて、所望とする
回路部分をこのスルーホール２３を経てシリコン
基板１３に接地出来る。
このような構造のパツケージ基板１１では、シ
リコン酸化膜１５が誘電体とするため、従来のパ
ツケージ基板で用いられていたセラミック等の誘
電体の厚さと比較して、このシリコン酸化膜１５
からなる誘電体の厚さは非常に薄い。
リコン酸化膜１５が誘電体とするため、従来のパ
ツケージ基板で用いられていたセラミック等の誘
電体の厚さと比較して、このシリコン酸化膜１５
からなる誘電体の厚さは非常に薄い。
以下に、この発明のマルチチツプパツケージ基
板１１の製造方法につき説明する。
板１１の製造方法につき説明する。
先ず、シリコン酸化膜１５の形成方法である
が、シリコン基板１３の表面に、例えば半導体製
造技術である気相成長法によりシリコン酸化膜１
５を形成する。又は、シリコン基板表面に熱酸化
処理を行つて二酸化シリコン層をシリコン基板１
３に形成しても良い。
が、シリコン基板１３の表面に、例えば半導体製
造技術である気相成長法によりシリコン酸化膜１
５を形成する。又は、シリコン基板表面に熱酸化
処理を行つて二酸化シリコン層をシリコン基板１
３に形成しても良い。
このシリコン酸化膜１５の膜厚は、この膜が絶
縁膜として良好な特性が得られる膜厚であるこ
と。さらに、このシリコン酸化膜１５上に形成す
る配線パターン２１、特に、実装密度の点から要
求されるマイクロストリツプ線路の線幅と、この
線路に要求される特性インピーダンスとを考慮し
て、適切な膜厚となるように形成する。
縁膜として良好な特性が得られる膜厚であるこ
と。さらに、このシリコン酸化膜１５上に形成す
る配線パターン２１、特に、実装密度の点から要
求されるマイクロストリツプ線路の線幅と、この
線路に要求される特性インピーダンスとを考慮し
て、適切な膜厚となるように形成する。
次に、フオトエツチング技術により、このシリ
コン酸化膜１５の所望とする箇所にシリコン酸化
膜１５の表面からシリコン基板１３に達するスル
ホール２３を形成する。
コン酸化膜１５の所望とする箇所にシリコン酸化
膜１５の表面からシリコン基板１３に達するスル
ホール２３を形成する。
次に、このシリコン酸化膜１５及びスルーホー
ル２３により露出したシリコン基板１３の部分上
に真空蒸着法その他好適な方法により、従来と同
様なNiCr，Au等の金属薄膜を形成する。続い
て、この金属薄膜をフオトエツチング技術等の好
適な方法により加工を行い配線パタン２１を形成
する。この際、高速信号の伝達を行うマイクロス
トリツプ線路１７の線幅は、この線路１７の特性
インピーダンスが50〜100Ωの値となるような線
幅に形成する。又、幅広の配線１９の線幅は各部
分で要求される電流容量及び電圧降下を考慮して
決定し、外部接続端子部の大きさはボンデイング
条件の制限から決定し、それぞれの寸法に応じて
形成する。
ル２３により露出したシリコン基板１３の部分上
に真空蒸着法その他好適な方法により、従来と同
様なNiCr，Au等の金属薄膜を形成する。続い
て、この金属薄膜をフオトエツチング技術等の好
適な方法により加工を行い配線パタン２１を形成
する。この際、高速信号の伝達を行うマイクロス
トリツプ線路１７の線幅は、この線路１７の特性
インピーダンスが50〜100Ωの値となるような線
幅に形成する。又、幅広の配線１９の線幅は各部
分で要求される電流容量及び電圧降下を考慮して
決定し、外部接続端子部の大きさはボンデイング
条件の制限から決定し、それぞれの寸法に応じて
形成する。
尚、この実施例で形成した酸化シリコン膜を窒
化シリコン膜としても、この発明の効果の達成が
出来る。この場合の窒化シリコン膜の形成は気相
成長法等の好適な方法で行えば良い。
化シリコン膜としても、この発明の効果の達成が
出来る。この場合の窒化シリコン膜の形成は気相
成長法等の好適な方法で行えば良い。
第２図はこの発明のマルチチツプパツケージ基
板１１の理解を深めるために、このパツケージ基
板１１に半導体チツプ２５を実装した状態の一例
を示す平面図である。
板１１の理解を深めるために、このパツケージ基
板１１に半導体チツプ２５を実装した状態の一例
を示す平面図である。
マルチチツプパツケージ基板１１へ半導体チツ
プ２５を実装する方法は、例えば従来から行われ
ているフリツプチツプボンデイング法により行え
ばよい。
プ２５を実装する方法は、例えば従来から行われ
ているフリツプチツプボンデイング法により行え
ばよい。
尚、このマルチチツプパツケージ基板１１には
一個又は複数個の超高速デバイスを実装出来るこ
とは勿論である。又、このマルチチツプパツケー
ジ基板は通常の半導体デバイスの実装用基板とし
て用いても好適である。
一個又は複数個の超高速デバイスを実装出来るこ
とは勿論である。又、このマルチチツプパツケー
ジ基板は通常の半導体デバイスの実装用基板とし
て用いても好適である。
第３図は、超高速デバイスを実装したマルチチ
ツプパツケージ基板１１を、基板の補強とデバイ
スで発生する熱の放熱とを目的として、アルミナ
等で形成した支持体２７に固定した状態を示す。
この場合、マルチチツプパツケージ基板１１を支
持体２７にダイボンデイングした後、パツケージ
基板１１に設けた外部接続端子部と支持体２７と
の間を金線２９でワイヤボンデイングした様子を
示す。この例の他に、例えば、端子を有するフレ
ームに、このマルチチツプパツケージ基板１１を
固定した後、樹脂モールドして支持する方法も考
えられる。
ツプパツケージ基板１１を、基板の補強とデバイ
スで発生する熱の放熱とを目的として、アルミナ
等で形成した支持体２７に固定した状態を示す。
この場合、マルチチツプパツケージ基板１１を支
持体２７にダイボンデイングした後、パツケージ
基板１１に設けた外部接続端子部と支持体２７と
の間を金線２９でワイヤボンデイングした様子を
示す。この例の他に、例えば、端子を有するフレ
ームに、このマルチチツプパツケージ基板１１を
固定した後、樹脂モールドして支持する方法も考
えられる。
（発明の効果）
上述した説明からも明らかなように、この発明
のマルチチツプパツケージ基板によれば、不純物
濃度の高いシリコン基板に非常に薄い膜厚の酸化
シリコン膜（又は窒化シリコン膜）を有してお
り、この酸化シリコン膜を誘電体としている。従
つて、従来のパツケージ基板における誘電体の厚
みが0.6〜1.6mmに対してこの発明のパツケージ
基板の誘電体の厚みは実施例の値を引用しても１
〜5μmと非常に薄い。このため、この酸化シリコ
ン膜上に形成するマイクロストリツプ線路の線幅
を半導体チツプ内部の微細配線の線幅１〜10μm
と同程度にしても、このマイクロストリツプ線路
の特性インピーダンスを50〜100Ωとすることが
出来る。
のマルチチツプパツケージ基板によれば、不純物
濃度の高いシリコン基板に非常に薄い膜厚の酸化
シリコン膜（又は窒化シリコン膜）を有してお
り、この酸化シリコン膜を誘電体としている。従
つて、従来のパツケージ基板における誘電体の厚
みが0.6〜1.6mmに対してこの発明のパツケージ
基板の誘電体の厚みは実施例の値を引用しても１
〜5μmと非常に薄い。このため、この酸化シリコ
ン膜上に形成するマイクロストリツプ線路の線幅
を半導体チツプ内部の微細配線の線幅１〜10μm
と同程度にしても、このマイクロストリツプ線路
の特性インピーダンスを50〜100Ωとすることが
出来る。
又、シリコン基板に酸化シリコン膜又は窒化シ
リコン膜を形成すること、酸化シリコン膜又は窒
化シリコン膜にスルーホール及び配線パタンを形
成することは従来からある方法により容易に行え
る。又、基板として用いたシリコン基板はその表
面加工等の信頼性は半導体技術で実証されている
ため、その表面に形成する回路パターンは微細な
パターンの形成が可能である。
リコン膜を形成すること、酸化シリコン膜又は窒
化シリコン膜にスルーホール及び配線パタンを形
成することは従来からある方法により容易に行え
る。又、基板として用いたシリコン基板はその表
面加工等の信頼性は半導体技術で実証されている
ため、その表面に形成する回路パターンは微細な
パターンの形成が可能である。
これがため、低い特性インピーダンスを有し、
かつ、実装密度の高いマルチチツプパツケージ基
板を容易に提供できる。
かつ、実装密度の高いマルチチツプパツケージ基
板を容易に提供できる。
第１図はこの発明のマルチチツプパツケージ基
板の一実施例を示す断面図、第２図はこの発明の
マルチチツプパツケージ基板に半導体チツプを実
装した状態を示す平面図、第３図はこの発明のマ
ルチチツプパツケージ基板を支持体に実装した状
態を示す断面図である。 １１……マルチチツプパツケージ基板、１３…
…導電性を有するシリコン基板、１５……シリコ
ン酸化膜、１７……マイクロストリツプ線路、１
９……幅広の配線、２１……配線パタン、２３…
…スルーホール、２５……超高速デバイス（半導
体チツプ）、２７……支持体、２９……金線。
板の一実施例を示す断面図、第２図はこの発明の
マルチチツプパツケージ基板に半導体チツプを実
装した状態を示す平面図、第３図はこの発明のマ
ルチチツプパツケージ基板を支持体に実装した状
態を示す断面図である。 １１……マルチチツプパツケージ基板、１３…
…導電性を有するシリコン基板、１５……シリコ
ン酸化膜、１７……マイクロストリツプ線路、１
９……幅広の配線、２１……配線パタン、２３…
…スルーホール、２５……超高速デバイス（半導
体チツプ）、２７……支持体、２９……金線。
Claims (1)
- 【特許請求の範囲】 １ 半導体チツプ実装用のマルチチツプパツケー
ジ基板において、 導電性を有するように高濃度に不純物添加され
たシリコン基板と、該シリコン基板の表面に形成
したシリコン酸化膜又はシリコン窒化膜と、該シ
リコン酸化膜又はシリコン窒化膜に設けたスルー
ホールと、該シリコン酸化膜又はシリコン窒化膜
に形成されマイクロストリツプ線路を有する配線
パタンとを含む ことを特徴とするマルチチツプパツケージ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154515A JPS6215850A (ja) | 1985-07-13 | 1985-07-13 | マルチチツプパツケ−ジ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154515A JPS6215850A (ja) | 1985-07-13 | 1985-07-13 | マルチチツプパツケ−ジ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6215850A JPS6215850A (ja) | 1987-01-24 |
| JPH0464467B2 true JPH0464467B2 (ja) | 1992-10-15 |
Family
ID=15585939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60154515A Granted JPS6215850A (ja) | 1985-07-13 | 1985-07-13 | マルチチツプパツケ−ジ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215850A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2535623B2 (ja) * | 1989-10-17 | 1996-09-18 | 株式会社東芝 | 樹脂封止半導体装置 |
| GB2290171B (en) * | 1994-06-03 | 1998-01-21 | Plessey Semiconductors Ltd | Inductor chip device |
| GB2290913B (en) * | 1994-06-30 | 1998-03-11 | Plessey Semiconductors Ltd | Multi-chip module inductor structure |
| US6444499B1 (en) * | 2000-03-30 | 2002-09-03 | Amkor Technology, Inc. | Method for fabricating a snapable multi-package array substrate, snapable multi-package array and snapable packaged electronic components |
-
1985
- 1985-07-13 JP JP60154515A patent/JPS6215850A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6215850A (ja) | 1987-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |