JPH0438174B2 - - Google Patents
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- JPH0438174B2 JPH0438174B2 JP5659484A JP5659484A JPH0438174B2 JP H0438174 B2 JPH0438174 B2 JP H0438174B2 JP 5659484 A JP5659484 A JP 5659484A JP 5659484 A JP5659484 A JP 5659484A JP H0438174 B2 JPH0438174 B2 JP H0438174B2
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- Japan
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- signal
- circuit
- output
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- terminal
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- 238000006243 chemical reaction Methods 0.000 claims description 36
- 230000005540 biological transmission Effects 0.000 claims description 26
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 22
- 238000004891 communication Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はデイジタル通信符号の変換に関する。
とくに、伝送路に送信される符号に同一の符号が
連続しないように、送信装置では入力端子の信号
系列に所定論理の符号変換を施して伝送路に送出
し、受信装置では伝送路から受信される信号系列
に上記所定論理の逆論理の符号変換を施して受信
出力とするデイジタル通信方式に関する。
とくに、伝送路に送信される符号に同一の符号が
連続しないように、送信装置では入力端子の信号
系列に所定論理の符号変換を施して伝送路に送出
し、受信装置では伝送路から受信される信号系列
に上記所定論理の逆論理の符号変換を施して受信
出力とするデイジタル通信方式に関する。
光フアイバ通信方式、同軸ケーブル通信方式、
データリンクあるいは無線通信方式などで用いら
れるデータ通信方式では、送信信号系列の符号に
同一論理の符号が連続すると、受信装置では符号
の変化する点が検出できなくなつて、信号の同期
を正しくとることができなくなることがある。こ
れを解決するために、送信装置で所定の論理によ
り信号に符号変換を施して送信信号系列の符号に
変化を与え、受信装置でその逆の符号変換を施し
て元の信号系列を再生する技術が知られている。
データリンクあるいは無線通信方式などで用いら
れるデータ通信方式では、送信信号系列の符号に
同一論理の符号が連続すると、受信装置では符号
の変化する点が検出できなくなつて、信号の同期
を正しくとることができなくなることがある。こ
れを解決するために、送信装置で所定の論理によ
り信号に符号変換を施して送信信号系列の符号に
変化を与え、受信装置でその逆の符号変換を施し
て元の信号系列を再生する技術が知られている。
このような方式では、送信信号に符号変換を施
すための論理としていつくかのものがある。その
一つはmBIC（ｍ binary with １ complement
insertion）であり、またほかの一つはDmBIM
（differential ｍ binary with １ mark
insertion）である。これらはいずれも公知であ
るのでここでは詳しい説明を省略するが、それぞ
れ得失がありいずれも広く利用されている。ま
た、この他にもいくつかの方式がある。
すための論理としていつくかのものがある。その
一つはmBIC（ｍ binary with １ complement
insertion）であり、またほかの一つはDmBIM
（differential ｍ binary with １ mark
insertion）である。これらはいずれも公知であ
るのでここでは詳しい説明を省略するが、それぞ
れ得失がありいずれも広く利用されている。ま
た、この他にもいくつかの方式がある。
このような符号変換回路が実装された送信装置
または受信装置では、特定の相手方と通信を行う
ときはよいが、たとえばデータ通信網で結合され
ていくつかの異なる相手と接続されるようになる
と、相手装置がかならずしも同一論理の符号変換
回路を備えているとはかぎらない。従来方式では
このような場合には、複数の符号変換回路を用意
しておき、相手の符号変換回路の種類に応じてこ
れを切り換えて使用するように構成されていた。
または受信装置では、特定の相手方と通信を行う
ときはよいが、たとえばデータ通信網で結合され
ていくつかの異なる相手と接続されるようになる
と、相手装置がかならずしも同一論理の符号変換
回路を備えているとはかぎらない。従来方式では
このような場合には、複数の符号変換回路を用意
しておき、相手の符号変換回路の種類に応じてこ
れを切り換えて使用するように構成されていた。
〔発明の目的〕
本発明はこのような背景に行われたもので、２
種類の異なる符号変換の論理を一つの装置で、制
御信号により切り換えて使用することができる方
式を提供することを目的とする。
種類の異なる符号変換の論理を一つの装置で、制
御信号により切り換えて使用することができる方
式を提供することを目的とする。
本発明は、符号変換の論理mBICとDmBIMを
切り換えて使用できる符号変換回路を備えたこと
を特徴とする。
切り換えて使用できる符号変換回路を備えたこと
を特徴とする。
すなわち本発明は、送信装置には、送信入力信
号が与えられる入力端子と、この入力端子の信号
系列に所定論理の符号変換を施す符号変換手段
と、この手段の出力が接続された送信信号出力端
子とを備え、受信装置には、上記送信装置から受
信される信号が接続される受信信号入力端子と、
この受信信号入力端子の信号系列に上記所定論理
の逆論理の符号変換を施す符号変換手段と、この
手段の出力が接続された受信信号出力端子とを備
えたデイジタル通信方式において、上記送信装置
の符号変換手段は、２値の論理値の制御信号が入
力する制御信号端子と、送信入力信号系列のｍ個
（ｍは１以上の整数）のタイムスロツト毎に１個
の論理値「１」を付加して（ｍ＋１）／ｍ倍の信
号速度の信号系列を得る第一の回路と、この第一
の回路の出力信号と１タイムスロツト遅延した信
号との排他論理和をとる第二の回路と、上記第一
の回路の出力信号のｍ＋１タイムスロツト毎にブ
ロツク同期パルスを発生する第三の回路と、上記
制御信号が一方の論理値であるとき上記第二の回
路で全てのタイムスロツトについて排他論理和を
出力させ、他方の論理値であるとき上記第二の回
路で上記ブロツク同期パルスが出力される毎に１
タイムスロツト前の符号との反対符号を出力させ
る第四の回路とを含み、上記受信装置の符号変換
手段は、２値の論理値の制御信号が入力する制御
信号端子と、上記第二の回路に対応して１タイム
スロツト遅延した信号との排他論理和をとる第五
の回路と、上記制御信号の論理値にしたがつて上
記第五の回路の出力信号または上記受信信号入力
端子の信号のいずれかを選択する第六の回路と、
この第六の回路の出力信号から上記送信装置でｍ
＋１タイムスロツトごとに付加された符号を除去
し上記送信入力信号系列と等しい信号速度の信号
を得る第七の回路とを含むことを特徴とする。
号が与えられる入力端子と、この入力端子の信号
系列に所定論理の符号変換を施す符号変換手段
と、この手段の出力が接続された送信信号出力端
子とを備え、受信装置には、上記送信装置から受
信される信号が接続される受信信号入力端子と、
この受信信号入力端子の信号系列に上記所定論理
の逆論理の符号変換を施す符号変換手段と、この
手段の出力が接続された受信信号出力端子とを備
えたデイジタル通信方式において、上記送信装置
の符号変換手段は、２値の論理値の制御信号が入
力する制御信号端子と、送信入力信号系列のｍ個
（ｍは１以上の整数）のタイムスロツト毎に１個
の論理値「１」を付加して（ｍ＋１）／ｍ倍の信
号速度の信号系列を得る第一の回路と、この第一
の回路の出力信号と１タイムスロツト遅延した信
号との排他論理和をとる第二の回路と、上記第一
の回路の出力信号のｍ＋１タイムスロツト毎にブ
ロツク同期パルスを発生する第三の回路と、上記
制御信号が一方の論理値であるとき上記第二の回
路で全てのタイムスロツトについて排他論理和を
出力させ、他方の論理値であるとき上記第二の回
路で上記ブロツク同期パルスが出力される毎に１
タイムスロツト前の符号との反対符号を出力させ
る第四の回路とを含み、上記受信装置の符号変換
手段は、２値の論理値の制御信号が入力する制御
信号端子と、上記第二の回路に対応して１タイム
スロツト遅延した信号との排他論理和をとる第五
の回路と、上記制御信号の論理値にしたがつて上
記第五の回路の出力信号または上記受信信号入力
端子の信号のいずれかを選択する第六の回路と、
この第六の回路の出力信号から上記送信装置でｍ
＋１タイムスロツトごとに付加された符号を除去
し上記送信入力信号系列と等しい信号速度の信号
を得る第七の回路とを含むことを特徴とする。
〔実施例による説明〕
第１図は本発明第一の発明の実施例装置ブロツ
ク構成図である。TXは送信装置であり、RXは
受信装置である。送信装置には、送信信号が与え
られる入力端子１と、送信信号出力端子２と、制
御信号端子３とを備える。送信信号出力端子２の
出力信号は伝送路４を介して受信装置RXに達
し、受信信号入力端子５と、制御信号端子６と、
受信信号出力端子７とを備える。
ク構成図である。TXは送信装置であり、RXは
受信装置である。送信装置には、送信信号が与え
られる入力端子１と、送信信号出力端子２と、制
御信号端子３とを備える。送信信号出力端子２の
出力信号は伝送路４を介して受信装置RXに達
し、受信信号入力端子５と、制御信号端子６と、
受信信号出力端子７とを備える。
送信装置には、入力端子１の信号系列を入力と
しこの信号系列をそのクロツク信号周波数の （ｍ＋１）／ｍ 倍 のクロツク信号周波数の信号に変換する速度変換
回路１１を備える。この速度変換回路１１の送信
出力信号系列にはｍタイムスロツト毎に空きのタ
イムスロツトが生じることになる。速度変換回路
１１から信号が取り出されブロツク同期回路１２
に入力する。このブロツク同期回路１２は、端子
１の信号のｍタイムスロツト毎に論理「１」の信
号を発生する回路であつてその出力信号は、速度
変換回路１１の出力とともにオア回路２１に入力
する。このオア回路２１の出力は排他的論理和回
路２２の一方の入力に接続される。この排他的論
理和回路２２の出力は送信信号出力端子２に接続
される。
しこの信号系列をそのクロツク信号周波数の （ｍ＋１）／ｍ 倍 のクロツク信号周波数の信号に変換する速度変換
回路１１を備える。この速度変換回路１１の送信
出力信号系列にはｍタイムスロツト毎に空きのタ
イムスロツトが生じることになる。速度変換回路
１１から信号が取り出されブロツク同期回路１２
に入力する。このブロツク同期回路１２は、端子
１の信号のｍタイムスロツト毎に論理「１」の信
号を発生する回路であつてその出力信号は、速度
変換回路１１の出力とともにオア回路２１に入力
する。このオア回路２１の出力は排他的論理和回
路２２の一方の入力に接続される。この排他的論
理和回路２２の出力は送信信号出力端子２に接続
される。
制御信号端子３はアンド回路３１の入力に接続
される。ブロツク同期回路１２の出力はアンド回
路３１の他方の入力に接続される。アンド回路３
１の出力は制御信号端子３の信号とともに、オア
回路３３の入力に接続される。オア回路３３の出
力はアンド回路３０の入力に接続され、アンド回
路３０の出力は排他的論理和回路２２の他方の入
力に接続される。排他的論理和回路２２の出力
は、１タイムスロツトの遅延を与える遅延回路２
３を介してアンド回路３０の他方の入力に接続さ
れる。
される。ブロツク同期回路１２の出力はアンド回
路３１の他方の入力に接続される。アンド回路３
１の出力は制御信号端子３の信号とともに、オア
回路３３の入力に接続される。オア回路３３の出
力はアンド回路３０の入力に接続され、アンド回
路３０の出力は排他的論理和回路２２の他方の入
力に接続される。排他的論理和回路２２の出力
は、１タイムスロツトの遅延を与える遅延回路２
３を介してアンド回路３０の他方の入力に接続さ
れる。
受信装置では、受信信号入力端子５は排他的論
理和回路２５の入力に接続され、分岐されて遅延
回路２４を介して、同じく排他的論理和回路２５
の他方の入力に接続される。さらに受信信号入力
端子５の信号は分岐されてフンド回路３４の一方
の入力に接続され、排他的論理和回路２５の出力
はアンド回路３５の一方の入力に接続される。ア
ンド回路３４の他方の入力には制御信号端子６の
信号が接続され、この制御信号端子６の信号は反
転回路３６を経由してアンド回路３５の他方の入
力に接続される。アンド回路３４および３５の両
出力はオア回路３７の二つの入力に接続される。
ブロツク同期回路１２分は排他的論理和回路２５
の出力を入力として、（ｍ＋１）タイムスロツト
毎に論理「１」の信号を発生する回路である。排
他的論理和回路３７の出力は速度変換回路１１′
に入力され、ブロツク同期回路１２′の出力にし
たがつて、送信装置で（ｍ＋１）タイムスロツト
毎に挿入された符号を除去して、受信信号出力端
子７にその出力信号系列を送出する。
理和回路２５の入力に接続され、分岐されて遅延
回路２４を介して、同じく排他的論理和回路２５
の他方の入力に接続される。さらに受信信号入力
端子５の信号は分岐されてフンド回路３４の一方
の入力に接続され、排他的論理和回路２５の出力
はアンド回路３５の一方の入力に接続される。ア
ンド回路３４の他方の入力には制御信号端子６の
信号が接続され、この制御信号端子６の信号は反
転回路３６を経由してアンド回路３５の他方の入
力に接続される。アンド回路３４および３５の両
出力はオア回路３７の二つの入力に接続される。
ブロツク同期回路１２分は排他的論理和回路２５
の出力を入力として、（ｍ＋１）タイムスロツト
毎に論理「１」の信号を発生する回路である。排
他的論理和回路３７の出力は速度変換回路１１′
に入力され、ブロツク同期回路１２′の出力にし
たがつて、送信装置で（ｍ＋１）タイムスロツト
毎に挿入された符号を除去して、受信信号出力端
子７にその出力信号系列を送出する。
第２図はこの実施例装置の動作説明用のタイム
チヤートである。第２図Ａ〜Ｅは第１図に×印を
付して示すＡ〜Ｅの信号波形図である。この例は
ｍを４に設定したものである。端子１の信号Ａは
速度変換回路１１で5/4倍の速度で変換されて、
その５タイムスロツト目は空きのタイムスロツト
である。ブロツク同期回路からこの空きのタイム
スロツト毎に第２図Ｅで示すように符号「１」が
送出され、これがオア回路２１で挿入されて第２
図Ｃのようになる。
チヤートである。第２図Ａ〜Ｅは第１図に×印を
付して示すＡ〜Ｅの信号波形図である。この例は
ｍを４に設定したものである。端子１の信号Ａは
速度変換回路１１で5/4倍の速度で変換されて、
その５タイムスロツト目は空きのタイムスロツト
である。ブロツク同期回路からこの空きのタイム
スロツト毎に第２図Ｅで示すように符号「１」が
送出され、これがオア回路２１で挿入されて第２
図Ｃのようになる。
ここでこの装置は制御信号端子３および６に、
「１」があるときと「０」があるときの２つのモ
ードがある。制御信号端子３および６に「１」が
ある第一モードでは、アンド回路３１が有効であ
りブロツク同期回路１２から送出される符号
「１」は、アンド回路３１、オア回路３３を経由
してアンド回路３０に入力し、（ｍ＋１）タイム
スロツト毎にアンド回路３０を有効にする。アン
ド回路３０には遅延回路２３からその前のタイム
スロツトの信号I4が入力し、（ｍ＋１）タイムス
ロツト毎に排他的論理和回路２２に供給される。
その前にのタイムスロツトの信号I4が「１」であ
れば、ブロツク同期回路１２から送出される
「１」と同一であり、排他的論理和回路２２には
「０」が出力される。その前のタイムスロツトの
信号I4が「０」であれば、ブロツク同期回路１２
から送出される「１」と相違して、排他的論理和
回路２２には「１」が出力される。すなわちその
前のタイムスロツトの信号I4の反転符号が送出さ
れ、その信号系列は第２図Ｂのようになる。
「１」があるときと「０」があるときの２つのモ
ードがある。制御信号端子３および６に「１」が
ある第一モードでは、アンド回路３１が有効であ
りブロツク同期回路１２から送出される符号
「１」は、アンド回路３１、オア回路３３を経由
してアンド回路３０に入力し、（ｍ＋１）タイム
スロツト毎にアンド回路３０を有効にする。アン
ド回路３０には遅延回路２３からその前のタイム
スロツトの信号I4が入力し、（ｍ＋１）タイムス
ロツト毎に排他的論理和回路２２に供給される。
その前にのタイムスロツトの信号I4が「１」であ
れば、ブロツク同期回路１２から送出される
「１」と同一であり、排他的論理和回路２２には
「０」が出力される。その前のタイムスロツトの
信号I4が「０」であれば、ブロツク同期回路１２
から送出される「１」と相違して、排他的論理和
回路２２には「１」が出力される。すなわちその
前のタイムスロツトの信号I4の反転符号が送出さ
れ、その信号系列は第２図Ｂのようになる。
この第一のモードでは、第１図に示す回路は、
第３図に示す回路と等価になる。
第３図に示す回路と等価になる。
受信装置でも、制御信号端子６に「１」がある
とアンド回路３４が有効になりアンド回路３５が
無効になる。したがつて、ｍ＋１タイムスロツト
毎に現れる4を除去すれば、元の信号を再生する
ことができる。
とアンド回路３４が有効になりアンド回路３５が
無効になる。したがつて、ｍ＋１タイムスロツト
毎に現れる4を除去すれば、元の信号を再生する
ことができる。
第二のモードでは、制御信号端子３および６に
「０」が入力され、第１図の回路はアンド回路３
１および３４が無効になるので、その等価回路は
第４図のようになる。この回路の動作を説明す
る。第４図Ｃ点には第２図Ｃで示される信号が入
力される。第４図Ｃ点が接続している排他的論理
和回路の他方の入力には、第４図Ｄ点を１ブロツ
ク遅延された信号が入力する。したがつて第２図
においてI2とX1との排他的論理和が出力X2とな
る。特に５ビツト目は「１」であるから、「１」
と「X4」の排他的論理和「4」がX5となる。こ
れはよく知られたDmBIC符号である。
「０」が入力され、第１図の回路はアンド回路３
１および３４が無効になるので、その等価回路は
第４図のようになる。この回路の動作を説明す
る。第４図Ｃ点には第２図Ｃで示される信号が入
力される。第４図Ｃ点が接続している排他的論理
和回路の他方の入力には、第４図Ｄ点を１ブロツ
ク遅延された信号が入力する。したがつて第２図
においてI2とX1との排他的論理和が出力X2とな
る。特に５ビツト目は「１」であるから、「１」
と「X4」の排他的論理和「4」がX5となる。こ
れはよく知られたDmBIC符号である。
第一のモードは公知のDmBIC符号変換であり、
第二のモードは高地のDmBIM符号変換である。
したがつて第１図の回路では、制御信号端子３お
よび６に与える信号「１」または「０」に応じ
て、この二つの符号変換論理を選択することがで
きることになる。
第二のモードは高地のDmBIM符号変換である。
したがつて第１図の回路では、制御信号端子３お
よび６に与える信号「１」または「０」に応じ
て、この二つの符号変換論理を選択することがで
きることになる。
第５図は本発明第二実施例装置のブロツク構成
図である。この例は第１図に示した第一の実施例
装置と較べると、送信装置の出力回路にアンド回
路および遅延回路の代わりに、反転回路４１およ
びセツトリセツト付のＤ形フリツプフロツプ４２
を用いたところに特徴がある。その作用は同様で
ある。また、第５図の回路では受信装置に端子８
を設け、この端子８に符号誤り検出信号を得るよ
うにしたものである。反転回路４３およびアンド
回路４４は伝送路で生じた符号誤りを検出する回
路であつて、送信装置で挿入された（ｍ＋１）番
目のタイムスロツトの符号の誤りを検出できる。
ブロツク同期回路１２′から第２図Ｅに示す「１」
が送出されるタイミングでは、排他的論理和回路
２５の出力は第一のモードでも第二のモードでも
「１」となるはずであり、このとき「０」が現れ
ればこれは誤りとして、端子８に誤り検出信号が
送出される。この誤り検出回路は上述の二つのモ
ードのいずれにも使用することができる。
図である。この例は第１図に示した第一の実施例
装置と較べると、送信装置の出力回路にアンド回
路および遅延回路の代わりに、反転回路４１およ
びセツトリセツト付のＤ形フリツプフロツプ４２
を用いたところに特徴がある。その作用は同様で
ある。また、第５図の回路では受信装置に端子８
を設け、この端子８に符号誤り検出信号を得るよ
うにしたものである。反転回路４３およびアンド
回路４４は伝送路で生じた符号誤りを検出する回
路であつて、送信装置で挿入された（ｍ＋１）番
目のタイムスロツトの符号の誤りを検出できる。
ブロツク同期回路１２′から第２図Ｅに示す「１」
が送出されるタイミングでは、排他的論理和回路
２５の出力は第一のモードでも第二のモードでも
「１」となるはずであり、このとき「０」が現れ
ればこれは誤りとして、端子８に誤り検出信号が
送出される。この誤り検出回路は上述の二つのモ
ードのいずれにも使用することができる。
第６図は本発明第二の発明を説明するためのブ
ロツク構成図である。この図は上述の実施例装置
を複数縦続に接続し、対となる送信装置および受
信装置の制御信号端子３および６に、時間ととも
に「１」および「０」がひんぱんに変化する制御
信号を与えるようにしたものである。制御信号は
たとえば音声信号周波数程度の低い周波数で周波
的に変化することが好ましい。縦続接続された複
数の区間では、それぞれ対となる送信装置および
受信装置に信号源５１および５２から、別個に制
御信号を与えることができる。
ロツク構成図である。この図は上述の実施例装置
を複数縦続に接続し、対となる送信装置および受
信装置の制御信号端子３および６に、時間ととも
に「１」および「０」がひんぱんに変化する制御
信号を与えるようにしたものである。制御信号は
たとえば音声信号周波数程度の低い周波数で周波
的に変化することが好ましい。縦続接続された複
数の区間では、それぞれ対となる送信装置および
受信装置に信号源５１および５２から、別個に制
御信号を与えることができる。
このように構成すると、伝送路信号に秘話性を
与えることができる。また、なんらかの原因によ
り伝送路を組織的に発生するタイミングジツタを
抑圧することができる。また、伝送路が無線伝送
路であるときには、隣接する伝送路で制御信号を
別個に変化させることにより、伝送路符号のスペ
クトル特性を変化することができるので、チヤン
ネル間干渉あるいはクロストークを改善すること
ができる。
与えることができる。また、なんらかの原因によ
り伝送路を組織的に発生するタイミングジツタを
抑圧することができる。また、伝送路が無線伝送
路であるときには、隣接する伝送路で制御信号を
別個に変化させることにより、伝送路符号のスペ
クトル特性を変化することができるので、チヤン
ネル間干渉あるいはクロストークを改善すること
ができる。
制御信号は保守用の通信路を用いて伝送するこ
とができる。保守用の通信路は主信号の通路と別
であつても、主信号の中に挿入されるものでもい
ずれでもよい。また、上述のように端子８に送出
される符号誤り検出信号を監視することにより、
運用中の監視を行うことができる。
とができる。保守用の通信路は主信号の通路と別
であつても、主信号の中に挿入されるものでもい
ずれでもよい。また、上述のように端子８に送出
される符号誤り検出信号を監視することにより、
運用中の監視を行うことができる。
〔発明の効果〕
以上説明したように、本発明によれば、一つの
回路で異なる符号変換論理に対して対応すること
ができる方式が得られる。通信相手により符号変
換の論理が異なる場合に、本発明はきわめて有利
である。
回路で異なる符号変換論理に対して対応すること
ができる方式が得られる。通信相手により符号変
換の論理が異なる場合に、本発明はきわめて有利
である。
また、符号誤り検出を併用すれば、伝送路の監
視を併せて実行することがいきる利点がある。
視を併せて実行することがいきる利点がある。
さらに、符号変換の論理を切り換える制御信号
を時間とともにひんぱんに変化させることによ
り、通信に秘話性を与え、相互干渉を軽減するこ
とができる利点がある。
を時間とともにひんぱんに変化させることによ
り、通信に秘話性を与え、相互干渉を軽減するこ
とができる利点がある。
第１図は本発明第一の発明の実施例装置ブロツ
ク構成図。第２図はその動作説明用タイムチヤー
ト。第３図はその第一のモードの等価回路。第４
図はその第二のモードの等価回路。第５図は本発
明第二の発明の実施例装置ブロツク構成図。第６
図は本発明第三の発明を説明するためのブロツク
構成図。 １……送出信号入力端子、２……送出信号出力
端子、３……制御信号端子、４……伝送路、５…
…受信信号入力端子、６……制御信号端子、７…
…受信信号出力端子。
ク構成図。第２図はその動作説明用タイムチヤー
ト。第３図はその第一のモードの等価回路。第４
図はその第二のモードの等価回路。第５図は本発
明第二の発明の実施例装置ブロツク構成図。第６
図は本発明第三の発明を説明するためのブロツク
構成図。 １……送出信号入力端子、２……送出信号出力
端子、３……制御信号端子、４……伝送路、５…
…受信信号入力端子、６……制御信号端子、７…
…受信信号出力端子。
Claims (1)
- 【特許請求の範囲】 １ 送信装置には、送信入力信号が与えられる入
力端子と、この入力端子の信号系列に所定論理の
符号変換を施す符号変換手段と、この手段の出力
が接続された送信信号出力端子とを備え、 受信装置には、上記送信装置から受信される信
号が接続される受信信号入力端子と、この受信信
号入力端子の信号系列に上記所定論理の逆論理の
符号変換を施す符号変換手段と、この手段の出力
が接続された受信信号出力端子とを備えた デイジタル通信方式において、 上記送信装置の符号変換手段は、 ２値の論理値の制御信号が入力する制御信号端
子と、 送信入力信号系列のｍ個（ｍは１以上の整数）
のタイムスロツト毎に１個の論理値「１」を付加
して（ｍ＋１）／ｍ倍の信号速度の信号系列を得
る第一の回路と、 この第一の回路の出力信号と１タイムスロツト
遅延した信号との排他論理和をとる第二の回路
と、 上記第一の回路の出力信号のｍ＋１タイムスロ
ツト毎にブロツク同期パルスを発生する第三の回
路と、 上記制御信号が一方の論理値であるとき上記第
二の回路で全てのタイムスロツトについて排他論
理和を出力させ、他方の論理値であるとき上記第
二の回路で上記ブロツク同期パルスが出力される
毎に１タイムスロツト前の符号との反対符号を出
力させる第四の回路と を含み、 上記受信装置の符号変換手段は、 ２値の論理値の制御信号が入力する制御信号端
子と、 上記第二の回路に対応して１タイムスロツト遅
延した信号との排他論理和をとる第五の回路と、 上記制御信号の論理値にしたがつて上記第五の
回路の出力信号または上記受信信号入力端子の信
号のいずれかを選択する第六の回路と、 この第六の回路の出力信号から上記送信装置で
ｍ＋１タイムスロツトごとに付加された符号を除
去し上記送信入力信号系列と等しい信号速度の信
号を得る第七の回路と を含むことを特徴とするデイジタル通信方式。 ２ 送信装置には、送信入力信号が与えられる入
力端子と、この入力端子の信号系列に所定論理の
符号変換を施す符号変換手段と、この手段の出力
が接続された送信信号出力端子とを備え、 受信装置には、上記送信装置から受信される信
号が接続される受信信号入力端子と、この受信信
号入力端子の信号系列に上記所定論理の逆論理の
符号変換を施す符号変換手段と、この手段の出力
が接続された受信信号出力端子とを備えた デイジタル通信方式において、 上記送信装置の符号変換手段は、 ２値の論理値の制御信号が入力する制御信号端
子と、 送信入力信号系列のｍ個（ｍは１以上の整数）
のタイムスロツト毎に１個の論理値「１」を付加
して（ｍ＋１）／ｍ倍の信号速度の信号系列を得
る第一の回路と、 この第一の回路の出力信号と１タイムスロツト
遅延した信号との排他論理和をとる第二の回路
と、 上記第一の回路の出力信号のｍ＋１タイムスロ
ツト毎にブロツク同期パルスを発生する第三の回
路と、 上記制御信号が一方の論理値であるとき上記第
二の回路で全てのタイムスロツトについて排他論
理和を出力させ、他方の論理値であるとき上記第
二の回路で上記ブロツク同期パルスが出力される
毎に１タイムスロツト前の符号との反対符号を出
力させる第四の回路と を含み、 上記受信装置の符号変換手段は、 ２値の論理値の制御信号が入力する制御信号端
子と、 上記第二の回路に対応して１タイムスロツト遅
延した信号との排他論理和をとる第五の回路と、 上記制御信号の論理値にしたがつて上記第五の
回路の出力信号または上記受信信号入力端子の信
号のいずれかを選択する第六の回路と、 この第六の回路の出力信号から上記送信装置で
ｍ＋１タイムスロツトごとに付加された符号を除
去し上記送信入力信号系列と等しい信号速度の信
号を得る第七の回路と を含み、 上記送信装置および上記受信装置の各制御信号
端子に共通に、時間とともに変化する制御信号を
供給する信号源を備えた ことを特徴とするデイジタル通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5659484A JPS60199258A (ja) | 1984-03-24 | 1984-03-24 | デイジタル通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5659484A JPS60199258A (ja) | 1984-03-24 | 1984-03-24 | デイジタル通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60199258A JPS60199258A (ja) | 1985-10-08 |
| JPH0438174B2 true JPH0438174B2 (ja) | 1992-06-23 |
Family
ID=13031522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5659484A Granted JPS60199258A (ja) | 1984-03-24 | 1984-03-24 | デイジタル通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60199258A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2643481B1 (fr) * | 1989-02-22 | 1991-05-31 | Peugeot | Procede et dispositif de transmission d'informations entre stations d'un reseau de communication, notamment pour vehicule automobile |
-
1984
- 1984-03-24 JP JP5659484A patent/JPS60199258A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60199258A (ja) | 1985-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |