JPH04221826A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04221826A JPH04221826A JP40486990A JP40486990A JPH04221826A JP H04221826 A JPH04221826 A JP H04221826A JP 40486990 A JP40486990 A JP 40486990A JP 40486990 A JP40486990 A JP 40486990A JP H04221826 A JPH04221826 A JP H04221826A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- spin
- glass
- substrate
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 239000011521 glass Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 17
- 239000010410 layer Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000002356 single layer Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】 本発明は半導体装置の製造方
法に関する。
法に関する。
【０００２】
【従来の技術】 高段差を有する基板上でレジストパ
ターン形成を行う際、オーバーハング構造を有する堆積
膜上を加工する工程がある。図１０乃至図１２はオーバ
ーハング構造が形成されていく工程の模式断面図を示す
。 基板１表面上に熱酸化膜２を形成し、さらにその熱酸化
膜２上に多結晶シリコン４を堆積する（図１０）。
ターン形成を行う際、オーバーハング構造を有する堆積
膜上を加工する工程がある。図１０乃至図１２はオーバ
ーハング構造が形成されていく工程の模式断面図を示す
。 基板１表面上に熱酸化膜２を形成し、さらにその熱酸化
膜２上に多結晶シリコン４を堆積する（図１０）。
【０００３】次に、レジスト（図示せず）パターン形成
後、所定部分の多結晶シリコン４を除去し、垂直形状の
多結晶シリコン４のパターンが得られる（図１１）。次
に、残存する多結晶シリコン４上および熱酸化膜２上に
ＣＶＤ酸化膜３を堆積する。この場合、段差被覆性の悪
い膜が堆積され、オーバーハング構造となる。 以上
述べたオーバーハング構造を有する基板をパターン形成
する工程の従来例を、単層レジストプロセスを用いてパ
ターン形成する工程の模式断面図を図１３乃至図１６に
、また３層プロセスを用いてパターン形成する工程の模
式断面図を図１３および図１７乃至図２１に示す。以下
図面に基づいて説明する。
後、所定部分の多結晶シリコン４を除去し、垂直形状の
多結晶シリコン４のパターンが得られる（図１１）。次
に、残存する多結晶シリコン４上および熱酸化膜２上に
ＣＶＤ酸化膜３を堆積する。この場合、段差被覆性の悪
い膜が堆積され、オーバーハング構造となる。 以上
述べたオーバーハング構造を有する基板をパターン形成
する工程の従来例を、単層レジストプロセスを用いてパ
ターン形成する工程の模式断面図を図１３乃至図１６に
、また３層プロセスを用いてパターン形成する工程の模
式断面図を図１３および図１７乃至図２１に示す。以下
図面に基づいて説明する。
【０００４】基板１表面上に熱酸化膜２を形成し、さら
にその熱酸化膜２上にＣＶＤ酸化膜３を堆積する。その
ＣＶＤ酸化膜３上にレジスト（図示せず）パターン形成
後、ＣＶＤ酸化膜３の所定部分を除去することにより溝
１１を形成する。その後、そのＣＶＤ酸化膜３上および
溝１１内に多結晶シリコン４を堆積する（図１３）。次
に、その多結晶シリコン４上にレジスト６を塗布する（
図１４）。その後、マスクパターンを形成氏、露光を行
う（図１５）。次に、その基板を現像することにより所
望のパターンが得られる（図１６）。
にその熱酸化膜２上にＣＶＤ酸化膜３を堆積する。その
ＣＶＤ酸化膜３上にレジスト（図示せず）パターン形成
後、ＣＶＤ酸化膜３の所定部分を除去することにより溝
１１を形成する。その後、そのＣＶＤ酸化膜３上および
溝１１内に多結晶シリコン４を堆積する（図１３）。次
に、その多結晶シリコン４上にレジスト６を塗布する（
図１４）。その後、マスクパターンを形成氏、露光を行
う（図１５）。次に、その基板を現像することにより所
望のパターンが得られる（図１６）。
【０００５】一方、３層プロセスを用いてパターン形成
する工程については、まず上述した図１３の基板上に下
層レジスト７を塗布し、その後その下層レジスト７上に
中間層８を形成する。この中間層８にはたとえば塗布ガ
ラス等を用いる。次にその中間層８上に上層レジスト９
を塗布する（図１７）。次に、上層レジストパターン（
図示せず）を形成し、溝１１直上の上層レジスト９を除
去する（図１８）。その後、その基板をドライ現像する
ことにより、除去された上層レジスト９直下の中間層８
を除去する（図１９）。
する工程については、まず上述した図１３の基板上に下
層レジスト７を塗布し、その後その下層レジスト７上に
中間層８を形成する。この中間層８にはたとえば塗布ガ
ラス等を用いる。次にその中間層８上に上層レジスト９
を塗布する（図１７）。次に、上層レジストパターン（
図示せず）を形成し、溝１１直上の上層レジスト９を除
去する（図１８）。その後、その基板をドライ現像する
ことにより、除去された上層レジスト９直下の中間層８
を除去する（図１９）。
【０００６】次に、異方性エッチングにより下層レジス
ト７を除去する（図２０）。その後多結晶シリコン４を
エッチングする（図２１）。
ト７を除去する（図２０）。その後多結晶シリコン４を
エッチングする（図２１）。
【０００７】
【発明が解決しようとする課題】 ところで、上述し
たように、単層レジストプロセスでは、図１６に示すよ
うに細いスリット状の中にあるレジストを除去し、かつ
求める線幅に加工することが困難である。また、３層プ
ロセスでは、下層レジストを加工する際、異方性のドラ
イ現像等の手法を用いるため、図２０に示すようにオー
バーハング下のレジストすなわち下層レジスト７ａを除
去するのが困難となり、また図２１に示すように多結晶
シリコンの部分的な残り多結晶シリコン４ａが発生する
等の問題があった。
たように、単層レジストプロセスでは、図１６に示すよ
うに細いスリット状の中にあるレジストを除去し、かつ
求める線幅に加工することが困難である。また、３層プ
ロセスでは、下層レジストを加工する際、異方性のドラ
イ現像等の手法を用いるため、図２０に示すようにオー
バーハング下のレジストすなわち下層レジスト７ａを除
去するのが困難となり、また図２１に示すように多結晶
シリコンの部分的な残り多結晶シリコン４ａが発生する
等の問題があった。
【０００８】本発明はこれらの点を鑑みてなされたもの
で、高段差上でのレジストパターン形成を簡単に、かつ
オーバーハング形状においてもその加工を容易とする半
導体装置の製造方法を提供することを目的とする。
で、高段差上でのレジストパターン形成を簡単に、かつ
オーバーハング形状においてもその加工を容易とする半
導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】 本発明の半導体装置
の製造方法は、基板上に熱酸化膜を形成し、続いてＣＶ
Ｄ酸化膜を形成した後、そのＣＶＤ酸化膜の所定部分を
除去することにより溝を形成し、その後そのＣＶＤ酸化
膜上およびその溝内に多結晶シリコンを堆積し、その後
、その多結晶シリコン上および溝内にスピンオンガラス
を塗布した後、上記溝を含まないスピンオンガラス上に
フォトレジストを形成し、その後エッチングにより上記
溝内の上記スピンオンガラスを除去した後、上記溝内に
残存する多結晶ポリシリコンをエッチングにより除去し
た後、上記フォトレジストを除去し、その後上記ＣＶＤ
酸化膜上に残存する上記スピンオンガラスを除去するこ
とを特徴としている。
の製造方法は、基板上に熱酸化膜を形成し、続いてＣＶ
Ｄ酸化膜を形成した後、そのＣＶＤ酸化膜の所定部分を
除去することにより溝を形成し、その後そのＣＶＤ酸化
膜上およびその溝内に多結晶シリコンを堆積し、その後
、その多結晶シリコン上および溝内にスピンオンガラス
を塗布した後、上記溝を含まないスピンオンガラス上に
フォトレジストを形成し、その後エッチングにより上記
溝内の上記スピンオンガラスを除去した後、上記溝内に
残存する多結晶ポリシリコンをエッチングにより除去し
た後、上記フォトレジストを除去し、その後上記ＣＶＤ
酸化膜上に残存する上記スピンオンガラスを除去するこ
とを特徴としている。
【００１０】
【作用】 フォトレジストを形成する前に、基板上お
よびオーバーハング構造を有する溝部分にスピンオンガ
ラスを堆積することにより、基板上は平坦化される。
よびオーバーハング構造を有する溝部分にスピンオンガ
ラスを堆積することにより、基板上は平坦化される。
【００１１】
【実施例】 図１乃至図９は、本発明実施例を経時的
に示す模式断面図である。以下、図面に基づいて本発明
実施例を説明する。基板１表面上に熱酸化膜２を形成し
、さらにその熱酸化膜２上にＣＶＤ酸化膜３を堆積する
。 そのＣＶＤ酸化膜３上にレジスト（図示せず）パターン
形成後、ＣＶＤ酸化膜３の所定部分を除去することによ
り、ＣＶＤ酸化膜３内に溝１０を形成する。その後、そ
のＣＶＤ酸化膜３上および溝１０内に多結晶シリコン４
を堆積する（図１）。
に示す模式断面図である。以下、図面に基づいて本発明
実施例を説明する。基板１表面上に熱酸化膜２を形成し
、さらにその熱酸化膜２上にＣＶＤ酸化膜３を堆積する
。 そのＣＶＤ酸化膜３上にレジスト（図示せず）パターン
形成後、ＣＶＤ酸化膜３の所定部分を除去することによ
り、ＣＶＤ酸化膜３内に溝１０を形成する。その後、そ
のＣＶＤ酸化膜３上および溝１０内に多結晶シリコン４
を堆積する（図１）。
【００１２】次に、この基板上およびオーバーハング構
造の溝１０内にスピンオンガラス５（Ｓｐｉｎ Ｏｎ
Ｇｌａｓｓ）を塗布し、埋め込む（図２）。その後
、そのスピンオンガラス５上にフォトレジスト６を形成
する（図３）。次に、異方性エッチングによりスピンオ
ンガラス５を細いスリット状に除去し（図４）、またさ
らに、等方性エッチングにより等方的に、溝１０内のス
ピンオンガラス５を除去する（図５）。次に、多結晶シ
リコン４を異方性エッチングにより除去し（図６）、ま
たさらに、等方性エッチングにより等方的に、溝１０内
の多結晶シリコン４を除去する。
造の溝１０内にスピンオンガラス５（Ｓｐｉｎ Ｏｎ
Ｇｌａｓｓ）を塗布し、埋め込む（図２）。その後
、そのスピンオンガラス５上にフォトレジスト６を形成
する（図３）。次に、異方性エッチングによりスピンオ
ンガラス５を細いスリット状に除去し（図４）、またさ
らに、等方性エッチングにより等方的に、溝１０内のス
ピンオンガラス５を除去する（図５）。次に、多結晶シ
リコン４を異方性エッチングにより除去し（図６）、ま
たさらに、等方性エッチングにより等方的に、溝１０内
の多結晶シリコン４を除去する。
【００１３】次にフォトレジスト６を除去し（図８）、
多結晶シリコン４上に残存するスピンオンガラス５を、
ＨＦ水溶液等により除去する（図９）。以上の工程によ
り、オーバーハング下のフォトレジスト６を除去するこ
とができ、多結晶シリコン４が溝１１内に残存すること
もない。
多結晶シリコン４上に残存するスピンオンガラス５を、
ＨＦ水溶液等により除去する（図９）。以上の工程によ
り、オーバーハング下のフォトレジスト６を除去するこ
とができ、多結晶シリコン４が溝１１内に残存すること
もない。
【００１４】
【発明の効果】 以上説明したように、本発明によれ
ばフォトレジストパターン形成を行う前に平坦化を行う
よう構成したから、高段差上およびオーバーハング構造
を有する基板においてもそのレジストパターン形成は容
易となり、精度の高いパターンニングが実現できる。そ
の結果、高集積化が容易に実現される。
ばフォトレジストパターン形成を行う前に平坦化を行う
よう構成したから、高段差上およびオーバーハング構造
を有する基板においてもそのレジストパターン形成は容
易となり、精度の高いパターンニングが実現できる。そ
の結果、高集積化が容易に実現される。
【図１】 本発明実施例を経時的に示す模式断面図
【
図２】 本発明実施例を経時的に示す模式断面図
図２】 本発明実施例を経時的に示す模式断面図
【図
３】 本発明実施例を経時的に示す模式断面図
３】 本発明実施例を経時的に示す模式断面図
【図４
】 本発明実施例を経時的に示す模式断面図
】 本発明実施例を経時的に示す模式断面図
【図５】
本発明実施例を経時的に示す模式断面図
本発明実施例を経時的に示す模式断面図
【図６】
本発明実施例を経時的に示す模式断面図
本発明実施例を経時的に示す模式断面図
【図７】
本発明実施例を経時的に示す模式断面図
本発明実施例を経時的に示す模式断面図
【図８】 本
発明実施例を経時的に示す模式断面図
発明実施例を経時的に示す模式断面図
【図９】 本発
明実施例を経時的に示す模式断面図
明実施例を経時的に示す模式断面図
【図１０】 オー
バーハング構造の形成工程を経時的に示す模式断面図
バーハング構造の形成工程を経時的に示す模式断面図
【図１１】 オーバーハング構造の形成工程を経時的
に示す模式断面図
に示す模式断面図
【図１２】 オーバーハング構造の形成工程を経時的
に示す模式断面図
に示す模式断面図
【図１３】 従来例を経時的に示す模式断面図
【図１
４】 従来例を経時的に示す模式断面図
４】 従来例を経時的に示す模式断面図
【図１５】
従来例を経時的に示す模式断面図
従来例を経時的に示す模式断面図
【図１６】 従来
例を経時的に示す模式断面図
例を経時的に示す模式断面図
【図１７】 他の従来例
を経時的に示す模式断面図
を経時的に示す模式断面図
【図１８】 他の従来例を
経時的に示す模式断面図
経時的に示す模式断面図
【図１９】 他の従来例を経
時的に示す模式断面図
時的に示す模式断面図
【図２０】 他の従来例を経時
的に示す模式断面図
的に示す模式断面図
【図２１】 他の従来例を経時的
に示す模式断面図
に示す模式断面図
１・・・・単結晶シリコン
２・・・・熱酸化膜
３・・・・ＣＶＤ酸化膜
４・・・・多結晶シリコン
５・・・・スピンオンガラス
６・・・・フォトレジスト
１０・・・・溝
Claims (1)
- 【請求項１】 基板上に熱酸化膜を形成し、続いてＣ
ＶＤ酸化膜を形成した後、そのＣＶＤ酸化膜の所定部分
を除去することにより溝を形成し、その後そのＣＶＤ酸
化膜上およびその溝内に多結晶シリコンを堆積し、その
後、その多結晶シリコン上および溝内にスピンオンガラ
スを塗布した後、上記溝を含まないスピンオンガラス上
にフォトレジストを形成し、その後エッチングにより上
記溝内の上記スピンオンガラスを除去した後、上記溝内
に残存する多結晶ポリシリコンをエッチングにより除去
した後、上記フォトレジストを除去し、その後上記ＣＶ
Ｄ酸化膜上に残存する上記スピンオンガラスを除去する
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40486990A JP2597424B2 (ja) | 1990-12-21 | 1990-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40486990A JP2597424B2 (ja) | 1990-12-21 | 1990-12-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04221826A true JPH04221826A (ja) | 1992-08-12 |
| JP2597424B2 JP2597424B2 (ja) | 1997-04-09 |
Family
ID=18514524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40486990A Expired - Fee Related JP2597424B2 (ja) | 1990-12-21 | 1990-12-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2597424B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021049306A1 (ja) * | 2019-09-10 | 2021-03-18 | 東京エレクトロン株式会社 | 成膜方法、成膜装置および成膜システム |
-
1990
- 1990-12-21 JP JP40486990A patent/JP2597424B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021049306A1 (ja) * | 2019-09-10 | 2021-03-18 | 東京エレクトロン株式会社 | 成膜方法、成膜装置および成膜システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2597424B2 (ja) | 1997-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09181180A (ja) | 半導体集積回路及びその製造方法 | |
| JPS58210634A (ja) | 半導体装置の製造方法 | |
| JPH11330245A (ja) | 半導体装置のコンタクト形成方法 | |
| JPH06216085A (ja) | 半導体装置のコンタクトホール形成方法 | |
| US5915198A (en) | Contact process using taper contact etching and polycide step | |
| JP2741175B2 (ja) | 半導体素子の微細パターン形成方法 | |
| JP2597424B2 (ja) | 半導体装置の製造方法 | |
| JPS63258020A (ja) | 素子分離パタ−ンの形成方法 | |
| KR100338091B1 (ko) | 반도체소자제조방법 | |
| US5958797A (en) | Planarization of a patterned structure on a substrate using an ion implantation-assisted wet chemical etch | |
| KR100798802B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100348298B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR0122508B1 (ko) | 미세콘택홀 형성방법 | |
| JPH02170553A (ja) | 半導体装置の製造方法 | |
| JPH0587973B2 (ja) | ||
| KR930008893B1 (ko) | 메모리 셀의 캐패시터 제조방법 | |
| KR100247642B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100328824B1 (ko) | 커패시터 제조방법 | |
| JPH05109719A (ja) | 半導体装置の製造方法 | |
| JPH0269934A (ja) | 半導体装置の製造方法 | |
| JPS62174945A (ja) | 半導体装置の配線形成方法 | |
| JPH05136130A (ja) | 半導体装置の製造方法 | |
| JPH0496225A (ja) | 半導体装置の製造方法 | |
| JPS6358373B2 (ja) | ||
| JPH038338A (ja) | 多層配線構造の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |