JPH04170609A - Constant current circuit - Google Patents
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- 238000004519 manufacturing process Methods 0.000 abstract description 5
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- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は定電流回路集積回路の定電流回路に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a constant current circuit of a constant current circuit integrated circuit.
第4図は従来の定電流回路の一例を示す回路図である。 FIG. 4 is a circuit diagram showing an example of a conventional constant current circuit.
゛ この定電流回路は、電源端子a、出力端子す。 ゛ This constant current circuit has a power supply terminal a and an output terminal.
接地端子Cの三端子を有し、電源端子aには三つのPチ
ャンネルMOSトランジスタQ1.Q、及びQ、の各ソ
ースが接続され、トランジスタQ1のゲートは、トラン
ジスタQ、のゲート及びドレインとトランジスタQsの
ゲートの交点である入力節点Nに接続され、トランジス
タQ、のドレインは出力端子すに接続されたカレントミ
ラー回路1と、カレントミラー回路の出力であるトラン
ジスタQ1のドレインDはNチャンネルMOSトランジ
スタQ2のドレイン及びゲートとNチャンネルMOSト
ランジスタQ4のゲートに接続され、トランジスタQ2
のソースを接地端子Cに接続しまた、トランジスタQ4
のソースは抵抗R1を介して接地端子Cに接続され、ト
ランジスタQ、のドレインはPチャンネルMOSトラン
ジスタQ、のゲート及びドレインであるカレントミラー
回路lの入力節点Nに接続さhた。NチャンネルMOS
トランジスタQ2、NチャンネルMOSトランジスタQ
4.抵抗R1から成るバンドギャップ回路から構成され
ている。It has three terminals, a ground terminal C, and a power supply terminal a has three P-channel MOS transistors Q1. The sources of transistor Q, and Q, are connected, the gate of transistor Q1 is connected to an input node N, which is the intersection of the gate and drain of transistor Q, and the gate of transistor Qs, and the drain of transistor Q is connected to the output terminal The drain D of the transistor Q1, which is the output of the current mirror circuit, is connected to the drain and gate of the N-channel MOS transistor Q2, and the gate of the N-channel MOS transistor Q4.
The source of transistor Q4 is connected to ground terminal C, and the source of transistor Q4 is connected to ground terminal C.
The source of the transistor Q is connected to the ground terminal C via the resistor R1, and the drain of the transistor Q is connected to the input node N of the current mirror circuit l, which is the gate and drain of the P-channel MOS transistor Q. N channel MOS
Transistor Q2, N-channel MOS transistor Q
4. It is composed of a bandgap circuit consisting of a resistor R1.
一般に、定電流回路は、電源電位や抵抗、トランジスタ
のゲート・ソース電位差VQSのオフセット等のバラツ
キも含めて、設定電流に対して高い精度が要求されてい
る。In general, constant current circuits are required to have high accuracy in setting current, including variations in power supply potential, resistance, offset of gate-source potential difference VQS of transistors, and the like.
上述した従来の定電流回路は、MO3トランジスタのV
O2の電位及びV。、のオフセットのバラツキがバイポ
ーラトランジスタのベース・エミッタ電圧Vおに比べ大
きく、設定定電流値に対して高い精度を要求することは
出来ないという欠点を有していた。In the conventional constant current circuit described above, the V of the MO3 transistor is
O2 potential and V. , is larger than the base-emitter voltage V of the bipolar transistor, and has the drawback that high accuracy cannot be required for the set constant current value.
次に、第4図の回路の動作を説明する。まず、電源端子
aと接地端子Cの間に電位を与えてやると、カレントミ
ラー回路10入力節点N側のPチャンネルMOSトラン
ジスタQ、に電流I D8Q3が流りると同時にPチャ
ンネルMOSトランジスタQ1に電流I t+sa+が
流れる。Next, the operation of the circuit shown in FIG. 4 will be explained. First, when a potential is applied between the power supply terminal a and the ground terminal C, a current ID8Q3 flows through the P-channel MOS transistor Q on the input node N side of the current mirror circuit 10, and at the same time, the current ID8Q3 flows through the P-channel MOS transistor Q1. A current I t+sa+ flows.
すると、バンドギャップ回路2のNチャンネルMOSト
ランジスタQ2に電流I nsa□が流れると同時にN
チャンネルMO3トランジスタQ4に電流が流れて、ト
ランジスタQ、の電流を引き、引かれただけ、電流が増
し、トランジスタQ1に電流が流れる回路動作となり、
全てのトランジスタは飽和状態で動作しているものとす
ると次の第(1)式により収束する。Then, at the same time a current I nsa□ flows through the N-channel MOS transistor Q2 of the bandgap circuit 2, N
A current flows through the channel MO3 transistor Q4 and draws a current through the transistor Q, and the current increases as much as the current is drawn, resulting in a circuit operation in which current flows through the transistor Q1.
Assuming that all transistors operate in a saturated state, convergence is achieved using the following equation (1).
VOSO4vasQ4
Ioso+ =□
・・・・・・(1)
・・・・・・(2)
ここで、μ、:nチャンネルMOSトランジスタの移動
度、μ、:pチャンネルMOSトランジスタの移動度、
ε。!=酸化膜誘電率、tox:酸化膜厚、L:MO3
トランジスタのゲート長、W:MO3トランジスタのゲ
ート幅、V? : MOS トランジスタのしきい値電
位、
すなわち、第(1)〜(2)式を満足する電流がバンド
ギャップ回路2及びカレントミラー回路1に流れる。よ
って、出力端子すに流れる電流I DIQ5は第(3)
式の電流を取り出すことができる。VOSO4vasQ4 Ioso+ =□ ・・・・・・(1) ・・・・・・(2) Here, μ,: Mobility of n-channel MOS transistor, μ,: Mobility of p-channel MOS transistor,
ε. ! = oxide film dielectric constant, tox: oxide film thickness, L: MO3
Gate length of transistor, W: Gate width of MO3 transistor, V? : Threshold potential of the MOS transistor, that is, a current that satisfies equations (1) and (2) flows through the bandgap circuit 2 and the current mirror circuit 1. Therefore, the current IDIQ5 flowing through the output terminal is the (3rd)
The current of the equation can be extracted.
すなわち、前述の第(1)〜(3)式かられかるように
、各MOSトランジスタのV?、L、WやR1などのバ
ラツキにより、バンドギャップ回路2に流れる電流I
D804は製造上のバラツキをもつ。また第(3)式よ
りトランジスタQ、のドレイン電流I DSQ4のバラ
ツキがトランジスタQ、のドレイン電流工ゎ、。3及び
ゲート・ソース電位差VG8Q3のバラツキとなり、そ
のまま出力電流工ゎS08に影響を与えるのでバラツキ
が大きいという問題があった。That is, as can be seen from equations (1) to (3) above, V? of each MOS transistor? , L, W, R1, etc., the current I flowing through the bandgap circuit 2
D804 has manufacturing variations. Also, from equation (3), the variation in the drain current IDSQ4 of the transistor Q is the drain current IDSQ4 of the transistor Q. 3 and the gate-source potential difference VG8Q3, which directly affects the output current S08, resulting in a large variation.
本発明の定電流回路は、ソースが第1の電源に共通に接
続する二つの一導電型MO8)ラインジスタを有するカ
レントミラー回路と、前記二つのMOSトランジスタの
ドレインにそれぞれのドレインが接続し少くとも一方の
ソースが抵抗を介して第2の電源に接続する二つの逆導
電型MOSトランジスタを有するパッドギャップ回路と
を有し、前記カレントミラー回路の入力節点Nから6カ
トランジスタを介して定電流出力端子に電流を出力する
定電流回路において、前記バンドギャップ回路が、前記
入力節点Nの電位に対応する電流を前記バンドギャップ
回路の前記二つのMOSトランジスタのいずれかのソー
スに負帰還する手段を有して構成されている。The constant current circuit of the present invention includes a current mirror circuit having two monoconductivity type MO8) line transistors whose sources are commonly connected to a first power supply, and whose respective drains are connected to the drains of the two MOS transistors. and a pad gap circuit having two opposite conductivity type MOS transistors, one of whose sources is connected to a second power supply via a resistor, and a constant current is supplied from the input node N of the current mirror circuit through the six transistors. In the constant current circuit that outputs a current to an output terminal, the bandgap circuit includes means for negatively feeding back a current corresponding to the potential of the input node N to the source of either of the two MOS transistors of the bandgap circuit. It is configured with
次に本発明の実施例について図面を参照して具体的に説
明する。Next, embodiments of the present invention will be specifically described with reference to the drawings.
第1図は本発明の定電流回路の第1の実施例の回路図で
ある。FIG. 1 is a circuit diagram of a first embodiment of the constant current circuit of the present invention.
PチャンネルMOSトランジスタQ 1r Q s r
Q、にて、カレントミラー回路が構成され、トランジス
タQ2.Q、、Qs及び抵抗R1にてバンドギャップ回
路が構成され、帰還回路3はソースが接地端子に接続さ
れたNチャンネルトランジスタQ7.QQの第2のカレ
ントミラー回路と、出力トランジスタQ5のゲート・ソ
ースにそれぞれのゲート・ソースが接続されドレインが
トランジスタQ、のドレインに接続さhたPチャンネル
トランジスタQ、とを有している。P-channel MOS transistor Q 1r Q s r
Q constitutes a current mirror circuit, and transistors Q2. Q, , Qs and the resistor R1 constitute a bandgap circuit, and the feedback circuit 3 includes N-channel transistors Q7, . . . , whose sources are connected to the ground terminal. It has a second current mirror circuit of QQ, and a P-channel transistor Q whose gate and source are connected to the gate and source of the output transistor Q5, respectively, and whose drain is connected to the drain of the transistor Q.
次に回路の動作を説明する。Next, the operation of the circuit will be explained.
電源端子aと接地端子Cの間に電位を与えると、先ずカ
レントミラー回路1のPチャンネルMOSトランジスタ
Q、に電流I DSQ3が流れると同時にPチャンネル
MOSトランジスタQ1とPチャンネルMOSトランジ
スタQ8に電流I DSQIが流れ、次にバンドギャッ
プ回路2のNチャンネルMOSトランジスタQ2.Qe
、Qeにそれぞれ電流I D8Q□r I D8Q61
I 、)so*が流れると共に、Nチャン*ルMOS
トランジスタQ4とNチャーj * ルM OSトラン
ジスタQ、が各々トランジスタQ、とトンジスタQ2の
電流を引く。When a potential is applied between the power supply terminal a and the ground terminal C, a current IDSQ3 flows through the P-channel MOS transistor Q of the current mirror circuit 1, and at the same time, a current IDSQI flows through the P-channel MOS transistor Q1 and the P-channel MOS transistor Q8. flows, and then the N-channel MOS transistor Q2 . of the bandgap circuit 2 flows. Qe
, Qe respectively have a current I D8Q□r I D8Q61
As I,)so* flows, N channel*le MOS
Transistor Q4 and NMOS transistor Q draw current from transistor Q and transistor Q2, respectively.
トランジスタQ3はトランジスタQ4で引かれた分I
D804だけ、電流が増し、トランジスタQ1とトラン
ジスタQ8に流れる電流が増す。Transistor Q3 is subtracted by transistor Q4.
The current increases by D804, and the current flowing through transistor Q1 and transistor Q8 increases.
一方、トランジスタQ2はトランジスタQ y rQ9
の内部カレントミラー回路により引かれた電流分だけ減
少し、トランジスタQ6に流れる電流工。sQ6が減少
し、ゲート・ソース電位差V。SQaが小さくなり、抵
抗R1にかかる電圧が小さくなり、トランジスタQ4に
流れる電流I り804が減少する。On the other hand, transistor Q2 is transistor Q y rQ9
The current flow through transistor Q6 is reduced by the current drawn by the internal current mirror circuit of Q6. sQ6 decreases and the gate-source potential difference V. SQa becomes smaller, the voltage applied to resistor R1 becomes smaller, and current I flowing through transistor Q4 decreases.
この負帰還を共なった動作を行なうので、全てのトラン
ジスタは飽和状態で動作しているものとすると次の第(
4)式により収束する。トランジスタQ、、Qsのドレ
イン電流I Dso4* I n5a3” Iosa
3”’ ・・・(4)
第(4)及び(2)式を満足する電流が、バンドギャッ
プ回路2及びカレントミラー回路1に流れるので、出力
端子すに流れる電流I D8QSは第(5)式で求めら
れる。Since the operation is performed with this negative feedback, assuming that all transistors are operating in a saturated state, the following (
4) It converges according to Eq. Drain current of transistors Q, , Qs I Dso4* I n5a3” Iosa
3''' ...(4) Since the current satisfying the equations (4) and (2) flows through the bandgap circuit 2 and the current mirror circuit 1, the current I D8QS flowing through the output terminal is expressed as the equation (5). It is determined by the formula.
この第(5)式よりわかる様に、特にMOSトランジス
タQ 1. Q 2 、 Q s 、 Q 4 ノL
1W 1V T ハ製造上バラツキを持つが、もし、N
チャンネルMOSトランジスタQ 2 、 Q 4のL
/Wの比がづれて、結果的にバンドギャップ電位が上昇
しても、I vso4が増加し、I D8Q3及びI
D90sが増し、NチャンネルMOSトランジスタQ*
、Qtの内部カレントミラー回路よりI D8Q□が増
して、トランジスタQ6に流れる電流工。sQ、が減り
、ゲート・ソース電位差V。3.、が減り、バンドギャ
ップ電圧を補正する様に働く。As can be seen from this equation (5), especially the MOS transistor Q1. Q 2 , Q s , Q 4 no L
1W 1V T There are manufacturing variations, but if N
L of channel MOS transistors Q 2 and Q 4
Even if the ratio of /W shifts and the bandgap potential increases as a result, I vso4 increases, and I D8Q3 and I
D90s increases, N-channel MOS transistor Q*
, Qt's internal current mirror circuit increases ID8Q□, and the current flows through transistor Q6. sQ decreases, and the gate-source potential difference V. 3. , which acts to correct the bandgap voltage.
よって、製造上のバラツキが抑えられる為、I nl0
4のバラツキが小さくなりよりバラツキの小さい出力電
流IDI。、を出力端子すより取り出すことができる。Therefore, since manufacturing variations are suppressed, I nl0
The output current IDI has smaller variations. , can be taken out from the output terminal.
第2図は本発明の第2の実施例の回路図で、帰還回路3
aとしてPチャンネルトランジスタQ8のドレインを第
1図の内部カレントミラー回路を省いて直接バンドギャ
ップ回路のトランジスタQ4のソースに帰還しているの
で回路が簡単である。FIG. 2 is a circuit diagram of a second embodiment of the present invention, in which the feedback circuit 3
As a, the drain of the P-channel transistor Q8 is directly fed back to the source of the transistor Q4 of the bandgap circuit, omitting the internal current mirror circuit in FIG. 1, so the circuit is simple.
第3図は本発明の第3の実施例の回路図で、第1図のバ
ンドギャップ回路2のトランジスタQ6のドレイン帰還
点Fとの間に抵抗R2を挿入したものである。FIG. 3 is a circuit diagram of a third embodiment of the present invention, in which a resistor R2 is inserted between the drain feedback point F of the transistor Q6 of the bandgap circuit 2 of FIG.
以上説明したように、本発明によれば、従来のカレント
ミラー回路の出力の一部を内部カレントミラー回路を介
してバンドギャップ回路に流れる電流に帰還をかけるこ
とにより、各MOSトランジスタのしきい値電位やゲー
ト寸法などの製造上のバラツキ及び電源端子に与えられ
る電位変動などに対し、出力端子に流れる電流を安定に
する効果がある。As explained above, according to the present invention, the threshold value of each MOS transistor is This has the effect of stabilizing the current flowing to the output terminal against manufacturing variations in potential and gate dimensions, and potential fluctuations applied to the power supply terminal.
第1図は本発明の第1の実施例の回路図、第2図、第3
図は本発明の第2.第3の実施例の回路図、第4図は従
来の定電流回路の一例の回路図である。
Ql、 Qs、 Q5. Ql・・・・・・Pチャンネ
ルMOSトランジスタ、Q2. QJ、 Ql、 Qr
、 Qe・・・・・・NチャンネルMOSトランジスタ
* R,、R2・・・・・・抵抗、a・・・・・・電源
端子、b・・・・・・出力端子、C・・・・・・接地端
子。
代理人 弁理士 内 原 音
第1図
第2図
第3に
第4図FIG. 1 is a circuit diagram of the first embodiment of the present invention, FIG.
The figure is part 2 of the present invention. The circuit diagram of the third embodiment and FIG. 4 are circuit diagrams of an example of a conventional constant current circuit. Ql, Qs, Q5. Ql...P channel MOS transistor, Q2. QJ, Ql, Qr
, Qe...N-channel MOS transistor* R,, R2...Resistor, a...Power terminal, b...Output terminal, C... ...Grounding terminal. Agent Patent Attorney Oto Hara Figure 1 Figure 2 Figure 3 and Figure 4
Claims (1)
型MOSトランジスタを有するカレントミラー回路と、
前記二つのMOSトランジスタのドレインにそれぞれの
ドレインが接続し少くとも一方のソースが抵抗を介して
第2の電源に接続する二つの逆導電型MOSトランジス
タを有するバンドギャップ回路とを有し、前記カレント
ミラー回路の入力節点Nから出力トランジスタを介して
定電流出力端子に電流を出力する定電流回路において、
前記バンドギャップ回路が、前記入力節点Nの電位に対
応する電流を前記バンドギャップ回路の前記二つのMO
Sトランジスタのいづれかのソースに負帰還する手段を
有することを特徴とする定電流回路。1. A current mirror circuit having two monoconductivity type MOS transistors whose sources are commonly connected to a first power supply;
a bandgap circuit having two opposite conductivity type MOS transistors each having a drain connected to the drain of the two MOS transistors and a source of at least one connected to a second power source via a resistor; In a constant current circuit that outputs a current from the input node N of the mirror circuit to the constant current output terminal via the output transistor,
The bandgap circuit supplies a current corresponding to the potential of the input node N to the two MOs of the bandgap circuit.
A constant current circuit characterized by having means for negative feedback to one of the sources of an S transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29952690A JPH04170609A (en) | 1990-11-05 | 1990-11-05 | Constant current circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29952690A JPH04170609A (en) | 1990-11-05 | 1990-11-05 | Constant current circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04170609A true JPH04170609A (en) | 1992-06-18 |
Family
ID=17873740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29952690A Pending JPH04170609A (en) | 1990-11-05 | 1990-11-05 | Constant current circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04170609A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100330094B1 (en) * | 1995-05-17 | 2002-08-08 | 삼성전자 주식회사 | Bias circuit using band gap reference |
JP2008052639A (en) * | 2006-08-28 | 2008-03-06 | Nec Electronics Corp | Constant current circuit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59211329A (en) * | 1983-05-16 | 1984-11-30 | Mitsubishi Electric Corp | Reference voltage generating circuit |
-
1990
- 1990-11-05 JP JP29952690A patent/JPH04170609A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS59211329A (en) * | 1983-05-16 | 1984-11-30 | Mitsubishi Electric Corp | Reference voltage generating circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100330094B1 (en) * | 1995-05-17 | 2002-08-08 | 삼성전자 주식회사 | Bias circuit using band gap reference |
JP2008052639A (en) * | 2006-08-28 | 2008-03-06 | Nec Electronics Corp | Constant current circuit |
US7609106B2 (en) | 2006-08-28 | 2009-10-27 | Nec Electronics Corporation | Constant current circuit |
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