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JP7601950B2 - 新規の３ｄ ｎａｎｄメモリデバイスおよびそれを形成する方法 - Google Patents

新規の３ｄ ｎａｎｄメモリデバイスおよびそれを形成する方法 Download PDF

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Description

集積回路内のデバイスの限界寸法が一般的なメモリセル技術の限界にまで縮小するにつれて、設計者は、より大きい記憶容量を達成するとともに、より低いビット当たりコストを達成するために、メモリセルの複数の平面を積み重ねるための技法に関心を向けてきた。
３Ｄ－ＮＡＮＤメモリデバイスは、より大きい記憶容量を達成し、より低いビット当たりコストを達成するために、メモリセルの複数の平面を積み重ねる例示的なデバイスである。３Ｄ ＮＡＮＤ技術が、高密度および高容量の方に、特に６４Ｌアーキテクチャから１２８Ｌアーキテクチャに移行するにつれて、基板に直角の垂直方向におけるワードライン層（または、ゲート制御層）の数は、顕著に増加してきた。ワードライン層の数が増加すると、３Ｄ－ＮＡＮＤメモリデバイスのブロックサイズが劇的に増加し、それは、読み出しおよび消去時間の増加、データ転送時間の増加、および記憶効率の低下を引き起こす。
本発明の概念は、分割されたブロック構造を有する３Ｄ ＮＡＮＤメモリデバイスの形成と、分割されたブロック構造に基づいて部分的ブロック消去を実行する方法とに関する。
関連する３Ｄ－ＮＡＮＤメモリデバイスは、複数のメモリセルブロックまたはメモリセルアレイを含むことができる。ブロックの各々は、複数の垂直ＮＡＮＤメモリセルストリングを含むことができる。垂直ＮＡＮＤメモリセルストリングは、それぞれ、基板の高さ方向（または、Ｚ方向）に沿って基板の上に順次的に直列に配置された、１つまたは複数の底部選択トランジスタ（ＢＳＴ）、１つまたは複数のダミーＢＳＴ、複数のメモリセル（ＭＣ）、１つまたは複数のダミー頂部選択トランジスタ（ＴＳＴ）、および１つまたは複数のＴＳＴを有することができる。垂直ＮＡＮＤメモリセルストリングの各々の中の最下ＢＳＴのソース領域は、共通ソースライン（ＣＳＬ）に接続され、垂直ＮＡＮＤメモリセルストリングの各々の中の最上ＴＳＴのドレイン領域は、ビットラインに接続される。関連する３Ｄ－ＮＡＮＤメモリデバイスでは、同じブロックの垂直ＮＡＮＤメモリセルストリングは、底部選択ゲート（ＢＳＧ）を共有することができる。したがって、共有ＢＳＧは、関連する３Ｄ－ＮＡＮＤメモリデバイスを消去することなど、関連する３Ｄ－ＮＡＮＤメモリデバイスを動作させる間、そのブロック内の垂直ＮＡＮＤメモリセルストリングのすべてのＢＳＴを同時に制御する。関連する３Ｄ－ＮＡＮＤメモリデバイスは、増加したブロックサイズを有する、より高い容量に移行するので、共有ＢＳＧは、より長い消去時間、より長いデータ転送時間、およびより低い記憶効率を誘発することがある。
開示する３Ｄ－ＮＡＮＤメモリデバイスでは、ブロックの各々は、共有ＢＳＧを１つまたは複数の第１の誘電体溝を介して複数のサブＢＳＧに分割することによって、複数のサブブロックに区分され得る。したがって、サブブロックの各々は、それぞれのサブＢＳＧを有し、サブブロックの各々は、それぞれのサブＢＳＧを制御することを介して個々に操作され得る。そのような分割されたＢＳＧ構造を導入することによって、開示する３Ｄ－ＮＡＮＤメモリデバイスは、ＢＳＧと、隣接する誘電体層との間の寄生容量および結合効果を効果的に低減し、底部選択トランジスタ（ＢＳＴ）のＶｔ性能を顕著に改善することができる。加えて、消去時間およびデータ転送時間は顕著に低減され得、データ記憶効率も改善され得る。
開示する３Ｄ－ＮＡＮＤメモリデバイスでは、サブブロックの各々は、共有／共通ＴＳＧを１つまたは複数の第２の誘電体溝を介して複数のサブ頂部選択ゲート（サブＴＳＧ）に分割することによって、それぞれのサブＴＳＧを有することもできる。サブＴＳＧの各々は、読み出し／プログラミング動作の間にそれぞれのサブブロックを制御することができる。いくつかの実施形態では、第１および第２の誘電体溝は、製造コストが低減され得るように、同じレチクルセットを介して形成され得る。
本開示の一態様によれば、メモリデバイスが提供される。メモリデバイスは、基板と、基板の上に配置された底部選択ゲート（ＢＳＧ）と、階段構成を有する、ＢＳＧの上に設置された複数のワードラインと、複数のワードラインの上に設置された頂部選択ゲート（ＴＳＧ）とを含むことができる。メモリデバイスは、基板、ＢＳＧ、複数のワードライン、およびＴＳＧの間に配置された複数の絶縁層も含む。開示するメモリデバイスでは、１つまたは複数の第１の誘電体溝は、ＢＳＧの中に形成され、基板の長さ方向に延びてＢＳＧを複数のサブＢＳＧに区分する。
加えて、１つまたは複数の第２の誘電体溝は、ＴＳＧの中に形成され、基板の長さ方向（Ｘ方向）に延びて、ＴＳＧを複数のサブＴＳＧに区分する。メモリデバイスは、基板の上に形成されて基板の長さ方向に延びる、１つまたは複数の共通ソース領域をさらに含む。１つまたは複数の共通ソース領域の各々は、ＢＳＧ、複数のワードライン、ＴＳＧ、および複数の絶縁層を通って延び、それぞれのドープ領域を介して基板と電気結合される。１つまたは複数の共通ソース領域、第１の誘電体溝、および第２の誘電体溝は、基板の長さ方向に沿って互いに平行にさらに延びる。
いくつかの実施形態では、第１の誘電体溝および第２の誘電体溝は、基板の幅方向（Ｙ方向）に互いに整列され、複数のワードラインによって離隔される。
メモリデバイスは、基板に直角である基板の高さ方向（Ｚ方向）に沿って基板の上に形成された複数のチャネル構造も含む。複数のチャネル構造の各々は、ＢＳＧ、複数のワードライン、ＴＳＧ、および複数の絶縁層を通過し、基板の中に延びるそれぞれの底部チャネル接点を介して基板と電気結合される。複数のチャネル構造の各々は、チャネル層、トンネル層、電荷トラップ層、および障壁層をさらに含む。
メモリデバイスは、基板の高さ方向に沿って形成された複数のダミーチャネル構造も含む。複数のダミーチャネル構造は、ＢＳＧ、複数のワードライン、および複数の絶縁層を通過して基板の中に延びる。
メモリデバイスは、複数のメモリセルストリングも含む。メモリセルストリングの各々は、それぞれのチャネル構造と、それぞれのサブＢＳＧと、複数のワードラインと、それぞれのサブＴＳＧと、それぞれのサブＢＳＧ、複数のワードラインおよびそれぞれのサブＴＳＧを互いに区分する複数の絶縁層とを含む。
メモリデバイスは、複数のメモリセルサブブロックも含む。メモリセルサブブロックの各々は、同じサブＢＳＧおよび同じサブＴＳＧに接続されたそれぞれの複数のメモリセルストリングを含み、メモリセルサブブロックの各々は個々に操作される。
メモリデバイスは、基板の高さ方向に沿って形成された複数のダミーチャネル構造をさらに含むことができる。複数のダミーチャネル構造は、ＢＳＧ、複数のワードライン、ＴＳＧ、および複数の絶縁層を通過して基板の中に延びる。
いくつかの実施形態では、１つまたは複数の第１の誘電体溝および１つまたは複数の共通ソース領域は、複数のチャネル構造がそれらの間に配置されるように、基板の幅方向に交互に（ａｌｔｅｒｎａｔｉｖｅｌｙ）配置される。
いくつかの実施形態では、メモリデバイスは、複数のワードラインとＢＳＧとの間に形成され、１つまたは複数の第１の誘電体溝によって複数のダミーサブＢＳＧに区分され、複数の絶縁層によって複数のワードラインおよびＢＳＧから離隔された、１つまたは複数のダミーＢＳＧをさらに含む。
いくつかの実施形態では、メモリデバイスは、複数のワードラインとＴＳＧとの間に形成され、１つまたは複数の第２の誘電体溝によって複数のダミーサブＴＳＧに区分され、複数の絶縁層によって複数のワードラインおよびＴＳＧから離隔された、１つまたは複数のダミーＴＳＧをさらに含む。
本開示の一態様によれば、メモリデバイスを製造するための方法が提供される。開示する方法では、底部選択ゲート（ＢＳＧ）層が基板の上に形成され、１つまたは複数のダミーＢＳＧ層がＢＳＧ層上に形成され、複数の第１の絶縁層が基板、ＢＳＧ層、および１つまたは複数のダミーＢＳＧ層の間に配置される。次に、１つまたは複数の第１の誘電体溝が形成される。１つまたは複数の第１の誘電体溝は、ＢＳＧ層、１つまたは複数のダミーＢＳＧ層、および複数の第１の絶縁層を通過して、基板の長さ方向に沿って基板の中に延びる。ＢＳＧ層は、１つまたは複数の第１の誘電体溝によって複数のサブＢＳＧ層に区分され、１つまたは複数のダミーＢＳＧ層は、１つまたは複数の第１の誘電体溝によって複数のダミーサブＢＳＧ層に区分される。
開示する方法では、複数のワードライン層が、続いてダミーＢＳＧ層の上に形成され、１つまたは複数のダミー頂部選択ゲート（ＴＳＧ）層が複数のワードライン層の上に形成され、ＴＳＧ層がダミーＢＳＧ層の上に形成され、複数の第２の絶縁層がダミーＢＳＧ層、複数のワードライン層、１つまたは複数のダミーＴＳＧ層、およびＴＳＧ層の間に配置される。次に、１つまたは複数の第２の誘電体溝が形成される。第２の誘電体溝は基板の長さ方向に延び、１つまたは複数のダミーＴＳＧ層と、ＴＳＧ層と、最上ワードライン層、１つまたは複数のダミーＴＳＧ層、およびＴＳＧ層を互いに区分する複数の第２の絶縁層の一部とを通過する。第１の誘電体溝および第２の誘電体溝は、基板の幅方向に互いに整列され、複数のワードライン層によって離隔される。ＴＳＧ層は、１つまたは複数の第２の誘電体溝によって複数のサブＴＳＧ層に区分され、１つまたは複数のダミーＴＳＧ層は、１つまたは複数の第２の誘電体溝によって複数のダミーサブＴＳＧ層に区分される。
本開示のさらに別の態様によれば、３Ｄ－ＮＡＮＤメモリデバイスを消去するための方法が提供される。３Ｄ－ＮＡＮＤメモリデバイスは基板の上に形成され、複数の垂直ＮＡＮＤストリングを含み、複数の垂直ＮＡＮＤストリングにおいて、複数の垂直ＮＡＮＤストリングの第１のブロックが第１の底部選択ゲート（ＢＳＧ）に接続され、複数の垂直ＮＡＮＤストリングの第２のブロックが第２のＢＳＧに接続され、第１のＢＳＧおよび第２のＢＳＧが誘電体溝によって区分され、垂直ＮＡＮＤストリングの第１のブロックと第２のブロックの両方が複数の共有ワードラインに接続される。開示する方法では、基板は第１の電圧に設定され、第１のＢＳＧは第１の電圧より低い第２の電圧に設定され、第２のＢＳＧは第２の電圧より高い第３の電圧に設定され、１つまたは複数のワードラインはゼロに等しい第４の電圧に設定される。
いくつかの実施形態では、複数の垂直ＮＡＮＤストリングの第１のブロックは、第２の電圧を第１のＢＳＧに加えることを介して消去され、複数の垂直ＮＡＮＤストリングの第２のブロックは、第３の電圧を第２のＢＳＧに加えることを介して消去されない。
本開示の態様は、以下の発明を実施するための形態を添付の図面とともに読めばよく理解される。産業界の標準慣行に従って、様々な特徴は縮尺通りに描かれていないことに留意されたい。実際には、様々な特徴の寸法は、説明をわかりやすくするために任意に増加または減少される場合がある。
本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスの上面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスの中のチャネル構造の第１の断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスの中のチャネル構造の第２の断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスの中のチャネル構造の第１の上面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスの中のチャネル構造の第２の上面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスの等価回路図である。 本開示の例示的な実施形態による、３次元における３Ｄ－ＮＡＮＤメモリデバイスの概略斜視図である。 本開示の例示的な実施形態による、関連する３Ｄ－ＮＡＮＤメモリデバイスの断面図である。 本開示の例示的な実施形態による、関連する３Ｄ－ＮＡＮＤメモリデバイスの等価回路図である。 本開示の例示的な実施形態による、関連する３Ｄ－ＮＡＮＤメモリデバイスを消去するための動作パラメータの概略図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを消去するための別の動作パラメータの概略図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの上面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの上面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの上面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの上面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの上面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの上面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造するためのプロセスのフローチャートである。
以下の開示は、提供する主題の種々の特徴を実装するための、多くの種々の実施形態または例を提供する。構成要素および配列の特定の例は、本開示を簡単にするために以下で説明する。当然ながら、これらは例にすぎず、限定することを意図していない。たとえば、以下の説明において、第２の特徴の上にまたはそれに接して第１の特徴を形成することは、第１および第２の特徴が形成され、それらの特徴が直接接触している実施形態を含んでよく、また同じく、第１および第２の特徴が直接接触しないように追加の特徴が第１の特徴と第２の特徴との間に形成される実施形態を含んでもよい。加えて、本開示は、様々な例の中で参照番号および／または参照文字を繰り返す場合がある。この繰り返しは、単純明快にするためであり、本質的に、説明する様々な実施形態間および／または構成間の関係を記述するものではない。
さらに、「下に（ｂｅｎｅａｔｈ）」、「下に（ｂｅｌｏｗ）」、「より下の（ｌｏｗｅｒ）」、「上に（ａｂｏｖｅ）」、「上の（ｕｐｐｅｒ）」などの空間に関連する用語は、本明細書では、図示のように１つの要素または特徴の、別の要素または特徴に対する関係を説明するための記述を容易にするために使用され得る。空間に関連する用語は、図示の配置に加えて、使用中または動作中のデバイスの異なる配置を包含することを意図されている。装置は、（９０度回転されるかまたは他の方向に）別様に方向づけられてもよく、本明細書で使用される空間に関連する記述子は、同様に、状況に応じて解釈されてもよい。
図１Ａは、３Ｄ－ＮＡＮＤメモリデバイス１００の断面図であり、図１Ｂは、３Ｄ－ＮＡＮＤメモリデバイス１００の上面図であり、ここで図１Ａの３Ｄ－ＮＡＮＤメモリデバイス１００の断面図は、図１Ｂの基板のＺ方向（すなわち、高さ方向）に沿った線Ａ－Ａ’から得られる。図１Ｂの破線は斜視図を示す。
図１Ａに示すように、メモリデバイス１００は、シリコンで作られた基板１０と、基板１０の頂部に形成された高電圧Ｐ型ウェル（ＨＶＰＷ）１４と、ＨＶＰＷの下に配置されたディープＮ型ウェル１２とを有することができる。ＨＶＰＷ１４は、基板１０の最上面から基板の中に延び、設計要件に従って０．５μｍから５μｍまでの深さを有する。ＨＶＰＷ１４は、頂部および底部を有することができる。ＨＶＰＷ１４の頂部（図示せず）は基板１０の最上面と同じ高さであり、１０ｅ１１ｃｍ－３から１０ｅ１４ｃｍ－３までのドーパント濃度においてホウ素でドープされる。ＨＶＰＷ１４の頂部は、アレイ（すなわち、メモリセル領域）Ｐウェルを形成する。アレイＰウェルは、メモリデバイスを消去またはプログラミングする間に電圧がタブに加えられるので、「アクティブタブ」としても知られている。頂部は、同じく、制御回路が占有する周辺において、バイポーラ接合トランジスタ（ＢＪＴ）デバイスを生成するように構成され得る。ＨＶＰＷ１４の底部（図示せず）は頂部の下に形成され、１０ｅ１１ｃｍ－３から１０ｅ１４ｃｍ－３までのドーパント濃度においてリンを用いてドープされる。底部は、アレイＰウェル（すなわち、頂部）を周辺Ｐウェルから隔離するのを助けるディープ「Ｎタブ」を生成する。底部は、同じく、周辺にＢＪＴデバイスを生成するように構成され得る。
図１Ａに示すディープＮ型ウェル１２は、１０ｅ１１ｃｍ－３から１０ｅ１４ｃｍ－３までのドーパント濃度においてリンを用いて高エネルギー注入を介してドープされ得る。ディープＮ型ウェル１２はＨＶＰＷ１４の下に形成され、基板の中に延び、設計要件に従って０．１μｍから１μｍまでの深さを有する。いくつかの実施形態では、ディープＮ型ウェル１２は、ＨＶＰＷ１４を取り囲んで、ＨＶＰＷ１４を隣接する構成要素から隔離することができる。
依然として図１Ａを参照すると、メモリデバイス１００は、ＨＶＰＷ１４の中に形成された１つまたは複数のＰ＋領域２４ａおよび２４ｂも有することができる。Ｐ＋領域は、基板１０の最上面から基板の中に延びて、０．０１μｍから０．２μｍまでの深さを有する。Ｐ＋領域は、１０ｅ１４ｃｍ－３から１０ｅ１８ｃｍ－３までのドーパント濃度においてホウ素を用いてドープされ得る。後続の製造ステップでは、それぞれのアレイ接点は、Ｐ＋領域の各々の上に形成され得、Ｐ＋領域は、アレイ接点とＨＶＰＷとの間の抵抗を低減するように構成される。
同様に、１つまたは複数のＮ＋領域１８および２２が、基板１０の中に形成され得る。Ｎ＋領域１８および２２は、基板の最上面から基板の中に延びて、０．０１μｍから０．２μｍまでの深さを有する。Ｎ＋領域は、１０ｅ１４ｃｍ－３から１０ｅ１８ｃｍ－３までのドーパント濃度においてリンを用いてドープされ得る。Ｎ＋領域の上で、１つまたは複数の基板接点（図示せず）が、後続の製造ステップの中で形成され得、Ｎ＋領域は、基板接点と基板との間の抵抗を低減するように構成される。
開示するメモリデバイス１００は、１つまたは複数の高電圧Ｎ型ウェル（ＨＶＮＷ）を含むこともできる。Ｎ＋領域の各々は、それぞれの高電圧Ｎ型ウェル（ＨＶＮＷ）によって取り囲まれ得る。たとえば、Ｎ＋領域２２はＨＶＮＷ２０によって取り囲まれ、Ｎ＋領域１８はＨＶＮＷ１６によって取り囲まれる。ＨＶＮＷは、１０ｅ１１ｃｍ－３から１０ｅ１４ｃｍ－３までのドーパント濃度においてリンを用いて基板をドープすることによって形成され得る。ＨＶＮＷは、基板の最上面から延び、基板１０の中に延びて、０．１μｍから１μｍまでの深さを有する。ＨＶＮＷは、Ｎ＋領域を隣接する構成要素から隔離するように構成される。
依然として図１Ａを参照すると、底部選択ゲート（ＢＳＧ）６２ｐ、１つまたは複数のダミーＢＳＧ（または、６２ｎ～６２ｏなどの底部ダミーワードライン）、複数のワードライン（たとえば、６２ｄ～６２ｍ）、１つまたは複数のダミー頂部選択ゲート（ＴＳＧ）（または、６２ｂ～６２ｃなどの頂部ダミーワードライン）、およびＴＳＧ６２ａが、基板の上に順次的に配置される。加えて、１７個の絶縁層６０ａ～６０ｑなどの複数の絶縁層が、基板１０、ＢＳＧ、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、およびＴＳＧの間に配置されて、基板１０、ＢＳＧ、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、およびＴＳＧを互いに区分する。
いくつかの実施形態では、絶縁層６０、ＢＳＧ、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、およびＴＳＧが、階段構成で基板１０の上に交互に積み重ねられ、階段構成において、ＴＳＧ６２ａおよび最上絶縁層６０ａが最小長さを有し、ＢＳＧ６２ｐおよび最下絶縁層６０ｑが最大長さを有する。
図１Ａは例示的な３Ｄ－ＮＡＮＤメモリデバイス１００にすぎず、３Ｄ－ＮＡＮＤメモリデバイス１００は、任意の数のＢＳＧ、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、およびＴＳＧを含むことができることを理解されたい。たとえば、３Ｄ－ＮＡＮＤメモリデバイス１００は、３つのＢＳＧ、３つのＴＳＧ、および６４本のワードラインを有することができる。
いくつかの実施形態（すなわち、ゲートラスト形成技術）では、図１Ａに示すＢＳＧ６２ｐ、ダミーＢＳＧ６２ｎ～６２ｏ、ワードライン６２ｄ～６２ｍ、ダミーＴＳＧ６２ｂ～６２ｃ、およびＴＳＧ６２ａは、犠牲層（すなわち、ＳｉＮ）を使用して最初に形成される。犠牲層は除去され、高Ｋ層、粘着剤層、および１つまたは複数の金属層で置換され得る。高Ｋ層は、酸化アルミニウム（Ａｌ２Ｏ３）および／または酸化ハフニウム（ＨｆＯ２）および／または酸化タンタル（Ｔａ２Ｏ５）、および／または高Ｋ（誘電率）のもので作られ得る。金属層は、たとえば、タングステン（Ｗ）、コバルト（Ｃｏ）で作られ得る。ワードラインは、製品仕様、デバイス動作、製造能力などの要件に従って、１０ｎｍから１００ｎｍの範囲内の厚さを有することができる。図１の一実施形態では、絶縁層６０は、ＳｉＯ２で作られ、５ｎｍから５０ｎｍの厚さを有し得る。
依然として図１Ａを参照すると、２つの第１の溝２６および２８などの１つまたは複数の第１の誘電体溝（または、第１の溝）が、１つまたは複数のＢＳＧ（たとえば、６２ｐ）および１つまたは複数のダミーＢＳＧ（たとえば、６２ｎ～６２ｏ）の中に形成される。第１の溝２６および２８は、基板１０のＸ方向（すなわち、長さ方向）に延びて、ＢＳＧ６２ｐおよびダミーＢＳＧ６２ｎ～６２ｏの層を複数のサブＢＳＧおよびサブダミーＢＳＧに、またはたとえば、複数のセルストリングに区分する。たとえば、３つのサブＢＳＧ６２ｐ－１、６２ｐ－２および６２ｐ－３は、図１Ａに示す実施形態の中に含まれる。加えて、図１Ａに示す２つの第２の溝５６および５８などの１つまたは複数の第２の誘電体溝（または、第２の溝）が、１つまたは複数のＴＳＧ（たとえば、６２ａ）および１つまたは複数のダミーＴＳＧ（たとえば、６２ｂ～６２ｃ）の中に形成される。第２の溝は、同じく、基板１０のＸ方向（長さ方向）に延びて、ＴＳＧ６２ａおよびダミーＴＳＧ６２ｂ～６２ｃを複数のサブＴＳＧおよびサブダミーＴＳＧに区分する。たとえば、サブＴＳＧ６２ａ－１、２つのサブダミーＴＳＧ６２ｂ－１および６２ｃ－１が、図１Ａに示される。いくつかの実施形態では、第１の溝および第２の溝は、基板１０のＹ方向（すなわち、幅方向、上面図）に互いに光学的に整列され、複数のワードライン６２ｄ～６２ｍによって離隔される。いくつかの実施形態では、第１および第２の溝は、ＣＤ５０ｎｍ～１５０ｎｍを有することができ、ＳｉＯ２、ＳｉＯＮ、ＳｉＯＣＮ、または他の好適な誘電材料を用いて充填される。いくつかの実施形態では、第１の溝２６および２８は、ＨＶＰＷ１４の中に延びることができ、１０ｎｍと１００ｎｍとの間の深さを有する。
第１および第２の溝をメモリデバイス１００の中に導入することによって、ＢＳＧおよびＴＳＧは、複数のサブＢＳＧおよびサブＴＳＧに区分される。サブＢＳＧおよびサブＴＳＧは、メモリデバイス１００を複数のサブブロック、またはたとえば、複数のセルストリングに分割することができる。サブブロックの各々は、それぞれのサブＢＳＧおよびそれぞれのサブＴＳＧを有する。サブブロックの各々は、それぞれのサブＢＳＧおよびそれぞれのサブＴＳＧを制御することを介して個々に操作され得る。それに応じて、開示する３Ｄ－ＮＡＮＤメモリデバイス１００は、プログラミング時間、読み出し時間、消去時間およびデータ転送時間を効果的に低減するため、およびデータ記憶効率を顕著に改善するために、所望のサブブロック／アレイ領域を正確に制御することができる。
依然として図１Ａを参照すると、１つの共通ソース領域５２など、１つまたは複数の共通ソース領域（ＣＳＲ）が基板の上に形成されて基板のＸ方向（長さ方向）に延びる。共通ソース領域５２は、ＢＳＧ６２ｐ、ダミーＢＳＧ６２ｎ～６２ｏ、複数のワードライン６２ｄ～６２ｍ、ダミーＴＳＧ６２ｂ～６２ｃ、ＴＳＧ６２ａ、および複数の絶縁層６０を通過して、ドープ領域５４を介して基板１０と電気結合される。共通ソース領域５２、第１の溝２６および２８、および第２の溝５６および５８は、基板１０のＸ方向（長さ方向）に互いに平行に延びる。共通ソース領域５２は、ドープ領域５４と電気結合される側部および底部を有することができる。誘電体スペーサ６８は、側部に沿って、ワードライン６２ｄ～６２ｍおよび絶縁層６０と直接接触して形成される。導電層７０は、誘電体スペーサ６８に沿ってドープ領域５４の上に形成される。共通ソース領域５２は、誘電体スペーサ６８に沿って導電層７０の上に形成される頂部接点６４をさらに含む。ドープ領域５４は、１つまたは複数のイオン注入プロセスを介してＮ型ドープされ得る。図１Ａの一実施形態では、誘電体スペーサ６８はＳｉＯ２で作られ、導電層７０はポリシリコンで作られ、頂部接点６４はタングステンで作られる。
いくつかの実施形態では、共通ソース領域５２は、基板のＸ方向（長さ方向）に沿って延びるために連続構成を有することができる。いくつかの実施形態では、共通ソース領域５２は、２つ以上のサブＣＳＲに区分され得る。サブＣＳＲは、基板のＸ方向に互いに整列される。
３Ｄ－ＮＡＮＤメモリデバイス１００では、複数のチャネル構造が、基板のＺ方向（または、高さ方向）に沿って基板１０の上に形成される。図１Ａに示すように、５つの接点構造３０、３２、３４、３６および３８が含まれる。チャネル構造の各々は、ＢＳＧ、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、ＴＳＧ、および絶縁層を通過し、基板の中に延びるそれぞれの底部チャネル接点を介して基板と電気結合される。たとえば、接点構造３０は、図１Ｃに示す底部接点２０２を介して基板と電気結合される。加えて、チャネル構造の各々は、チャネル層２０６、トンネル層２０８、電荷トラップ層２１０、および障壁層２１２をさらに含み、それらは図１Ｃおよび図１Ｄに詳細に示されている。
メモリデバイス１００は、基板のＺ方向（高さ方向）に沿って形成された複数のダミーチャネル構造をさらに含むことができる。たとえば、６つのダミーチャネル構造４０、４２、４４、４６、４８および５０が、メモリデバイス１００の中に含まれる。いくつかの実施形態では、メモリデバイス１００は、３つの領域、すなわち２つの階段領域１００Ａおよび１００Ｃと１つのコア領域１００Ｂとに分割され得る。図示のように、階段領域１００Ａおよび１００Ｃは、メモリデバイス１００の中心コア領域１００Ｂの片側または両側に配列され得る。階段領域１００Ａおよび１００Ｃはチャネル構造を含まず、コア領域１００Ｂは複数のチャネル構造を含む。いくつかの実施形態では、ダミーチャネル構造は階段領域１００Ａおよび１００Ｃの中にのみ形成され、ＢＳＧ、ダミーＢＳＧ、ワードライン、および絶縁層を通過して基板の中に延びる。他の実施形態では、ダミーチャネル構造は、階段領域１００Ａと１００Ｃの両方およびコア領域１００Ｂの中に形成され得る。ダミーチャネル構造がコア領域１００Ｂの中に形成されると、ダミーチャネル構造は、ＴＳＧ、ダミーＴＳＧ、ワードライン、ダミーＢＳＧ、およびＢＳＧを通過して基板の中に延びる。ダミーチャネル構造は、犠牲ワードラインが除去されたとき、階段領域および／またはコア領域をサポートする支持構成要素としての役割を果たす。図１Ａの一実施形態では、ダミーチャネル構造は、ＳｉＯ２で作られる。
図１Ｂは、本開示のいくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイス１００の上面図である。図１Ｂに示すように、メモリデバイス１００は、基板１０のＸ方向（長さ方向）に沿って延びる３つの共通ソース領域５２ａ～５２ｃを有することができる。共通ソース領域５２ｂおよび５２ｃは、連続構成を有するメモリデバイス１００の２つの境界において配置される。共通ソース領域５２ｂおよび５２ｃは、メモリデバイス１００に対する共通ソース領域としての役割を果たすことができ、メモリデバイス１００を隣接する構成要素からさらに隔離する。いくつかの実施形態では、メモリデバイス１００は、３Ｄ－ＮＡＮＤチップ（図示せず）のメモリセルブロックのうちの１つである。したがって、共通ソース領域５２ｂおよび５２ｃは、メモリデバイス１００（または、メモリセルブロック１００）を３Ｄ－ＮＡＮＤチップの隣接するメモリセルブロックから隔離する。共通ソース領域５２ａは、メモリデバイス１００の中央位置において配置される。共通ソース領域５ａは、１つまたは複数の「Ｈカット」によって２つ以上のサブＣＳＲに区分される。図１Ｂに示すように、ＣＲＳ５２ａは、Ｈカット７２によって２つのサブＣＳＲ５２ａ－１および５２ａ－２に区分される。
依然として図１Ｂを参照すると、第１の溝２６および２８、および第２の溝５６および５８は、随意に、基板１０のＹ方向（幅方向）において互いに整列される。第１の溝および第２の溝は、２つの隣接する共通ソース領域の間に配置される。たとえば、第１の溝２６および第２の溝５６は整列され、共通ソース領域５２ａと共通ソース領域５２ｂとの間に配置される。加えて、ダミーチャネル構造４０、４２および４４は階段領域１００Ａにおいて設置され、ダミー構造４６、４８および５０は階段領域１００Ｃにおいて設置される。チャネル構造３０、３２などの複数のチャネル構造は、コア領域１００Ｂの中に配置される。
第１／第２の溝を導入することによって、３Ｄ－ＮＡＮＤメモリデバイス１００（または、メモリセルブロック１００）は、複数のサブブロックに分割され得る。たとえば、３つのサブブロックＳＵＢ－ＢＬＫ１－３が、図１Ｂの中に形成される。各サブブロックは、それぞれのサブＢＳＧおよびそれぞれのサブＴＳＧを有することができる。サブＢＳＧは、第１の溝によってＢＳＧ６２ｐを３つのサブＢＳＧ（すなわち、６２ｐ－１、６２ｐ－２および６２ｐ－３）に区分することによって形成され、サブＴＳＧは、第２の溝によってＴＳＧ６２ａを３つのサブＴＳＧに区分することによって形成される。ＳＵＢ－ＢＬＫ２は、Ｈカット７２を介して互いに電気接続される２つの部分ＳＵＢ－ＢＬＫ２＿１およびＳＵＢ－ＢＬＫ２＿２を有することができることに言及されるべきである。したがって、ＳＵＢ－ＢＬＫ２は、ＳＵＢ－ＢＬＫ１およびＳＵＢ－ＢＬＫ３より大きいサイズを有することができる。第１／第２の溝を導入することなく、メモリデバイス１００（または、メモリセルブロック１００）は、６２ｐなどの共有ＢＳＧと６２ａなどの共有ＴＳＧとを有する。
図１Ｂは例示的な３Ｄ ＮＡＮＤメモリデバイス１００にすぎず、３Ｄ ＮＡＮＤメモリデバイス１００は、２つの隣接する共通ソース領域の間に任意の数の第１の溝および第２の溝を含むことができることを理解されたい。たとえば、２つ以上の第１の溝または２つ以上の第２の溝が、２つの隣接する共通ソース領域の間に配置され得る。３Ｄ ＮＡＮＤメモリデバイス１００は、任意の数の共通ソース領域を含むこともできる。
図１Ｃ－１は３Ｄ－ＮＡＮＤメモリデバイス１００の中のチャネル構造３０の第１の断面図であり、図１Ｄ－１はチャネル構造３０の第１の上面図であり、ここで図１Ｃ－１の断面図は図１Ｄ－１の基板のＺ方向（高さ方向）に沿った線Ｂ－Ｂ’から得られる。図１Ｃ－２はチャネル構造３０の第２の断面図であり、図１Ｄ－２は第２の上面図であり、ここで図１Ｃ－２の断面図は図１Ｄ－２の基板のＺ方向（高さ方向）に沿った線Ｃ－Ｃ’から得られる。
図１Ｃ－１／図１Ｄ－１に示すように、チャネル構造３０は、側壁および底部領域を有する円筒形の形状を有することができる。当然ながら、他の形状が可能である。チャネル構造３０は、基板１０に直角のＺ方向に沿って形成され、チャネル構造の底部領域において設置される底部チャネル接点２０２を介して基板１０と電気結合される。チャネル構造３０は、チャネル層２０６、トンネル層２０８、電荷トラップ層２１０、および障壁層２１２をさらに含む。障壁層２１２は、チャネル構造３０の側壁に沿って底部チャネル接点２０２の上に形成される。障壁層２１２は、ワードライン６２ｄ～６２ｍおよび絶縁層６０と直接接触している。電荷トラップ層２１０は、障壁層２１２に沿って底部チャネル接点２０２の上に形成され、トンネル層２０８は、電荷トラップ層２１０に沿って底部チャネル接点２０２の上に形成される。チャネル層２０６は、トンネル層２０８に沿って形成される側部を有し、底部チャネル接点２０２の上に設置されるトンネル層２０８、電荷トラップ層２１０、および障壁層２１２の底部を通って延びるＴ型底部を有する。チャネル層２０６のＴ型底部は、さらに、底部接点２０６の上に設置され、底部チャネル接点２０２と直接接触している。加えて、トンネル層２０８、電荷トラップ層２１０、および障壁層２１２は、チャネル構造３０の中で「Ｌ脚（Ｌ－ｆｏｏｔ）」構成を形成することができる。Ｌ脚構成は、チャネル構造の側壁に沿って形成される側部と、底部チャネル接点２０２の上の底部とを含むことができる。
チャネル構造３０は、チャネル構造３０を満たすためにチャネル層２０６に沿って形成されたチャネル絶縁層２０４も有することができる。チャネル絶縁層２０４は、チャネル層２０６、トンネル層２０８、電荷トラップ層２１０、および障壁層２１２の底部を通って延びてチャネル層２０６の上に接する（ｌａｎｄ ｏｎ）、Ｔ型底部を有することができる。いくつかの実施形態では、チャネル絶縁層２０４は、チャネル絶縁層２０４の中央位置の中に設置される空所を含むことができる。チャネル構造３０は、チャネル絶縁層２０４に沿って形成され、チャネル層２０６と直接接触している頂部チャネル接点２１４をさらに含むことができる。頂部チャネル接点２１４は、頂部チャネル接点２１４とＴＳＧ６２ａとの間の電気的干渉を防止するために、ＴＳＧ６２ａの上に設置される。チャネル構造３０では、ゲート誘電体層２１６が、ＢＳＧ６２ｐと底部チャネル接点２０２との間にさらに形成される。ゲート誘電体層２１６は、絶縁層６０ｐと６０ｑとの間に設置され得、底部チャネル接点２０２を取り囲むための環状の形状を有する。
図１Ｃ－１／図１Ｄ－１の実施形態では、障壁層２１２はＳｉＯ２で作られる。別の実施形態では、障壁層２１２は、ＳｉＯ２およびＡｌ２Ｏ３などの複数の層を含むことができる。図１Ｃ－１／図１Ｄ－１の実施形態では、電荷トラップ層２１０はＳｉＮで作られる。別の実施形態では、電荷トラップ層２１０は、ＳｉＮ／ＳｉＯＮ／ＳｉＮ多層構成などの多層構成を含むことができる。いくつかの実施形態では、トンネル層２０８は、ＳｉＯ／ＳｉＯＮ／ＳｉＯ多層構成などの多層構成を含むことができる。図１Ｃ－１／図１Ｄ－１の実施形態では、チャネル層２０６は、炉低圧（ｆｕｒｎａｃｅ ｌｏｗ ｐｒｅｓｓｕｒｅ）化学気相成長（ＣＶＤ）プロセスを介してポリシリコンで作られる。チャネル絶縁層２０４はＳｉＯ２で作ることができ、頂部および底部チャネル接点はポリシリコンで作ることができる。
図１Ｃ－１／図１Ｄ－１に示すように、チャネル構造３０は、円筒形の形状を有することができる。しかしながら、本開示はそれに限定されず、チャネル構造３０は、四角柱の形状、楕円柱（ｏｖａｌ ｐｉｌｌａｒ）の形状、または任意の他の好適な形状など、他の形状に形成されてもよい。
図１Ｃ－２／図１Ｄ－２は、チャネル構造３０の中に頂部チャネル接点２１４を配置するための別の構成を提供する。図１Ｃ－２／図１Ｄ－２に示すように、頂部チャネル接点２１４は、絶縁層６０ａに沿って、チャネル層２０６、トンネル層２０８、電荷トラップ層２１０、障壁層２１２、およびチャネル絶縁層２０４の上に形成される。頂部チャネル接点２１４の底面は、チャネル層２０６の最上面と直接接触している。図１Ｃ－１／図１Ｄ－１の頂部チャネル接点２１４と比較すると、図１Ｃ－２／図１Ｄ－２の頂部チャネル接点２１４はより大きいサイズを有し、それにより、頂部チャネル接点上に後で形成されるビアを配置するために、より大きい処理窓が設けられる。
図１Ｅは、本開示の例示的な実施形態による、３Ｄ ＮＡＮＤメモリデバイスの等価回路図である。図１Ｅに示すように、回路図は、メモリセルブロック２００またはメモリセルアレイ２００を含む。メモリセルブロック２００は、複数の垂直ＮＡＮＤメモリセルストリングＳＴ０～ＳＴ１７を含むことができる。メモリセルストリングの各々は、１つまたは複数の底部選択トランジスタ（ＢＳＴ）、１つまたは複数のダミーＢＳＴ（ＤＵＭＢＳＴ）、複数のメモリセル（ＭＣ）、１つまたは複数のダミー頂部選択トランジスタ（ＤＵＭＴＳＴ）、および１つまたは複数のＴＳＴを有することができる。たとえば、メモリセルストリングＳＴ０は、ＢＳＴ、２つのダミーＢＳＴ（ＤＵＭＢＳＴ０およびＤＵＭＢＳＴｎ）、６４個のメモリセルＭＣ０～ＭＣ６３、２つのダミーＴＳＴ（ＤＵＭＴＳＴ０およびＤＵＭＴＳＴｎ）、および２つのＴＳＴ（ＴＳＴ０およびＴＳＴｎ）を有することができる。メモリセルストリングの各々の最上端は、ビットライン（ＢＬ）に接続されたドレイン領域であり得、メモリセルストリングの各々の最下端は、共通ソースライン（ＣＳＬ）に接続されたソース領域であり得る。たとえば、メモリセルストリングＳＴ０は、ＴＳＴｎのドレイン領域を介してビットラインＢＬ１に接続され、ＢＳＴのソース領域を介してＣＳＬに接続される。
メモリセルブロック２００は、図１Ａに示す第１および第２の溝によってＳＵＢ－ＢＬＫ０からＳＵＢ－ＢＬＫ５までの６つのサブブロックに分割され得る。サブブロックの各々は、メモリセルストリングのそれぞれのセットを有することができる。たとえば、ＳＵＢ－ＢＬＫ０は、メモリセルストリングＳＴ０、ＳＴ６およびＳＴ１２のセットを含むことができ、ＳＵＢ－ＢＬＫ１は、メモリセルストリングＳＴ１、ＳＴ７およびＳＴ１３の別のセットを含むことができる。
図３Ｂに示すメモリセルブロック４００など、関連するメモリセルブロックでは、メモリセルストリングの各々の底部選択ゲート（ＢＳＧ）は、互いに接続されて共有される。同様に、メモリセルストリングの各々のダミーＢＳＧも、互いに接続されて共有される。メモリセルブロック２００では、底部選択ゲートＢＳＧおよびダミーＢＳＧ（たとえば、ＤＵＭＢＳＧ０およびＤＵＭＢＳＧｎ）は、図１Ａに示す２６および２８など、第１の溝によって複数のサブＢＳＧおよびサブダミーＢＳＧに区分され得る。たとえば、ＢＳＧは、第１の溝によってＢＳＧ０からＢＳＧ５までの複数のサブＢＳＧに区分され得る。加えて、頂部選択ゲートＴＳＧ（たとえば、ＴＳＧ０およびＴＳＧｎ）およびダミーＴＳＧ（たとえば、ＤＵＭＴＳＧ０およびＤＵＭＴＳＧｎ）は、図１Ａに示す５６および５８など、第２の溝によって複数のサブＴＳＧおよびサブダミーＴＳＧに区分され得る。たとえば、ＴＳＧ０は、第２の溝によってＴＳＧ０－０からＴＳＧ０－５までの複数のサブＴＳＧに区分され得る。
したがって、サブブロックの各々の中のＢＳＴ、ダミーＢＳＴ、ダミーＴＳＴ、およびＴＳＴは、それぞれ、サブＢＳＧ、サブダミーＢＳＧ、サブダミーＴＳＧ、およびサブＴＳＧであるそれぞれの制御ゲートを有することができる。たとえば、ＳＵＢ－ＢＬＫ０では、ストリングＳＴ０、ＳＴ６およびＳＴ１２のＢＳＴは、制御ゲートＢＳＧを区分するために第１の溝によって形成されるＢＳＧ０の個々の制御ゲートを有し、ストリングＳＴ０、ＳＴ６、ＳＴ１２のＴＳＴ０は、制御ゲートＴＳＧを区分するために第２の溝によって形成されるＴＳＧ０－０の個々の制御ゲートを有する。同様に、ＳＵＢ－ＢＬＫ１では、ＳＴ１、ＳＴ７およびＳＴ１３のＢＳＴはＢＳＧ１の制御ゲートを有し、ＳＴ１、ＳＴ７およびＳＴ１３のＴＳＴ０はＴＳＧ０－１の制御ゲートを有する。第１／第２の溝を導入することなく、メモリセルブロック２００は、共有ＢＳＧ、ダミーＢＳＧ、ダミーＴＳＧ、およびＴＳＧを有する。例示的な共有ＢＳＧが図３Ａおよび図３Ｂに示され、そこでは、メモリセルストリングの各々のＢＳＧは互いに接続されて共有される。
そのような分割されたＢＳＧ構造を導入することによって、開示する３Ｄ－ＮＡＮＤメモリデバイスは、ＢＳＧと、隣接する誘電体層との間の寄生容量および結合効果を効果的に低減し、底部選択トランジスタ（ＢＳＴ）のＶｔ性能を顕著に改善することができる。加えて、分割されたＢＳＧ構造は、ブロック２００全体ではなく特定のサブブロックを消去することを可能にする。したがって、消去時間およびデータ転送時間は顕著に低減され得、データ記憶効率も改善され得る。さらに、分割されたＴＳＧ構造は、ブロック２００全体ではなく特定のサブブロックを読み出すこと／プログラミングすることを可能にし、それにより、読み出し／プログラミング時間が低減されてデータ転送／記憶効率が改善される。
メモリセルブロック２００では、サブブロックは、１つまたは複数のワードラインを共有することができる。たとえば、図１Ｅに示すように、６つのサブブロックの中の１８個のＭＣｎが互いに接続されて共通／共有ワードラインＷＬｎを有する。同様に、６つすべてのサブブロックの中の他のＭＣも、共通／共有ワードラインを有することができる。
サブブロックの各々は、１つまたは複数のビットライン接続を有することができる。たとえば、サブブロックＳＵＢ－ＢＬＫ０では、メモリセルストリングＳＴ０はＢＬ１に接続され、メモリセルストリングＳＴ６はＢＬ２に接続され、メモリセルストリングＳＴ１２はＢＬｎに接続される。開示するメモリセルブロック２００では、１８個すべてのメモリセルストリングが、同じＣＳＬ（または、共通ソース領域）に接続される。
依然として図１Ｅを参照すると、メモリセルストリングの各々は、１つまたは複数のサブＢＳＧと、１つまたは複数のサブダミーＢＳＧと、複数のワードラインと、１つまたは複数のサブダミーＴＳＧと、１つまたは複数のサブＴＳＧと、サブＴＳＧ、サブダミーＴＳＧ、ワードライン、サブダミーＢＳＧおよびサブＢＳＧを通過するチャネル構造とによって構成され得、基板／同じ共通ソース領域（すなわち、ＣＳＬ）に電気結合される。たとえば、メモリセルストリングＳＴ０は、チャネル構造３０、サブＢＳＧ６２ｐ－１（すなわち、図１ＥのＢＳＧ０）、２つのサブダミーＢＳＧ６２ｎ－１および６２ｏ－１、ワードライン６２ｄ～６２ｍ、２つのサブダミーＴＳＧ６２ｂ－１および６２ｃ－１、ならびにサブＴＳＧ６２ａ－１（すなわち、図１ＥのＴＳＧ０－１）によって構成され得、これらは図１Ａに示される。ＴＳＧｎは図１Ａに示されていないことに留意されたい。したがって、ストリングＳＴ０の底部選択トランジスタ（ＢＳＴ）は、チャネル構造３０およびサブＢＳＧ６２ｐ－１によって構成され得る。ＭＣ６３などのメモリセルは、チャネル構造３０およびワールドライン６２ｄによって構成され得る。頂部選択トランジスタＴＳＴ０は、チャネル構造３０およびサブＴＳＧ６２ａ－１によって形成され得る。ＤＵＭＴＳＴ０は、チャネル構造３０およびサブダミーＴＳＧ６２ｃ－１によって形成され得る。図１Ｅに示す共通ソースライン（ＣＳＬ）は、図１Ａに示す共通ソース領域５２であり得る。
図２は、本開示の例示的な実施形態による、３Ｄ ＮＡＮＤメモリデバイスの概略斜視図である。図２に示すように、４０、４２、４４、４６、４８および５０など、複数のダミーチャネル構造は、階段領域の中に配置される。３０、３８など、複数のチャネル構造は、コア領域の中に設置される。２つの第１の溝（２６および２８）および２つの第２の溝（５６および５８）は、Ｘ方向に沿って形成され、Ｙ方向において整列され、複数のワードライン６２ｄ～６２ｍによって互いに離隔される。第１の溝は、ＢＳＧ６２ｐを複数のサブＢＳＧに、およびダミーＢＳＧ（６２ｎおよび６２ｏ）を複数のサブダミーＢＳＧに区分する。たとえば、３つのサブＢＳＧ６２ｐ－１、６２ｐ－２および６２ｐ－３は、図２に示す実施形態の中に含まれる。同様に、第２の溝は、ＴＳＧ６２ａを複数のサブＴＳＧに、およびダミーＴＳＧ（６２ｂおよび６２ｃ）を複数のサブダミーＴＳＧに区分する。複数の絶縁層６０ａ～６０ｑは、基板、ＢＳＧ、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、およびＴＳＧの間に形成される。共通ソース領域５２は、Ｘ方向に沿って形成され、第１および第２の溝と平行に配置される。共通ソース領域５２は、ＴＳＧ、ダミーＴＳＧ、ワードライン、ダミーＢＳＧ、およびＢＳＧを通過して基板１０の中に延びる。共通ソース領域５２は、Ｈカット７２によって２つのサブ共通ソース領域に区分される。
図３Ａは、基板のＺ方向（高さ方向）に沿って得られる、関連する３Ｄ ＮＡＮＤメモリデバイス３００の断面図である。メモリデバイス１００と比較すると、関連するメモリデバイス３００は、図１Ａに示す２６および２８などの第１の溝を含まない。
図３Ｂは、関連する３Ｄ ＮＡＮＤメモリデバイス３００の等価回路図を示す。図３Ｂに示すように、回路図は、メモリセルブロックまたはメモリセルアレイ４００を含む。メモリセルブロック４００は、図３Ａの５６および５８などの第２の溝によって、ＳＵＢ－ＢＬＫ０からＳＵＢ－ＢＬＫ５までの６つのサブブロックを含むことができる。メモリデバイス１００と同様に、頂部選択ゲートＴＳＧ（たとえば、ＴＳＧ０およびＴＳＧｎ）、およびダミーＴＳＧ（たとえば、ＤＵＭＴＳＧ０およびＤＵＭＴＳＧｎ）は、第２の溝によって複数のサブＴＳＧおよびサブダミーＴＳＧに区分され得る。たとえば、ＴＳＧ０は、第２の溝によってＴＳＧ０－０からＴＳＧ０－５までの複数のサブＴＳＧに区分され得る。したがって、サブブロックの各々は、それぞれのサブＴＳＧおよびそれぞれのサブダミーＴＳＧを有することができる。たとえば、サブブロックＳＵＢ－ＢＬＫ０はサブＴＳＧ ＴＳＧ０－０を有することができ、サブブロックＳＵＢ－ＢＬＫ１はサブＴＳＧ ＴＳＧ０－１を有することができる。関連するメモリデバイス３００と開示するメモリデバイス１００との間の差は、関連するメモリデバイス３００では、サブブロックの各々の中のＢＳＧまたはダミーＢＳＧ（たとえば、ＤＵＭＢＳＧ０およびＤＵＭＢＳＧｎ）は、互いに接続されて共有されることである。
図４Ａは、本開示の例示的な実施形態による、関連する３Ｄ ＮＡＮＤメモリデバイス３００を消去するための動作パラメータの概略図である。図４Ｂは、本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイス１００を消去するための別の動作パラメータの概略図である。
図４Ａに示すように、関連する３Ｄ－ＮＡＮＤメモリデバイス３００を消去する間、メモリセル（ＭＣ）を制御するワードラインは、ゼロボルト（Ｖ）に等しい動作電圧に設定される。図３ＡのＨＶＰＷ１４などのＨＶＰＷに加えられる入力電圧は、第１の動作電圧Ｖ１に設定され得る。第１の動作電圧Ｖ１は正であり、１８Ｖと２２Ｖとの間の値を有することができる。図３ＢのＳＵＢ－ＢＬＫ０など、特定のサブブロックの選択されたＢＳＧへの入力電圧は、第１の動作電圧より低いが依然として正であり得る第２の動作電圧Ｖ２に設定され得る。たとえば、第２の動作電圧Ｖ２は、ゼロボルトから１３Ｖまでの範囲内であり得る。加えて、特定のサブブロックの中のダミーＢＳＧは、第２の動作電圧Ｖ２より０．５Ｖ～２Ｖ低いスイッチ電圧（図４Ａに示さず）に設定され得る。いくつかの実施形態では、特定のサブブロックの中の選択されたＢＳＧおよび選択されたダミーＢＳＧは、フロートに設定され得る。
詳細な消去プロセスは、図１Ｃおよび図１Ｄに示すチャネル構造３０と、図１Ｅおよび図３Ｂに示すメモリセルストリングＳＴ０／サブブロックＳＵＢ－ＢＬＫ０とに基づいて説明され得る。メモリセルストリングＳＴ０は、図１Ｃおよび図１Ｄに示す、チャネル構造３０と、取り囲むＢＳＧ、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、およびＴＳＧとによって構成され得ることに再び言及されるべきである。
図１Ｃおよび図１Ｄに示すように、第１の動作電圧がＨＶＰＷ１４に加えられるとき、第１の動作電圧Ｖ１は、底部チャネル接点２０２を介してチャネル層２０６に電気結合される。ワードライン６２ｄ～６２ｍはすべてゼロボルトに等しい動作電圧に設定されるので、チャネル層２０６は、ワードラインに対して比較的高い電位を形成する。形成された高電位は、トラップ層２１０の中に捕捉された電子を引き付けて、チャネル層２０６に戻す。加えて、ホールが、第１の動作電圧Ｖ１によって、ＨＶＰＷ１４／共通ソース領域５２からチャネル層の中に注入され得る。注入されたホールは、チャネル層の中の正電位を維持し、チャネル層２０６の中に引き付けられた電子とさらに再結合することができる。電子－ホール再結合が完了すると、メモリセルストリングＳＴ０は消去される。したがって、入力電圧Ｖ１、Ｖ２はゼロボルトに設定される。
消去動作の間、選択されたＢＳＧは、フロートに設定されるか、または選択されたＢＳＧが、ＨＶＰＷ１４に加えられる第１の電圧Ｖ１より比較的低い正電圧にとどまることを可能にする第２の動作電圧Ｖ２に設定される。そのような比較的低い電圧は、ゲート誘電体（たとえば、図１Ｃに示すゲート誘電体層２１６）にわたる電場を低減することができ、低減された電場は、次にゲート誘電体層が崩壊するのを防止することができる。いくつかの実施形態では、選択されたＢＳＧに加えられた第２の電圧Ｖ２は、ゲート誘導ドレインリーク（ＧＩＤＬ）効果を介してホールを生成すること、およびホールが基板からチャネル層２０６の頂部（たとえば、ＴＳＧに近い位置）まで流れるのを改善することをさらに助けることができる。
いくつかの実施形態では、ダミーＢＳＧは、フロートに設定されるか、またはスイッチ電圧（図示せず）に設定される。加えられたスイッチ電圧は、ＢＳＧ６２ｐからワードライン６２ｍに向かう方向において徐々に低減され得る。ＢＳＧからワードラインに向かう方向においてダミーＢＳＧ上の電圧が徐々に低減することで、（高電圧に設定された）ＢＳＧと（ゼロなどの低電圧に設定された）ワードラインとの間の電場が低減され、それにより、ＢＳＧとワードラインとの間のキャリア生成が低減されて、消去ディスターブが除外される。
関連するメモリデバイス３００は共通または共有ＢＳＧを有するので、第２の電圧Ｖ２が消去動作の間にストリングＳＴ０／ＳＵＢ－ＢＬＫ０のＢＳＧに加えられると、残りの１７個のメモリセルストリングＳＴ１～ＳＴ１７の中の底部選択トランジスタ（ＢＳＴ）も、第２の動作電圧Ｖ２によって影響を及ぼされてオンにされ得る。それに応じて、消去動作は、６つすべてのサブブロックの中で発生し得る。３Ｄ－ＮＡＮＤメモリデバイスは、増加したブロックサイズを有する、より高い容量に移行するので、共通／共有ＢＳＧは、より長い消去時間、より長いデータ転送時間、およびより低い記憶効率を誘発し得る。
図４Ｂは、３Ｄ ＮＡＮＤメモリデバイス１００を消去するための別の動作パラメータの概略図である。図１Ｅに示すように、図１Ｅに示すサブブロックの各々は、ＢＳＧを区分するために第１の溝を導入することによって形成されたそれぞれのサブＢＳＧを有することができる。消去動作が開始すると、第２の電圧Ｖ２が選択されたサブブロックのそれぞれのサブＢＳＧに加えられ得る。たとえば、ＳＵＢ－ＢＬＫ０が選択された場合、第２の電圧Ｖ２は、対応するサブＢＳＧ ＢＳＧ０に加えられ得る。加えて、第３の電圧Ｖ３が、選択されないサブブロックのそれぞれのサブＢＳＧに加えられ得る。たとえば、ＳＵＢ－ＢＬＫ１が選択されない場合、第３の電圧Ｖ３は、対応するサブＢＳＧ ＢＳＧ１に加えられ得る。第３の電圧Ｖ３は、第１の電圧Ｖ１に近く、第２の電圧Ｖ２より高くあり得る。たとえば、Ｖ３は、１８Ｖから２５Ｖまでの範囲であり得る。第２の電圧Ｖ２に対して比較的高い第３の電圧Ｖ３は、ＨＶＰＷ／基板から生成されたホールを破棄して、選択されないサブブロックのチャネル層にホールが流入するのを阻止することができる。したがって、消去プロセスは、選択されたサブブロックの中でのみ発生することができ、消去時間およびデータ転送時間が顕著に低減され得、データ記憶効率も改善され得る。
図５Ａ～図１１Ｄは、本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイス１００を製造する様々な中間ステップの断面図および上面図である。
図５Ａは、基板のＺ方向（すなわち、高さ方向）に沿って得られる断面図である。図５Ａに示すように、複数のドープ領域１２、１４、１６、１８、２０、２２および２４は、フォトリソグラフィプロセスと、ドーピングおよび／またはイオン注入プロセスとに基づいて基板１０の中に形成される。図５Ａのドープ領域は、図１Ａを参照して上記で説明したドープ領域と実質的に同様であり得る。ドープ領域を形成するために、パターンマスクが、フォトリソグラフィプロセスによって基板の上に形成され得る。パターンマスクは、ドーパントを必要とする基板の所望の領域を曝露する。イオン注入プロセスなどのドーピングプロセス、その場ドープエピタキシャル成長、プラズマドーピングプロセス（ＰＬＡＤ）、または当技術分野で知られている他の方法などのドーピングプロセスが、好適なドーパントを基板１０の曝露領域内に転送するために適用され得る。ドーパント濃度、ドーピングプロファイル、およびドーピング深さは、ドーピングプロセスのエネルギー、角度およびドーパントタイプを調整することによって制御され得る。
基板１０の上に、底部選択ゲート（ＢＳＧ）６２ｐ、２つのダミーＢＳＧ６２ｎ～６２ｏ、および複数の第１の絶縁層６０ｎ～６０ｑが、続いて形成され得る。基板１０、ＢＳＧ６２ｐ、およびダミーＢＳＧ６２ｎ～６２ｏは、第１の絶縁層６０ｎ～６０ｑによって互いに離隔される。
ＢＳＧ６２ｐおよび２つのダミーＢＳＧ６２ｎ～６２ｏは、ＳｉＮで作られる犠牲層であり得る。犠牲層は除去され、今後の製造ステップにおいて、高Ｋ層および金属層で置換され得る。ＢＳＧ６２ｐおよび２つのダミーＢＳＧ６２ｎ～６２ｏは、１０ｎｍから１００ｎｍの範囲内の厚さを有することができる。第１の絶縁層は、ＳｉＯ、ＳｉＣＮ、ＳｉＯＣＮ、または他の好適な材料を含むことができる。第１の絶縁層６０ｎ～６０ｑは、５ｎｍから５０ｎｍまでの厚さを有することができる。化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層成長（ＡＬＤ）、拡散、または任意のそれらの組合せなど、任意の好適な堆積プロセスが、ＢＳＧ、ダミーＢＳＧ、および第１の絶縁層を形成するために適用され得る。
依然として図５Ａを参照すると、２つの第１の溝２６および２８が、ＢＳＧ、ダミーＢＳＧおよび第１の絶縁層が基板１０の上に積み重ねられるときに、ＢＳＧ６２ｐおよびダミーＢＳＧ６２ｎ～６２ｏの中に形成され得る。第１の溝２６および２８は、基板１０のＸ方向（すなわち、長さ方向）に延びて、ＢＳＧ６２ｐおよびダミーＢＳＧ６２ｎ～６２ｏを複数のサブＢＳＧおよびサブダミーＢＳＧに区分する。たとえば、３つのサブＢＳＧ６２ｐ－１～６２ｐ－３および３つのサブダミーＢＳＧ６２ｎ－１～６２ｎ－３が、図５Ａに含まれる。
第１の溝２６および２８は、５０ｎｍから１５０ｎｍまでのＣＤを有することができる。第１の溝は、ＳｉＯ２、ＳｉＯＮ、ＳｉＯＣＮ、または他の好適な誘電材料で充填され得る。いくつかの実施形態では、第１の溝２６および２８は、ＨＶＰＷ１４の中に延びて１０ｎｍと１００ｎｍとの間の深さを有することができる。第１の溝は、フォトリソグラフィプロセス、後続のエッチングプロセス、誘電材料による充填、次いで必要なときにＣＭＰ（化学的機械的研磨）によって形成され得る。たとえば、パターンマスクスタックは、フォトリソグラフィプロセスによって絶縁層６０ｎの上に形成され得る。後続のエッチング処理は、絶縁層、ＢＳＧ、ダミーＢＳＧを通してエッチングし、さらにＨＶＰＷ１４の中に延びて２つの溝開口を形成するために導入され得る。次いで、溝開口は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層成長（ＡＬＤ）、拡散、または任意のそれらの組合せを適用することによって、ＳｉＯ２、ＳｉＯＮ、ＳｉＯＣＮ、または他の好適な材料などの誘電材料で充填され得る。表面平坦化が、絶縁層６０ｎの上の過剰な誘電材料を除去するために実行され得る。
図５Ｂは、基板のＸ方向（長さ方向）に沿って得られる断面図であり、図５Ｃは、第１の溝２６および２８が形成されたときの最終の構造を示す上面図である。図５Ｂに示すように、第１の溝２６および２８は、断面図が基板１０のＸ方向（長さ方向）に沿って作られるときには見ることができない。図５Ｃでは、絶縁層６０ｎは最上面として示され、２つの第１の溝２６および２８は、基板の長さ方向に沿って延び、基板１０を３つの等しい領域にさらに区分する。
図６では、複数のワードライン６２ｄ～６２ｍ、２つのダミー頂部選択ゲート（ＴＳＧ）６２ｂ～６２ｃ、およびＴＳＧ６２ａが、第１の絶縁層６０ｎの上に順次的に形成される。複数の第２の絶縁層６０ａ～６０ｍも、第１の絶縁層６０ｎの上に堆積される。ワールドライン６２ｄ～６２ｍ、ダミーＴＳＧ６２ｂ～６２ｃ、およびＴＳＧ６２ａは、第２の絶縁層６０ａ～６０ｍによって互いに離隔される。ワールドライン６２ｄ～６２ｍ、ダミーＴＳＧ６２ｂ～６２ｃ、およびＴＳＧ６２ａは、ＳｉＮで作られる犠牲層であり、１０ｎｍから１００ｎｍの範囲内の厚さを有することができる。犠牲層は除去され、今後の製造ステップにおいて、高Ｋ層および金属層で置換され得る。第２の絶縁層６０ａ～６０ｍは、５ｎｍと５０ｎｍとの間の厚さを有し、ＳｉＯ２、ＳｉＣＮ、ＳｉＯＣＮ、または他の好適な材料を含むことができる。化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層成長（ＡＬＤ）、拡散、または任意のそれらの組合せなど、任意の好適な堆積プロセスが、ＴＳＧ、ダミーＴＳＧ、および第２の絶縁層を形成するために適用され得る。
図７Ａでは、２つの階段領域１００Ａおよび１００Ｃが形成される。２つの階段領域１００Ａおよび１００Ｃの形成は、図７Ｂ～図７Ｆに示す例示的な製造ステップにおいて示され得る。図７Ｂに示すように、複数のワード犠牲ライン６２ａ～６２ｃ、および複数の絶縁層６０ａ～６０ｃが形成され、交互に配置され得る。パターンマスクスタック７０２が、絶縁層６０ａの上に形成され得る。パターンマスクスタック７０２は、絶縁層６０ａの２つの終端部を曝露する。マスクスタック７０２は、アモルファス炭素ハードマスク層、誘電体反射防止膜（ＤＡＲＣ）、底反射防止膜（ＢＡＲＣ）層、およびフォトレジスト層を含むことができる。いくつかの他の実施形態では、マスクスタック７０２は、階段形成のためのフォトレジストのみであり得る。マスクスタック７０２は、リソグラフィプロセス（たとえば、フォトリソグラフィまたは電子ビームリソグラフィ）などの任意の好適な技法に従ってパターン化され得、リソグラフィプロセスは、フォトレジストコーティング（たとえば、スピンオンコーティング）、ソフトベーキング、マスク位置合わせ、曝露、曝露後ベーキング、フォトレジスト現像、リンシング、乾燥（たとえば、スピン乾燥および／またはハードベーキング）などをさらに含み得る。
図７Ｃでは、第１のプラズマエッチングプロセスが、絶縁層６０ａの曝露された終端部を除去するために実行され得る。第１のプラズマエッチングプロセスは、マスクスタック７０２によって保護されない下のワードライン６２ａの部分をさらに除去して、精密プロセス制御によって絶縁層６０ｂの上で停止する。図７Ｄでは、トリムプロセスが、マスクスタック７０２の部分を２つの端部から除去して絶縁層６０ａをさらに曝露するように適用され得る。絶縁層６０ａの曝露された部分は、２つの終端部６０ａ－Ａおよび６０ａ－Ｂであり得る。加えて、絶縁層６０ｂは、曝露された終端部６０ｂ－Ａおよび６０ｂ－Ｂを有することができる。
図７Ｅでは、第２のエッチングプロセスが実行され得る。第２のエッチングプロセスは、曝露された終端部６０ａ－Ａおよび６０ａ－Ｂを絶縁層６０ａから除去することができる。エッチング時間または終点トレース（ｅｎｄ ｐｏｉｎｔ ｔｒａｃｅ）のいずれかを介して第２のエッチングプロセスを正確に制御することによって、第２のエッチングプロセスは、６０ｂ－Ａおよび６０ｂ－Ｂの下のワードライン６２ａの部分をさらに除去して、絶縁層６０ｂの上で停止する。その間に、絶縁層６０ｂからの曝露された終端部６０ｂ－Ａおよび６０ｂ－Ｂならびに６０ｂ－Ａおよび６０ｂ－Ｂの下のワードライン６２ｂの部分が、同時に除去され得る。第２のエッチングプロセスが完了すると、２つの階段領域が、両側に形成され得る。図７Ｆでは、後続のプラズマ灰化が、残りのマスクスタック７０２を除去するために適用され得る。簡潔に説明すると、（図７Ｂ～図７Ｆに示すように）複数のマスク上のマルチサイクルトリム－エッチプロセスが、図７Ａの階段１００Ａおよび１００Ｃを形成するために適用され得る。
図８Ａでは、２つの第２の溝５６および５８が、ＴＳＧ６２ａおよびダミーＴＳＧ６２ｂ～６２ｃの中に形成され得る。第２の溝５６および５８は、基板１０のＸ方向（すなわち、長さ方向）に延びて、ＴＳＧ６２ａおよびダミーＴＳＧ６２ｂ～６２ｃをそれぞれ複数のサブＢＳＧおよび複数のサブダミーＢＳＧに区分する。たとえば、３つのサブＢＳＧ６２ａ－１、６２ａ－２および６２ａ－３は、図８Ａの中に含まれ得る。いくつかの実施形態では、第２の溝５６および５８は、基板のＹ方向（幅方向）に第１の溝２６および２８と整列され得る。
第２の溝５６および５８は、ＣＤ５０ｎｍ～１５０ｎｍを有し、ＳｉＯ２、ＳｉＯＮ、ＳｉＯＣＮ、または他の好適な誘電材料を含むことができる。第２の溝は、フォトリソグラフィプロセスおよび後続のエッチングプロセスによって形成され得る。たとえば、パターンマスクスタックは、フォトリソグラフィプロセスに基づいて絶縁層６０ａの上に形成され得る。後続のエッチング処理は、絶縁層６０ａ～６０ｄ、ＴＳＧ６２ａ、ダミーＢＳＧ６２ｂ～６２ｃを通してエッチし、ワードライン６２ｄの上で停止して２つの溝開口を形成するために導入される。次いで、溝開口は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層成長（ＡＬＤ）、拡散、または任意のそれらの組合せを適用することによって、ＳｉＯ２、ＳｉＯＮ、ＳｉＯＣＮ、または他の好適な材料などの誘電材料で充填され得る。ＣＭＰプロセスなどの表面平坦化が、絶縁層６０ａの上の過剰な誘電材料を除去するために実行され得る。表面平坦化の後、溝開口の中に残留する誘電材料が、第２の溝を形成する。
図８Ｂは、基板のＸ方向（長さ方向）に沿って得られる断面図であり、図８Ｃは、第２の溝５６および５８が形成されたときの最終の構造を示す上面図である。図８Ｂに示すように、第１と第２の溝の両方は、断面図が基板１０のＸ方向（長さ方向）に沿って作られるときには見ることができない。図８Ｃでは、絶縁層６０ａは最上層である。第２の溝５６および５８は、基板の長さ方向に沿って形成され、さらに基板１０のＹ方向（幅方向）に第１の溝２６および２８と整列される。第１の溝および第２の溝はともに、基板１０を３つの領域（または、サブブロック）に区分する。加えて、２つの階段領域１００Ａおよび１００Ｃは両側に設置され、コア領域１００Ｃは基板の中央に設置される。
図９Ａは、複数のチャネル構造の形成を示すために、基板のＺ方向（高さ方向）において得られる断面図である。チャネル構造を形成するために、複数のチャネル開口が、最初に形成され得る。チャネル開口は、パターンマスクを形成するためのフォトリソグラフィプロセスと、マスクのパターンを転写するための後続のエッチングプロセスとを介して形成され得る。形成されたチャネル開口は、ＴＳＧ、ダミーＴＳＧ、ワードライン、ダミーＢＳＧ、およびＢＳＧを通過して、さらにＨＶＰＷ１４の中に延びることができる。チャネル開口の各々は、ＨＶＰＷ１４を曝露するための側部および底部を有することができる。チャネル開口が形成されると、図１Ｃに示す底部チャネル接点２０２など、複数の底部チャネル接点が、チャネル開口の底部において形成され得る。チャネル開口の各々は、底部においてそれぞれの底部接点を有することができる。底部チャネル接点は、ＢＳＧ６２ｐから突出することができ、底部チャネル接点の各々の最上面は、ＢＳＧ６２ｐとダミーＢＳＧ６２ｏとの間に設置され得る。
依然として図９Ａを参照すると、底部チャネル接点が形成されると、障壁層、電荷トラップ層、およびトンネル層が、チャネル開口の側部に沿って底部チャネル接点の上に順次的に形成され得る。後続の異方性プラズマエッチンが、複数の相互接続開口を形成するために、底部チャネル接点の上に配置される障壁層、電荷トラップ層およびトンネル層の部分を除去するために適用され得る。各相互接続開口は、それぞれの底部チャネル接点を曝露する。チャネル層は、チャネル開口の側部に沿って後で形成され、相互接続開口を通ってさらに延びて、底部チャネル接点を接続することができる。
チャネル層が形成されると、チャネル層は、トンネル層に沿って形成される側部と、底部チャネル接点の上に設置されるトンネル層、電荷トラップ層、および障壁層の底部を通って延びるＴ型底部とを有することができる。チャネル層のＴ型底部は、底部チャネル接点と直接接触しており、それは図１Ｃおよび図１Ｄに見ることができる。加えて、トンネル層、電荷トラップ層、および障壁層は、チャネル開口の中でＬ脚構成を形成することができる。Ｌ脚構成は、チャネル開口の側壁に沿って形成される側部と、底部チャネル接点の上の底部とを含むことができる
いくつかの実施形態では、チャネル層が形成されると、後続のアニーリングプロセスが適用され得、ひとつはウェハの応力を開放するためであり、もうひとつは欠陥（ダングリングボンド）を低減するためであり、場合によっては、それはチャネル層を多結晶に変換するためでもある。いくつかの実施形態では、チャネル構造の形成は、チャネル開口を充填するためにチャネル層の上にチャネル絶縁層を形成することと、チャネル絶縁層の上に頂部チャネル接点を形成することとをさらに含み、頂部チャネル接点はチャネル層と直接接触している。詳細なチャネル構造は、図１Ｃおよび図１Ｄに示され得る。
図９Ｂは、複数のチャネル構造の形成を示す上面図である。図９Ｂに示すように、複数のチャネル構造が、コア領域１００Ｂの中に形成され、第２の溝５６および５８によって３つのサブブロックに区分され得る。
図１０Ａは、複数のダミーチャネル構造４０、４２、４４、４６、４８および５０の形成を示すために、基板のＺ方向（高さ方向）において得られる断面図である。ダミーチャネル構造は、犠牲ワードラインが除去されて金属で置換されたとき、階段領域１００Ａおよび１００Ｃおよび／またはコア領域１００Ｂを支持する支持構成要素としての役割を果たす。ダミーチャネル構造を形成するために、複数のダミーチャネル開口が、最初に形成され得る。ダミーチャネル開口は、パターンマスクを形成するためのフォトリソグラフィプロセスと、マスクのパターンを転写するための後続のエッチングプロセスとを介して形成され得る。ダミーチャネル開口は、階段領域の中に形成され得る。形成されたダミーチャネル開口は、ワードライン、ダミーＢＳＧ、およびＢＳＧを通過して、さらにＨＶＰＷ１４の中に延びることができる。ダミーチャネル開口の各々は、ＨＶＰＷ１４を曝露するための側部および底部を有することができる。ダミーチャネル開口が形成されると、誘電体層は、ダミーチャネル開口を充填するために形成され得る。誘電体層は、ＳｉＯ２、ＳｉＣＮ、ＳｉＯＣＮ、または他の好適な材料を含むことができる。ＣＭＰプロセスなど、後続の表面平坦化が、絶縁層６０ａの上の任意の過剰な誘電層を除去するために必要とされ得る。表面平坦化が完了すると、ダミーチャネル開口の中に残留する誘電体層は、ダミーチャネル構造を形成する。
いくつかの実施形態では、ダミーチャネル構造は、５０ｎｍと２００ｎｍとの間の限界寸法（ＣＤ）を有することができる。いくつかの実施形態では、ダミーチャネル構造は、ＨＶＰＷ１４の中に延びて１０ｎｍと２００ｎｍとの間の深さを有することができる。ダミーチャネル構造は、円形の形状を有することができる。いくつかの実施形態では、ダミーチャネル構造は、カプセルの形状、長方形の形状、円弧の形状、骨状の形状など、非円形の形状を有することができる。非円形の形状は、幅、長さ、円弧の半径、円弧の角度など、２つ以上のパラメータによって調整され得る。さらに、いくつかの実施形態では、非円形の形状は、階段領域内の他の接点に対して対称パターンにまたは非対称パターンに配列され得る。
いくつかの実施形態では、ダミーチャネル構造は、階段領域が形成される前に形成され得る。いくつかの実施形態では、ダミーチャネル構造は、コア領域の中に形成され得る。したがって、ダミーチャネル構造は、ＢＳＧ、ダミーＢＳＧ、複数のワードライン、ダミーＴＳＧ、ＴＳＧ、および複数の絶縁層を通過して基板の中に延びることができる。いくつかの実施形態では、ダミーチャネル構造は、チャネル構造と一緒に形成されて、チャネル構造と同様の構造を有することができる。たとえば、ダミーチャネル構造は、障壁層、トラップ層、トンネル層、およびチャネル層を含むこともできる。
図１０Ｂは、複数のダミーチャネル構造の形成を示す上面図である。図１０Ｂに示すように、複数のダミーチャネル構造は、２つの階段領域１００Ａおよび１００Ｃの中に、および同じく、コアアレイ領域１００Ｂの中に（特に、コア領域から階段領域への遷移ゾーンにおいて）形成され得る。
図１１Ａは、１つまたは複数の共通ソース領域の形成を示すために、基板のＺ方向（高さ方向）において得られる断面図である。チャネル構造を形成するために、１つまたは複数の共通ソース開口が、最初に形成され得る。共通ソース開口は、パターンマスクを形成するためのフォトリソグラフィプロセスと、マスクのパターンを転写するための後続のエッチングプロセスとを介して形成され得る。形成された共通ソース開口は、ＴＳＧ、ダミーＴＳＧ、ワードライン、ダミーＢＳＧ、およびＢＳＧを通過して、さらにＨＶＰＷ１４の中に延びる。共通ソース開口の各々は、ＨＶＰＷの中に延びる側部および底部を有することができる。共通ソース開口は、さらに、基板のＸ方向（長さ方向）に沿って延びて、第１および第２の溝と平行に配置され得る。
図１１Ｂは、共通ソース開口の形成の例示的な実施形態を示す。図１１Ｂに示すように、２つの共通ソース開口５２ｂ’および５２ｃ’は、連続する構成を有する基板の２つの境界において形成される。共通ソース領域５２ａおよび５２ｃはそれぞれ、引き続き、共通ソース開口５２ｂ’および５２ｃ’の中に形成され得る。共通ソース開口５２ａ’は、基板の中央位置において形成される。共通ソース開口５２ａ’は、形成されたマスクのパターンに基づいて２つ以上のサブ開口を含むことができる。たとえば、２つのサブ開口５２ａ－１’および５２ａ－２’は、図１１Ｂの中に含まれる。２つのサブ開口５２ａ－１’と５２ａ－２’との間の空間は、図１１ＢのＨカット７２などのＨカットを形成する。共通ソース領域５２ａ－１および５２ａ－２は、それぞれ、２つのサブ開口５２ａ－１’および５２ａ－２’の中に形成され得る。
共通ソース開口が形成された後、共通ソース領域の形成を完了するための後続の製造ステップは、ゲートファースト製造フローとゲートラスト製造フローとの間で異なり得る。ゲートファースト製造フローでは、イオン注入が引き続き適用されて、共通ソース開口の各々の底部においてドープ領域５４などのドープ領域を形成することができる。誘電体スペーサ６８などの誘電体スペーサが、共通ソース開口の側部に沿ってドープ領域の上に形成され得る。異方性プラズマエッチングが、ドープ領域を曝露するために、ドープ領域の上に形成された誘電体スペーサの底部を除去するために実施され得る。導電層７０などの導電層が、誘電体スペーサに沿って堆積されて、共通ソース開口を充填することができる。導電層は、エッチングプロセスによって後方に陥凹され得、頂部接点６４などの頂部接点が、誘電体スペーサに沿って導電層の上に形成され得る。頂部接点が形成されると、共通ソース領域の形成が完了し、完了した共通ソース領域５２は図１１Ａに示され得る。
しかしながら、ゲートラスト製造フローでは、共通ソース開口が形成されると、ＢＳＧ、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、およびＴＳＧが引き続き除去され、共通ソース開口を介して導入される湿式エッチング化学物質（ｗｅｔ ｅｔｃｈｉｎｇ ｃｈｅｍｉｃａｌ）によって複数の空孔を形成する。イオン注入がその後適用されて、共通ソース開口の各々の底部においてドープ領域（たとえば、５４）を形成することができる。注入ステップに続いて、ＢＳＧ、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、およびＴＳＧが、共通ソース開口を介して高Ｋ層プラス金属層で空孔を充填することによって再形成される。次に、誘電体スペーサ６８などの誘電体スペーサが、共通ソース開口の側部に沿ってドープ領域の上に形成され得る。後続の（ｆｏｌｌｏｗｅｄ）異方性プラズマエッチングが、ドープ領域を曝露するために、ドープ領域の上に形成された誘電体スペーサの底部を除去するために実施され得る。導電層７０などの導電層が、誘電体スペーサに沿って堆積されて、共通ソース開口を充填することができる。導電層は、エッチングプロセスによって後方に陥凹され得、頂部接点６４などの頂部接点が、誘電体スペーサに沿って導電層の上に形成され得る。頂部接点が形成されると、共通ソース領域の形成が完了し、完了した共通ソース領域は図１１Ａに示され得る。
共通ソース領域の形成の後、図１Ａに示すメモリデバイス１００と同一の、最終のメモリデバイス１００が形成される。
図１１Ｃは、１つまたは複数の共通ソース領域の形成を示す上面図である。図１１Ｃに示すように、メモリデバイス１００は、３つの共通ソース領域５２ａ～５２ｃを有することができる。共通ソース領域５２ａ～５２ｃは、基板１０のＸ方向（長さ方向）に沿って形成され、メモリデバイス１００の２つの境界および中央位置において配置される。共通ソース領域５２ｂおよび５２ｃは、連続する構成を有するメモリデバイス１００の２つの境界において配置される。共通ソース領域５２ａは、メモリデバイス１００の中央位置において配置される。共通ソース領域（ＣＳＲ）５２ａは、Ｈカット７２によって２つのサブＣＳＲ５２ａ－１および５２ａ－２に区分される。第１の溝２６および２８ならびに第２の溝５６および５８は、基板１０のＹ方向（幅方向）において互いに整列される。第１の溝および第２の溝は、２つの隣接する共通ソース領域の間に配置される。
図１１Ｄは、メモリデバイス１００の最終の構造を示すために、基板のＸ方向（長さ方向）において得られる断面図である。図１１Ｄに示すように、第１の溝、第２の溝、および共通ソース領域は、基板のＸ方向（長さ方向）において得られる断面図から見ることができない。
図１２は、いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイス１００を製造するためのプロセス１２００のフローチャートである。プロセス１２００は、１つまたは複数のＢＳＧおよび１つまたは複数のダミーＢＳＧが、基板の上に順次的に形成されるステップ１２０４において開始する。加えて、複数の第１の絶縁層が、基板、ＢＳＧ、およびダミーＢＳＧの間に形成される。基板は、基板と、後で形成されるチャネル構造との間の抵抗を低減するために複数のドープ領域を含むことができる。基板、ＢＳＧ、およびダミーＢＳＧは、第１の絶縁層によって互いに離隔される。
プロセス１２００のステップ１２０６では、１つまたは複数の第１の溝が、ＢＳＧおよびダミーＢＳＧの中に形成される。第１の溝は、ＢＳＧ、ダミーＢＳＧ、および第１の絶縁層を通過して基板の中に延びる。第１の溝は、基板のＸ方向（長さ方向）に沿ってさらに延びる。第１の溝は、ＢＳＧ、ダミーＢＳＧを複数のサブＢＳＧおよびサブダミーＢＳＧに区分する。いくつかの実施形態では、ステップ１２０４および１２０６は、図５Ａ～図５Ｃを参照して示すように実行され得る。
次いで、プロセス１２００は、複数のワードライン、１つまたは複数のダミーＴＳＧ、および１つまたは複数のＴＳＧがダミーＢＳＧの上に順次積み重ねられるステップ１２０８に進む。加えて、複数の第２の絶縁層が、ダミーＢＳＧの上に形成され、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、およびＴＳＧの間に配置される。いくつかの実施形態では、ステップ１２０８は、図６を参照して示すように実行され得る。
ステップ１２１０では、１つまたは複数の階段領域が形成され得る。階段領域は、ダミーチャネル構造ならびにワードライン接点（図示せず）を形成するための空間を設けるように構成される。階段領域の形成は、マスクパターニングプロセスおよびプラズマエッチングプロセスを交互に繰り返すことによって実施され得る。形成された階段領域は基板の両側において設置され、コア領域は中央に設置される。いくつかの実施形態では、ステップ１２０８は、図７Ａ～図７Ｆを参照して示すように実行され得る。
プロセス１２００は、１つまたは複数の第２の溝がダミーＴＳＧおよびＴＳＧの中に形成されるステップ１２１２に進む。第２の溝は、基板の長さ方向に沿って延びる。第２の溝は、さらに、ダミーＴＳＧ、ＴＳＧ、およびそれらの間の第２の絶縁層の一部を通過する。第１の溝および第２の溝は、基板の幅方向に互いに整列され、複数のワードライン層によって離隔される。ＴＳＧは、第２の溝によってサブＴＳＧのグループに区分され、ＴＳＧは第２の溝によってサブダミーＴＳＧのグループに区分される。いくつかの実施形態では、ステップ１２１２は、図８Ａ～図８Ｃを参照して示すように実行され得る。
プロセス１２００のステップ１２１４では、複数のチャネル構造が、コア領域の中に形成され得る。チャネル構造の形成は、図９Ａ～図９Ｂを参照して示すように実行され得る。次に、複数のダミーチャネル構造が、階段領域の中に形成され得る。ダミーチャネル構造の形成は、図１０Ａ～図１０Ｂを参照して示すように実行され得る。
チャネル構造は、階段領域が形成される前にも形成され得ることを理解されたい。いくつかの実施形態では、ダミーチャネル構造は、コア領域の中に形成され得る。いくつかの実施形態では、ダミーチャネル構造は、チャネル構造と一緒に形成されて、チャネル構造と同様の構造を有することができる。たとえば、ダミーチャネル構造は、障壁層、トラップ層、トンネル層、およびチャネル層を含むこともできる。
依然としてステップ１２１４では、１つまたは複数の共通ソース領域が、ダミーチャネル構造の形成の後に形成され得る。共通ソース領域は、ＢＳＧ、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、ＴＳＧ、および第１および第２の絶縁層を通って延びる。共通ソース領域の各々は、それぞれのドープ領域を介して基板と電気結合される。共通ソース領域、第１の溝、および第２の溝は、さらに、基板の長さ方向に沿って互いに平行に延びる。いくつかの実施形態では、共通ソース領域の形成は、ＢＳＧ、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、およびＴＳＧを除去することと、ＢＳＧ、ダミーＢＳＧ、ワードライン、ダミーＴＳＧ、およびＴＳＧを高Ｋ層および金属層で再形成することとをさらに含む。いくつかの実施形態では、共通ソース領域の形成は、図１１Ａ～図１１Ｄを参照して示すように実行され得る。
追加のステップが、プロセス１２００の前、間および後に設けられてもよく、説明したステップのうちのいくつかが、プロセス１２００の追加の実施形態のために置換されても、除外されても、または異なる順序で実行されてもよいことに留意されたい。後続のプロセスステップでは、様々な追加の相互接続構造（たとえば、導電線および／またはビアを有する金属化層）が、半導体デバイス１２００の上に形成され得る。そのような相互接続構造は、半導体デバイス１２００を他のチャネル構造および／またはアクティブデバイスと電気接続して機能回路を形成する。パッシベーション層、入力／出力構造などの追加のデバイス特徴も形成され得る。
本明細書で説明する様々な実施形態は、関連するメモリデバイスを凌ぐいくつかの利点を提供する。たとえば、関連するメモリデバイスでは、複数のメモリセルブロックまたはメモリセルアレイが含まれ得る。ブロックの各々は、複数の垂直ＮＡＮＤメモリセルストリングを含むことができる。関連するメモリデバイスでは、同じブロック内の垂直ＮＡＮＤメモリセルストリングは、共通／共有底部選択ゲート（ＢＳＧ）を有することができる。したがって、共有ＢＳＧは、関連する３Ｄ－ＮＡＮＤメモリデバイスを消去することなど、関連する３Ｄ－ＮＡＮＤメモリデバイスを動作させる間、そのブロック内の垂直ＮＡＮＤメモリセルストリングのすべての底部選択トランジスタ（ＢＳＴ）を同時に制御する。関連する３Ｄ－ＮＡＮＤメモリデバイスは、増加するブロックサイズを有する、より高い容量に移行するので、共有ＢＳＧは、より長い消去時間、より長いデータ転送時間、およびより低い記憶効率を誘発することがある。
開示するメモリデバイスでは、ブロックの各々は、共有ＢＳＧを１つまたは複数の第１の溝を介して複数のサブＢＳＧに分割することによって、複数のサブブロックに区分される。サブブロックの各々は、それぞれのサブＢＳＧを有し、サブブロックの各々は、それぞれのサブＢＳＧを制御することを介して個々に操作され得る。そのような分割されたＢＳＧ構造を導入することによって、開示する３Ｄ－ＮＡＮＤメモリデバイスは、ＢＳＧと、隣接する誘電体層との間の寄生容量および結合効果を効果的に低減し、底部選択トランジスタ（ＢＳＴ）のＶｔ性能を顕著に改善することができる。加えて、消去時間およびデータ転送時間は顕著に低減され得、データ記憶効率も改善され得る。
開示するメモリデバイスでは、サブブロックの各々は、共有ＴＳＧを１つまたは複数の第２の溝を介して複数のサブＴＳＧに分割することによって、それぞれのサブ頂部選択ゲート（サブＴＳＧ）をさらに有することができる。サブＴＳＧの各々は、読み出し／プログラミング動作の間にそれぞれのサブブロックを制御することができる。いくつかの実施形態では、第１および第２の溝は、製造コストが低減され得るように、同じレチクルセットを介して形成され得る。
上記は、当業者が本開示の態様をより良好に理解し得るように、いくつかの実施形態の特徴を概説した。当業者が、同じ目的を遂行するために他のプロセスおよび構造を設計または修正するため、および／または本明細書で導入した実施形態の利点と同じものを達成するための土台として本開示を容易に使用し得ることを、当業者には諒解されたい。そのような等価構造は、本開示の趣旨および範囲を逸脱しないこと、および当業者が、本開示の趣旨および範囲を逸脱することなく、本明細書において様々な変更形態、置換形態および代替形態を作成し得ることも、当業者には理解されたい。
１０ 基板
１２ ディープＮ型ウェル、ドープ領域
１４ 高電圧Ｐ型ウェル（ＨＶＰＷ）、ドープ領域
１６ 高電圧Ｎ型ウェル（ＨＶＮＷ）、ドープ領域
１８ Ｎ＋領域、ドープ領域
２０ ＨＶＮＷ、ドープ領域
２２ Ｎ＋領域、ドープ領域
２４ ドープ領域
２４ａ Ｐ＋領域
２４ｂ Ｐ＋領域
２６ 第１の誘電体溝
２８ 第１の誘電体溝
３０ チャネル構造
３２ チャネル構造
３４ チャネル構造
３６ チャネル構造
３８ チャネル構造
４０ ダミーチャネル構造
４２ ダミーチャネル構造
４４ ダミーチャネル構造
４６ ダミーチャネル構造
４８ ダミーチャネル構造
５０ ダミーチャネル構造
５２ 共通ソース領域（ＣＳＲ）
５２ａ ＣＳＲ
５２ａ’ ＣＳＲ
５２ｂ ＣＳＲ
５２ｂ’ ＣＳＲ
５２ｃ ＣＳＲ
５２ｃ’ ＣＳＲ
５２ａ－１ サブＣＳＲ
５２ａ－１’ サブＣＳＲ
５２ａ－２ サブＣＳＲ
５２ａ－２’ サブＣＳＲ
５４ ドープ領域
５６ 第２の誘電体溝
５８ 第２の誘電体溝
６０ 絶縁層
６０ａ～６０ｑ 絶縁層
６０ａ－Ａ 終端部
６０ａ－Ｂ 終端部
６０ｂ－Ａ 終端部
６０ｂ－Ｂ 終端部
６２ａ 頂部選択ゲート（ＴＳＧ）
６２ｂ 頂部ダミーワードライン
６２ｃ 頂部ダミーワードライン
６２ｄ～６２ｍ ワードライン
６２ｎ 底部ダミーワードライン
６２ｏ 底部ダミーワードライン
６２ｐ 底部選択ゲート（ＢＳＧ）
６２ａ－１ サブＴＳＧ
６２ａ－２ サブＴＳＧ
６２ａ－３ サブＴＳＧ
６２ｂ－１ サブダミーＴＳＧ
６２ｃ－１ サブダミーＴＳＧ
６２ｎ－１ サブダミーＢＳＧ
６２ｏ－１ サブダミーＢＳＧ
６２ｏ－２ サブダミーＢＳＧ
６２ｏ－３ サブダミーＢＳＧ
６２ｐ－１ サブＢＳＧ
６２ｐ－２ サブＢＳＧ
６２ｐ－３ サブＢＳＧ
６４ 頂部接点
６８ 誘電体スペーサ
７０ 導電層
７２ Ｈカット
１００ ３Ｄ－ＮＡＮＤメモリデバイス
１００Ａ 階段領域
１００Ｂ コア領域
１００Ｃ 階段領域
２０２ 底部チャネル接点
２０４ チャネル絶縁層
２０６ チャネル層
２０８ トンネル層
２１０ 電荷トラップ層
２１２ 障壁層
２１４ 頂部チャネル接点
２１６ ゲート誘電体層
７０２ パターンマスクスタック

Claims (20)

  1. 交互のゲートライン層と絶縁層のスタックであって、前記スタックがアレイ領域を含み、前記ゲートライン層が底部選択ゲート（ＢＳＧ）を含み、ダミー底部選択ゲート（ＤＵＭＢＳＧ）層が前記底部選択ゲート（ＢＳＧ）と前記他のゲートライン層との間に形成される、スタックと、
    前記ゲートライン層の前記底部選択ゲート（ＢＳＧ）の中に形成され、前記スタックの長さ方向に延びて前記底部選択ゲート（ＢＳＧ）をサブ底部選択ゲート（ＢＳＧ）に区分する第１の誘電体溝と、を含み、
    前記第１の誘電体溝は、前記ダミー底部選択ゲート（ＤＵＭＢＳＧ）層をサブダミー底部選択ゲート層に区分けし、
    前記第１の誘電体溝は、前記底部選択ゲート（ＢＳＧ）と前記ダミー底部選択ゲート（ＤＵＭＢＳＧ）層との間の絶縁層に延びる、メモリデバイス。
  2. 前記スタックの前記長さ方向に延びる第１の共通ソース領域（ＣＳＲ）を含み、前記第１の共通ソース領域（ＣＳＲ）が、前記スタックの高さ方向に前記ゲートライン層および前記絶縁層を通ってさらに延び、
    前記第１の共通ソース領域（ＣＳＲ）が、前記第１の誘電体溝の２つの隣接する第１の誘電体溝の間に配列される、請求項１に記載のメモリデバイス。
  3. 前記ゲートライン層が、前記底部選択ゲート（ＢＳＧ）の上に設置された頂部選択ゲート（ＴＳＧ）をさらに含む、請求項２に記載のメモリデバイス。
  4. 前記ゲートライン層の前記頂部選択ゲート（ＴＳＧ）の中に形成され、前記スタックの前記長さ方向に延びて前記頂部選択ゲート（ＴＳＧ）をサブ頂部選択ゲート（ＴＳＧ）に区分する第２の誘電体溝をさらに含む、請求項３に記載のメモリデバイス。
  5. 前記スタックが、互いに隣接して設置され、前記スタックの長さ方向に配列されたアレイ領域および第１の階段領域をさらに含む、請求項２に記載のメモリデバイス。
  6. 前記スタックが、第２の階段領域をさらに含み、前記アレイ領域が、前記スタックの前記長さ方向に前記第１の階段領域と前記第２の階段領域との間に設置される、請求項５に記載のメモリデバイス。
  7. 前記メモリデバイスが、前記スタックの前記長さ方向に延び、前記スタックの前記高さ方向に前記ゲートライン層および前記絶縁層を通ってさらに延びる第２の共通ソース領域（ＣＳＲ）および第３の共通ソース領域（ＣＳＲ）をさらに含み、
    前記第２の共通ソース領域（ＣＳＲ）、前記第１の共通ソース領域（ＣＳＲ）および前記第３の共通ソース領域（ＣＳＲ）が、前記スタックの幅方向に順次的に配列され、それにより、前記第１の誘電体溝の前記２つの隣接する第１の誘電体溝が、前記第２の共通ソース領域（ＣＳＲ）と前記第３の共通ソース領域（ＣＳＲ）との間に配列され、
    前記第２の共通ソース領域（ＣＳＲ）、前記第１の共通ソース領域（ＣＳＲ）および前記第３の共通ソース領域（ＣＳＲ）が、前記スタックの前記長さ方向に互いに平行に延び、
    前記第２の共通ソース領域（ＣＳＲ）、前記第１の共通ソース領域（ＣＳＲ）および前記第３の共通ソース領域（ＣＳＲ）が、前記スタックの前記長さ方向に順次、前記第１の階段領域、前記アレイ領域、および前記第２の階段領域を通って延びる、請求項６に記載のメモリデバイス。
  8. 前記第１の共通ソース領域（ＣＳＲ）が、前記スタックの前記長さ方向に整列された第１の部分および第２の部分を含む不連続プロファイルを有する、請求項２に記載のメモリデバイス。
  9. 前記スタックの前記高さ方向に前記ゲートライン層および前記絶縁層を通って延び、前記アレイ領域の中に設置され、前記第２の共通ソース領域（ＣＳＲ）と前記第３の共通ソース領域（ＣＳＲ）との間に配列されるチャネル構造をさらに含む、請求項７に記載のメモリデバイス。
  10. 前記スタックの前記高さ方向に前記ゲートライン層および前記絶縁層を通って延び、前記第１の階段領域および前記第２の階段領域の中に設置され、前記第２の共通ソース領域（ＣＳＲ）と前記第３の共通ソース領域（ＣＳＲ）との間に配列されるダミーチャネル構造をさらに含む、請求項７に記載のメモリデバイス。
  11. 前記第１の共通ソース領域（ＣＳＲ）が、前記第２の誘電体溝の２つの隣接する第２の誘電体溝の間に配列される、請求項４に記載のメモリデバイス。
  12. 前記頂部選択ゲート（ＴＳＧ）が、前記ゲートライン層の最上ゲートライン層である、請求項３に記載のメモリデバイス。
  13. 前記底部選択ゲート（ＢＳＧ）が、前記ゲートライン層の最下ゲートライン層である、請求項１に記載のメモリデバイス。
  14. 前記第１の誘電体溝が、前記スタックの前記長さ方向に、前記第１の階段領域、前記アレイ領域、および前記第２の階段領域を通って延びる、請求項６に記載のメモリデバイス。
  15. 前記第２の誘電体溝が、前記スタックの前記長さ方向に前記アレイ領域を通って延びる、請求項４に記載のメモリデバイス。
  16. メモリデバイスを製造するための方法であって、
    第１の絶縁層の上に底部選択ゲート（ＢＳＧ）層を形成するステップと、
    前記底部選択ゲート（ＢＳＧ）層及び前記第１の絶縁層を通過して前記第１の絶縁層の長さ方向に延びる１つまたは複数の第１の誘電体溝を形成するステップであって、前記底部選択ゲート（ＢＳＧ）層が前記１つまたは複数の第１の誘電体溝によってサブＢＳＧ層に区分けされる、ステップと、
    前記底部選択ゲート（ＢＳＧ）層の上にゲートライン層及び第２の絶縁層を形成するステップであって、前記第２の絶縁層が前記底部選択ゲート（ＢＳＧ）層と前記ゲートライン層との間に配される、ステップと、
    を含む、方法。
  17. 前記第２の絶縁層の上に、前記第２の絶縁層の長さ方向に延びる１つまたは複数の共通ソース領域を形成するステップであって、前記１つまたは複数の共通ソース領域の各々が、前記底部選択ゲート（ＢＳＧ）層、前記第１の絶縁層、前記ゲートライン層及び前記第２の絶縁層を通って延びる、ステップをさらに含む、請求項１６に記載の方法。
  18. 前記ゲートライン層の上に頂部選択ゲート（ＴＳＧ）層を形成するステップであって、前記頂部選択ゲート（ＴＳＧ）層及び前記ゲートライン層が前記第２の絶縁層によって離隔される、ステップをさらに含む、請求項１７に記載の方法。
  19. 前記１つまたは複数の共通ソース領域の各々がさらに、前記底部選択ゲート（ＢＳＧ）層、前記第１の絶縁層、前記ゲートライン層、前記第２の絶縁層、及び前記頂部選択ゲート（ＴＳＧ）層に延びる、請求項１８に記載の方法。
  20. 前記第１の絶縁層の長さ方向に延び、前記頂部選択ゲート（ＴＳＧ）層、及び、互いに最上部のゲートライン層と前記頂部選択ゲート（ＴＳＧ）層とを区分けする前記第２の絶縁層の一部を通過する、１つまたは複数の第２の誘電体溝を形成するステップであって、前記第１の誘電体溝及び前記第２の誘電体溝が、前記第１の絶縁層の幅方向において互いに整列され、前記ゲートライン層によって離隔され、前記頂部選択ゲート（ＴＳＧ）層が、前記１つまたは複数の第２の誘電体溝によってサブＴＳＧ層に区分けされる、ステップをさらに含む、請求項１８に記載の方法。
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR102714410B1 (ko) * 2018-12-07 2024-10-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 새로운 3d nand 메모리 소자 및 그 형성 방법
KR102546653B1 (ko) 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
KR102681258B1 (ko) * 2018-12-27 2024-07-03 에스케이하이닉스 주식회사 복수의 채널층을 구비하는 비휘발성 메모리 장치
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
CN110176461B (zh) 2019-06-17 2020-04-10 长江存储科技有限责任公司 3d nand存储器及其形成方法
JP7427685B2 (ja) 2019-06-17 2024-02-05 長江存儲科技有限責任公司 スリット構造に支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
KR102668616B1 (ko) * 2019-06-17 2024-05-24 양쯔 메모리 테크놀로지스 씨오., 엘티디. 게이트 라인 슬릿이 없는 3차원 메모리 디바이스 및 그 형성 방법
CN110896673B (zh) 2019-06-17 2021-02-19 长江存储科技有限责任公司 用于利用支撑结构形成三维存储器件的方法和产生的三维存储器件
CN110211964B (zh) * 2019-06-17 2022-03-18 长江存储科技有限责任公司 3d nand存储器及其形成方法
WO2021035603A1 (en) 2019-08-29 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory and fabrication method thereof
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
US11450601B2 (en) * 2019-09-18 2022-09-20 Micron Technology, Inc. Assemblies comprising memory cells and select gates
WO2021127974A1 (en) * 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. 3d nand memory device and method of forming the same
CN113764432B (zh) * 2020-01-02 2024-02-27 长江存储科技有限责任公司 3d存储器件及其制造方法
JP2022539396A (ja) 2020-01-17 2022-09-08 長江存儲科技有限責任公司 メモリデバイス及び方法
CN111279465B (zh) * 2020-01-21 2021-10-15 长江存储科技有限责任公司 三维nand存储器件及形成其的方法
US11587796B2 (en) * 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
CN111326525B (zh) * 2020-03-13 2023-09-26 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111527605B (zh) 2020-03-20 2021-07-20 长江存储科技有限责任公司 三维存储器件及其制造方法
US11411020B2 (en) 2020-04-22 2022-08-09 Macronix International Co., Ltd. Memory device with sub-slits
CN111540743B (zh) * 2020-04-24 2021-08-13 长江存储科技有限责任公司 三维存储器件及形成方法
JP7317995B2 (ja) * 2020-04-24 2023-07-31 長江存儲科技有限責任公司 ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法
WO2021237407A1 (en) * 2020-05-25 2021-12-02 Yangtze Memory Technologies Co., Ltd. Memory device and method for forming the same
CN111819691B (zh) 2020-05-25 2021-04-16 长江存储科技有限责任公司 存储器件及其形成方法
CN111801799B (zh) 2020-05-27 2021-03-23 长江存储科技有限责任公司 用于形成三维存储器件的方法
KR20240042165A (ko) 2020-05-27 2024-04-01 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자
CN111801800B (zh) * 2020-05-27 2022-06-07 长江存储科技有限责任公司 三维存储器件
CN111801797B (zh) 2020-05-27 2021-05-25 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN111599819A (zh) * 2020-05-29 2020-08-28 长江存储科技有限责任公司 三维存储器及其制作方法
CN112885839B (zh) * 2020-06-18 2021-12-28 长江存储科技有限责任公司 三维存储器及制备方法、电子设备
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
JP7532127B2 (ja) * 2020-07-20 2024-08-13 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
KR20220012626A (ko) * 2020-07-23 2022-02-04 삼성전자주식회사 수직형 가변 저항 메모리 장치
JP2022023663A (ja) * 2020-07-27 2022-02-08 キオクシア株式会社 半導体記憶装置
JP2022051180A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置
CN112346048A (zh) * 2020-09-25 2021-02-09 深圳捷豹电波科技有限公司 一种基于毫米波的火灾探测搜救系统及方法
CN112470275B (zh) * 2020-10-29 2024-01-09 长江存储科技有限责任公司 三维存储器件中的同轴阶梯结构及其形成方法
US11610842B2 (en) 2020-12-02 2023-03-21 Macronix International Co., Ltd. Memory device and method of manufacturing the same
TWI747638B (zh) * 2020-12-02 2021-11-21 旺宏電子股份有限公司 記憶元件及其製造方法
CN112530966B (zh) * 2020-12-04 2021-07-16 长江存储科技有限责任公司 三维存储器及其制造方法
TWI771821B (zh) * 2020-12-07 2022-07-21 旺宏電子股份有限公司 記憶體裝置
US11825654B2 (en) 2020-12-07 2023-11-21 Macronix International Co., Ltd. Memory device
TWI854186B (zh) 2021-02-17 2024-09-01 美商應用材料股份有限公司 依序電漿及熱處理
CN112992909B (zh) * 2021-03-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN112864170B (zh) * 2021-03-26 2022-10-11 长江存储科技有限责任公司 三维存储器及其制备方法
TWI858319B (zh) * 2021-04-01 2024-10-11 美商應用材料股份有限公司 半導體記憶體元件以及形成彼之方法
US11758717B2 (en) * 2021-05-06 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with one-sided staircase profiles and methods of manufacturing thereof
CN113594174B (zh) * 2021-08-10 2023-12-05 长江存储科技有限责任公司 三维存储器及其制作方法
TWI785804B (zh) * 2021-09-16 2022-12-01 旺宏電子股份有限公司 三維and快閃記憶體元件及其製造方法
US20230106571A1 (en) * 2021-10-06 2023-04-06 Macronix International Co., Ltd. 3d nor and 3d nand memory integration
CN116438935A (zh) * 2021-11-10 2023-07-14 长江存储科技有限责任公司 垂直存储器器件及其操作方法
US12207461B2 (en) * 2021-12-21 2025-01-21 Intel Corporation Tier expansion offset
US12087694B2 (en) * 2022-03-01 2024-09-10 Macronix International Co., Ltd. Memory device
US20230389308A1 (en) * 2022-05-26 2023-11-30 Sandisk Technologies Llc Three-dimensional memory device containing dual-depth drain-select-level isolation structures and methods for forming the same
JP2024001746A (ja) * 2022-06-22 2024-01-10 キオクシア株式会社 半導体記憶装置
KR20240172579A (ko) * 2023-06-01 2024-12-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법, 그리고 반도체 장치를 포함하는 전자 시스템

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010187000A (ja) 2009-02-10 2010-08-26 Samsung Electronics Co Ltd 垂直ｎａｎｄチャンネルとこれを含む不揮発性メモリー装置、及び垂直ｎａｎｄメモリー装置
JP2011028833A (ja) 2009-07-22 2011-02-10 Samsung Electronics Co Ltd 半導体メモリー装置のチャンネルをプリチャージする方法
JP2014241185A (ja) 2007-03-07 2014-12-25 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． フラッシュメモリ向け部分ブロック消去アーキテクチャ
US20160093631A1 (en) 2014-09-29 2016-03-31 Tae Hwan Yun Memory devices and methods of fabricating the same
JP2017107938A (ja) 2015-12-08 2017-06-15 株式会社東芝 半導体装置およびその製造方法
JP2017135238A (ja) 2016-01-27 2017-08-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US20180240527A1 (en) 2017-02-21 2018-08-23 Sandisk Technologies Llc Grouping memory cells into sub-blocks for program speed uniformity
WO2018161836A1 (en) 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Through array contact structure of three-dimensional memory device
CN108573979A (zh) 2017-03-07 2018-09-25 三星电子株式会社 半导体器件
JP2018534765A (ja) 2015-12-22 2018-11-22 サンディスク テクノロジーズ エルエルシー ３次元メモリデバイスのためのメモリレベル貫通ビア構造

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3779243B2 (ja) 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
US6989317B1 (en) 2004-10-22 2006-01-24 International Business Machines Corporation Trench formation in semiconductor integrated circuits (ICs)
US7582560B2 (en) 2006-06-29 2009-09-01 Hynix Semiconductor Inc. Method for fabricating semiconductor device
CN101118907A (zh) * 2006-08-02 2008-02-06 力晶半导体股份有限公司 与非门型非挥发性存储器及其制造方法与操作方法
CN101375389B (zh) 2006-12-21 2013-07-10 艾格瑞系统有限公司 用于电路管芯的高热性能封装
US7682922B2 (en) 2007-01-18 2010-03-23 International Business Machines Corporation Post STI trench capacitor
CN101315936A (zh) * 2007-06-01 2008-12-03 茂德科技股份有限公司 反及闸型快闪记忆体晶胞阵列及其制造方法
JP2011003722A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
KR101616089B1 (ko) * 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
JP4922370B2 (ja) 2009-09-07 2012-04-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011060958A (ja) 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
JP5115594B2 (ja) 2010-06-23 2013-01-09 株式会社デンソー 半導体モジュール
KR101710089B1 (ko) * 2010-08-26 2017-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101800438B1 (ko) 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
JP6039886B2 (ja) 2011-04-08 2016-12-07 富士通株式会社 半導体装置の製造方法
KR20120121177A (ko) 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR20130072522A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
US8755227B2 (en) * 2012-01-30 2014-06-17 Phison Electronics Corp. NAND flash memory unit, NAND flash memory array, and methods for operating them
US10541029B2 (en) * 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
KR20140018541A (ko) 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8902657B2 (en) * 2012-09-07 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device and controller
JP5918664B2 (ja) 2012-09-10 2016-05-18 株式会社東芝 積層型半導体装置の製造方法
CN103680611B (zh) * 2012-09-18 2017-05-31 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
KR20140063147A (ko) 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9275909B2 (en) * 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
KR102161814B1 (ko) * 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
CN105706239A (zh) 2013-12-23 2016-06-22 英特尔公司 穿主体过孔隔离的共轴电容器及其形成技术
KR102161781B1 (ko) * 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
KR102171221B1 (ko) 2014-03-12 2020-10-28 삼성전자주식회사 수직형 불휘발성 메모리 장치 및 그 제조 방법
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102269422B1 (ko) * 2014-05-30 2021-06-28 삼성전자주식회사 반도체 장치
KR102323571B1 (ko) 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102239602B1 (ko) 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9299450B1 (en) * 2015-02-03 2016-03-29 Sandisk Technologies Inc. Adaptive increase in control gate voltage of a dummy memory cell to compensate for inadvertent programming
US9419058B1 (en) * 2015-02-05 2016-08-16 Sandisk Technologies Llc Memory device with comb-shaped electrode having a plurality of electrode fingers and method of making thereof
KR102333478B1 (ko) * 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
US9721668B2 (en) 2015-08-06 2017-08-01 Macronix International Co., Ltd. 3D non-volatile memory array with sub-block erase architecture
CN106601751B (zh) * 2015-10-13 2019-07-19 旺宏电子股份有限公司 具有镜像落着区的多层三维结构及集成电路
US9570463B1 (en) 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9935123B2 (en) * 2015-11-25 2018-04-03 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device
KR102499564B1 (ko) 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102530757B1 (ko) * 2016-01-18 2023-05-11 삼성전자주식회사 메모리 장치
CN105654991B (zh) 2016-01-19 2019-08-02 京东方科技集团股份有限公司 移位寄存器及其驱动方法、goa电路以及显示装置
JP6524003B2 (ja) 2016-03-17 2019-06-05 東芝メモリ株式会社 半導体装置
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102650995B1 (ko) 2016-11-03 2024-03-25 삼성전자주식회사 수직형 메모리 장치
KR102630954B1 (ko) 2016-11-08 2024-01-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
JP2018142654A (ja) * 2017-02-28 2018-09-13 東芝メモリ株式会社 半導体装置及びその製造方法
CN106876391B (zh) * 2017-03-07 2018-11-13 长江存储科技有限责任公司 一种沟槽版图结构、半导体器件及其制作方法
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
KR102342552B1 (ko) 2017-03-09 2021-12-23 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
US11205623B2 (en) 2017-03-13 2021-12-21 Mitsubishi Electric Corporation Microwave device and antenna for improving heat dissipation
TWI630709B (zh) * 2017-03-14 2018-07-21 旺宏電子股份有限公司 三維半導體元件及其製造方法
JP2018163970A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
KR20180110797A (ko) 2017-03-30 2018-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN108933139B (zh) * 2017-05-25 2023-10-17 三星电子株式会社 垂直非易失性存储器装置
KR20180129457A (ko) * 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102356741B1 (ko) 2017-05-31 2022-01-28 삼성전자주식회사 절연층들을 갖는 반도체 소자 및 그 제조 방법
KR102419168B1 (ko) * 2017-07-31 2022-07-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
EP3580782A4 (en) * 2017-08-21 2020-12-02 Yangtze Memory Technologies Co., Ltd. STABLE THREE-DIMENSIONAL MEMORY DEVICES AND THEIR TRAINING PROCESSES
JP2019079885A (ja) * 2017-10-23 2019-05-23 東芝メモリ株式会社 半導体記憶装置及びその製造方法
CN107833892B (zh) * 2017-11-21 2019-11-26 长江存储科技有限责任公司 一种顶层选择栅切线的氧化物填充方法
KR102699603B1 (ko) * 2018-04-20 2024-08-29 삼성전자주식회사 반도체 메모리 소자
CN108807404B (zh) 2018-06-01 2020-04-28 长江存储科技有限责任公司 半导体制造方法及半导体结构
CN109155320B (zh) * 2018-08-16 2019-09-10 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
CN108831886A (zh) * 2018-09-21 2018-11-16 长江存储科技有限责任公司 三维存储器
KR102714410B1 (ko) * 2018-12-07 2024-10-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 새로운 3d nand 메모리 소자 및 그 형성 방법
US11282855B2 (en) * 2018-12-07 2022-03-22 Sunrise Memory Corporation Methods for forming multi-layer vertical NOR-type memory string arrays
CN109844955B (zh) * 2019-01-10 2022-10-28 长江存储科技有限责任公司 用于减小三维存储器件中的应力的结构和方法
AU2019455154B2 (en) * 2019-06-28 2022-11-17 Yangtze Memory Technologies Co., Ltd. Methods of semiconductor device fabrication
CN112154507B (zh) * 2020-08-27 2022-09-30 长江存储科技有限责任公司 3d nand闪速存储器的擦除方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014241185A (ja) 2007-03-07 2014-12-25 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． フラッシュメモリ向け部分ブロック消去アーキテクチャ
JP2010187000A (ja) 2009-02-10 2010-08-26 Samsung Electronics Co Ltd 垂直ｎａｎｄチャンネルとこれを含む不揮発性メモリー装置、及び垂直ｎａｎｄメモリー装置
JP2011028833A (ja) 2009-07-22 2011-02-10 Samsung Electronics Co Ltd 半導体メモリー装置のチャンネルをプリチャージする方法
US20160093631A1 (en) 2014-09-29 2016-03-31 Tae Hwan Yun Memory devices and methods of fabricating the same
JP2017107938A (ja) 2015-12-08 2017-06-15 株式会社東芝 半導体装置およびその製造方法
JP2018534765A (ja) 2015-12-22 2018-11-22 サンディスク テクノロジーズ エルエルシー ３次元メモリデバイスのためのメモリレベル貫通ビア構造
JP2017135238A (ja) 2016-01-27 2017-08-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US20180240527A1 (en) 2017-02-21 2018-08-23 Sandisk Technologies Llc Grouping memory cells into sub-blocks for program speed uniformity
CN108573979A (zh) 2017-03-07 2018-09-25 三星电子株式会社 半导体器件
WO2018161836A1 (en) 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Through array contact structure of three-dimensional memory device

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