JP2024001746A - 半導体記憶装置 - Google Patents

Abstract

【課題】積層構造中に配置される複数の構成間の位置関係を適正に維持すること。
【解決手段】実施形態の半導体記憶装置１は、階段領域ＳＲ内における板状部ＬＩの第２の方向の一方側で板状部ＬＩに沿って配列され、第１の階段部ＳＰの階段状に加工された複数の導電層ＷＬのうち少なくとも下層の導電層ＷＬのそれぞれと接続される複数の第１のコンタクトＣＣｃと、階段領域ＳＲ内における板状部ＬＩの第２の方向の他方側で板状部ＬＩに沿って配列され、第１の階段部ＳＰの階段状に加工された少なくとも下層の導電層ＷＬのそれぞれと接続される複数の第２のコンタクトＣＣｃと、を備え、複数の第１のコンタクトＣＣｃは、第１の方向の位置に応じて、板状部ＬＩに対して第２の方向の異なる位置にそれぞれ配置され、複数の第２のコンタクトＣＣｃは、複数の第１のコンタクトＣＣｃのそれぞれの配置を板状部ＬＩに対して第２の方向に反転させた位置にそれぞれ配置される。
【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。

３次元不揮発性メモリ等の半導体記憶装置は、例えば複数の導電層が積層された構造を有する。このような積層構造中では、製造工程中の応力の発生によって、積層構造中に設けられた構成同士の位置関係に、製品動作上または品質管理上、許容できないずれが生じてしまうことがある。

米国特許出願公開第２０１６／０２４０５４７号明細書 米国特許出願公開第２０２２／００２０６８１号明細書 特開２０２２－０３７５８３号公報

１つの実施形態は、積層構造中に配置される複数の構成間の位置関係を適正に維持することができる半導体記憶装置を提供することを目的とする。

実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層され、前記複数の導電層の積層方向と交差する第１の方向に並んだメモリ領域および階段領域を有する積層体と、前記積層体内を前記積層方向および前記第１の方向に延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、前記メモリ領域に分散して配置され、前記積層体内を前記積層方向に延びる複数の第１のピラーと、前記階段領域内における前記積層方向に前記板状部と重なる位置に配置され、前記複数の導電層が前記第１の方向に沿って階段状に加工された第１の階段部と、前記階段領域内における前記板状部の前記第２の方向の両側にそれぞれ配置され、前記複数の導電層が階段状に加工された構造であって、前記板状部に対して互いを前記第２の方向に反転させた前記構造を有する第２及び第３の階段部と、前記階段領域内における前記板状部の前記第２の方向の一方側で前記板状部に沿って配列され、前記第１の階段部の階段状に加工された前記複数の導電層のうち少なくとも下層の導電層のそれぞれと接続される複数の第１のコンタクトと、前記階段領域内における前記板状部の前記第２の方向の他方側で前記板状部に沿って配列され、前記第１の階段部の階段状に加工された前記少なくとも下層の導電層のそれぞれと接続される複数の第２のコンタクトと、を備え、前記複数の第１のコンタクトは、前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、前記複数の第２のコンタクトは、前記複数の第１のコンタクトのそれぞれの配置を前記板状部に対して前記第２の方向に反転させた位置にそれぞれ配置される。

実施形態１にかかる半導体記憶装置の概略の構成例を示す図。 実施形態１にかかる半導体記憶装置に生じ得る応力を示す説明図。 実施形態１にかかる半導体記憶装置の階段領域の構成の一例を示す模式図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一部を例示するフロー図。 実施形態１にかかる半導体記憶装置の選択ゲートコンタクト領域であって、コンタクトの配置が調整されていない場合の構成の一例を示す模式図。 実施形態１の変形例にかかる半導体記憶装置の選択ゲートコンタクト領域であって、コンタクトの配置が調整されている場合の構成の一例を示す模式図。 実施形態２にかかる半導体記憶装置のメモリ領域の構成の一例を示す模式図。 実施形態２にかかる半導体記憶装置のピラーと分離層との位置関係を示す説明図。 実施形態２の変形例１にかかる半導体記憶装置の選択ゲートコンタクト領域の構成の一例を示す模式図。 実施形態２の変形例２にかかる半導体記憶装置のメモリ領域および階段領域の構成の一例を示す模式図。 その他の実施形態にかかる半導体記憶装置の概略の構成例を示す図。 その他の実施形態にかかる半導体記憶装置の製造方法の手順の一部を例示するフロー図。

以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。

（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては一部の上層配線が省略されている。

なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、後述するワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。

図１に示すように、半導体記憶装置１は、基板ＳＢ上に、周辺回路ＣＵＡ、及び積層体ＬＭをこの順に備える。

基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＵＡが配置されている。周辺回路ＣＵＡは、後述するメモリセルの動作に寄与する。

周辺回路ＣＵＡは、酸化シリコン膜等の絶縁膜４０で覆われている。絶縁膜４０上にはソース線ＳＬが配置されている。ソース線ＳＬの上方には積層体ＬＭが配置されている。積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが交互に積層された構造を有している。最上層のワード線ＷＬの更に上層には、絶縁層ＯＬを介して選択ゲート線ＳＧＤが配置され、最下層のワード線ＷＬの更に下層には、絶縁層ＯＬを介して選択ゲート線ＳＧＳが配置される。

ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳはタングステン層またはモリブデン層等であり、絶縁層ＯＬは酸化シリコン層等である。

積層体ＬＭは絶縁膜５０に覆われている。絶縁膜５０は酸化シリコン膜等である。絶縁膜５０は、積層体ＬＭの周囲にも広がっている。

積層体ＬＭには、積層体ＬＭを積層方向に貫通し、かつ、Ｘ方向に沿う方向に延びる複数の板状コンタクトＬＩが配置されている。このように、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割される。複数の板状コンタクトＬＩは、例えば下端部でソース線ＳＬと接続されており、ソース線コンタクトとして機能する。

複数の板状コンタクトＬＩの間には、複数のメモリ領域ＭＲ、選択ゲートコンタクト領域ＳＧＲ、階段領域ＳＲ、及び貫通コンタクト領域ＴＰが、互いにＸ方向に並んで配置されている。Ｙ方向に隣接する板状コンタクトＬＩ間において、メモリ領域ＭＲ、選択ゲートコンタクト領域ＳＧＲ、階段領域ＳＲ、及び貫通コンタクト領域ＴＰを含む構成は、例えばフィンガＦＧＲと呼ばれる。

Ｙ方向に隣接する２つのフィンガＦＧＲにおいては、Ｘ方向の一方側から他方側に向かって、例えばメモリ領域ＭＲｓ、選択ゲートコンタクト領域ＳＧＲｓ、階段領域ＳＲ、貫通コンタクト領域ＴＰ、選択ゲートコンタクト領域ＳＧＲｔ、及びメモリ領域ＭＲｔがこの順に配置される。これらのフィンガＦＧＲにＹ方向に隣接する他の２つのフィンガＦＧＲにおいては、Ｘ方向の一方側から他方側に向かって、例えばメモリ領域ＭＲｔ、選択ゲートコンタクト領域ＳＧＲｔ、貫通コンタクト領域ＴＰ、階段領域ＳＲ、選択ゲートコンタクト領域ＳＧＲｓ、及びメモリ領域ＭＲｓがこの順に配置される。

したがって、半導体記憶装置１は、Ｙ方向に並ぶ４つのフィンガＦＧＲを最小単位として、この最小単位をＹ方向に周期的に繰り返すパターンを有する。

なお、Ｘ方向に並ぶ複数のメモリ領域ＭＲ及び複数の選択ゲートコンタクト領域ＳＧＲを区別するため、便宜上、貫通コンタクト領域ＴＰを介することなく階段領域ＳＲに隣接するものをメモリ領域ＭＲｓ及び選択ゲートコンタクト領域ＳＧＲｓと表記する。また、貫通コンタクト領域ＴＰを介して階段領域ＳＲにＸ方向に並ぶものをメモリ領域ＭＲｔ及び選択ゲートコンタクト領域ＳＧＲｔと表記する。これらを区別しないときは、単にメモリ領域ＭＲ及び複数の選択ゲートコンタクト領域ＳＧＲと記載する。

メモリ領域ＭＲには、積層体ＬＭを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬは、ＭＡＮＯＳ（Ｍｅｔａｌ－Ａｌｕｍｉｎａ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ－Ｓｉｌｉｃｏｎ）構造と呼ばれる多層構造を有しており、ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。

階段領域ＳＲは、複数のワード線ＷＬが積層方向に擂り鉢状もしくは渓谷様とも称する形状に掘り下げられた複数の階段部分を含む。階段部分の各段は、各階層のワード線ＷＬ等により構成される。各階層のワード線ＷＬは、階段領域ＳＲのＹ方向片側の部分を介して、階段領域ＳＲを挟んだＸ方向両側で電気的な導通を保っている。階段部分のうちの階段部ＳＰの各段のテラス部分には、各階層のワード線ＷＬに接続するコンタクトＣＣがそれぞれ配置される。これらのコンタクトＣＣは、積層体ＬＭの上層配線等を介して周辺回路ＣＵＡに電気的に接続される。

これにより、多層に積層されるワード線ＷＬを個々に引き出すことができる。これらのコンタクトＣＣからは、Ｘ方向両側のメモリ領域ＭＲ内のメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。

なお、本明細書においては、階段状に加工されたワード線ＷＬのテラス面が向いた方向を上方向と規定する。

選択ゲートコンタクト領域ＳＧＲでは、１つ、または複数の選択ゲート線ＳＧＤがＸ方向に沿って階段状に加工されている。それぞれの選択ゲート線ＳＧＤには、コンタクトＣＣが接続されている。なお、選択ゲート線ＳＧＤに接続されるコンタクトＣＣは、積層体ＬＭのＸ方向両端部にも配置されてよい。

貫通コンタクト領域ＴＰには、積層体ＬＭを貫通する貫通コンタクトＣ４が配置されている。貫通コンタクトＣ４は、下方の基板ＳＢ上に配置された周辺回路ＣＵＡと、階段部ＳＰのコンタクトＣＣとを接続する。コンタクトＣＣからメモリセルに印加される各種電圧は、貫通コンタクトＣ４等を介して周辺回路ＣＵＡにより制御される。

以上のように構成される半導体記憶装置１には、半導体記憶装置１に含まれる各種構成間に応力が生じうる。

図２は、実施形態１にかかる半導体記憶装置１に生じ得る応力を示す説明図である。図２（ａ）は、半導体記憶装置１に生じ得る応力を模式的に示した平面図である。図２（ｂ）～図２（ｅ）は、半導体記憶装置１のＸ方向に異なる位置におけるＹ方向に沿う断面図である。

図２に示すように、半導体記憶装置１には、フィンガＦＧＲごとに、メモリ領域ＭＲ、並びに階段領域ＳＲまたは貫通コンタクト領域ＴＰがＸ方向に並んで配置される。メモリ領域ＭＲ、並びに階段領域ＳＲまたは貫通コンタクト領域ＴＰの間には、選択ゲートコンタクト領域ＳＧＲが配置される。

選択ゲートコンタクト領域ＳＧＲでは、１つ、または複数の選択ゲート線ＳＧＤがＸ方向に沿って階段状に加工され、それぞれの選択ゲート線ＳＧＤにコンタクトＣＣが接続されている。階段領域ＳＲは、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが階段状に加工された階段部ＳＰを有しており、それぞれのワード線ＷＬ及び選択ゲート線ＳＧＳにコンタクトＣＣが接続されている。

また、階段領域ＳＲ及び選択ゲートコンタクト領域ＳＧＲには柱状部ＨＲが配置されている。柱状部ＨＲは、積層体ＬＭの積層方向に積層体ＬＭ内を延びており、後述する半導体記憶装置１の製造工程において積層体ＬＭを支持する。

階段領域ＳＲに配置される柱状部ＨＲは、例えば酸化シリコン層等の絶縁層の単体構造を有する。選択ゲートコンタクト領域ＳＧＲに配置される柱状部ＨＲは、例えばピラーＰＬと同様、ＭＡＮＯＳ構造を備える。また、複数の柱状部ＨＲは、図示はしないが、貫通コンタクト領域ＴＰにも配置されている。貫通コンタクト領域ＴＰに配置される柱状部ＨＲは、選択ゲートコンタクト領域ＳＧＲの柱状部ＨＲと同様、例えばＭＡＮＯＳ構造を備える。

階段領域ＳＲは、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが階段状に加工された階段部分がＸ方向の両側およびＹ方向の両側を取り囲む擂り鉢状の形状を有する。つまり、Ｘ方向の両側の階段部分は、Ｘ方向に互いに対向し、互いの側に向かって下降していく。また、Ｙ方向の両側の階段部分は、Ｙ方向に互いに対向し、互いの側に向かって下降していく。この擂り鉢状の領域には、少なくとも積層体ＬＭの高さ位置まで絶縁膜５０が充填されている。

Ｘ方向の両側の階段部分のうち、メモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲから離れた側に配置される階段部分は階段部ＳＰを構成している。階段領域ＳＲには、積層体ＬＭの積層方向に重なる位置で階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩが配置されており、階段部ＳＰもまた、板状コンタクトＬＩによりＹ方向に分割されている。このため、１つの階段領域ＳＲは、板状コンタクトＬＩを挟んでＹ方向両側に配置される２つの階段部ＳＰを含む。

Ｘ方向の両側の階段部分のうち、メモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲに近い側に配置される階段部分は、コンタクトＣＣが配置されないダミーの階段部である。ダミー階段部は、階段状のワード線ＷＬ等により構成され、階段部ＳＰよりも狭いテラス面と、階段部ＳＰよりも短い階段長とを有する。

ここで、各階段部分の階段長は、それらの階段部分の最上段から最下段までの長さである。また、それらの階段部分の最下段の下方に位置する底面部分を階段長に含めてもよい。

Ｙ方向の両側の階段部分は、Ｘ方向に階段部ＳＰに対向するダミー階段部と同様、コンタクトＣＣが配置されないダミーの階段部である。Ｙ方向両側のダミー階段部もまた、階段状のワード線ＷＬ等により構成され、階段部ＳＰよりも狭いテラス面と、階段部ＳＰよりも短い階段長とを有する。また、これらのダミー階段部の階段長は、Ｘ方向の位置に応じて異なっている。

より詳細には、Ｘ方向両側の階段部分の上層のワード線ＷＬ等が階段状に加工された部分とＹ方向に並ぶ位置では、Ｙ方向両側のダミー階段部の階段長は短く、Ｘ方向両側の階段部分の下層のワード線ＷＬ等が階段状に加工された部分とＹ方向に並ぶ位置では、Ｙ方向両側のダミー階段部の階段長は長い。Ｘ方向両側の階段部分の最下層の選択ゲート線ＳＧＳが階段状に加工された部分とＹ方向に並ぶ位置では、Ｙ方向両側のダミー階段部の階段長は例えば最長となる。

したがって、最下層の選択ゲート線ＳＧＳが階段状に加工された部分では、Ｙ方向両側の階段部分におけるＹ方向の幅が最大となる。

また、Ｙ方向に対向するダミー階段部は、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩによって互いに隔てられている。これらのダミー階段部は、板状コンタクトＬＩに対して互いをＹ方向に反転させた構造を有している。つまり、板状コンタクトＬＩのＹ方向両側のダミー階段部は、板状コンタクトＬＩに対して実質的に線対称の構造を有する。

なお、本明細書において、実質的に線対称、実質的に直線状、実質的に等しい、実質的に一致、実質的に一定、等の表現を用いた場合には、完全に線対称、直線状、等しい、一致、一定である場合のほか、半導体記憶装置１の製造誤差を許容する程度に、線対称、直線状、等しい、一致、一定である場合を含む。

以上のように複数の階段部分が配置されることで、これらの階段部分で囲まれた領域は、なだらかな階段部ＳＰを一方に有し、それ以外の方向に急峻な階段部分を有する擂り鉢状もしくは渓谷様とも称する形状を有する。

ここで、積層体ＬＭは、例えば複数のワード線ＷＬに対応する犠牲層及び複数の絶縁層ＯＬ等を２回に分けて積層した２Ｔｉｅｒ構造を取る。２Ｔｉｅｒ構造の積層体ＬＭにおいては、階段部ＳＰ及びダミー階段部もまた２段階に分けて形成される。このとき、半導体記憶装置１の機能に寄与しないダミー階段部の階段長を極力短くするため、上下段のダミー階段部は、積層体ＬＭの積層方向に互いに重なり合うように形成される。

図２（ｂ）は、階段部ＳＰの最下層のワード線ＷＬまたは選択ゲート線ＳＧＳが階段状に加工された部分のＹ方向に沿う断面図である。階段部ＳＰの図２（ｂ）に示す部分は、階段領域ＳＲにおける擂り鉢形状の最深部に相当し、この擂り鉢形状に充填される絶縁膜５０の厚さも最大となる。また、擂り鉢形状の最深部は、Ｙ方向両側のダミー階段部のＹ方向の幅が最大となる部分でもあり、この部分では絶縁膜５０の幅も最大となる。

ここで、複数の異種層が多層に積層された積層体ＬＭと、比較的大きな体積を有する絶縁膜５０との間には、互いに異なる応力が生じうる。また、積層体ＬＭは、例えば窒化シリコン層等の複数の犠牲層と、複数の絶縁層ＯＬとを積層した後、犠牲層を導電層に置き換えてワード線ＷＬとすることにより形成される。積層体ＬＭと絶縁膜５０との間に生じる応力は、このような置き換え処理の際に顕著となる。

このため、階段部ＳＰの図２（ｂ）に示す部分では、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩは、積層体ＬＭの置き換え処理時の応力により、上端部が圧縮され、下端部が膨張したテーパ形状となる傾向にある。一方、この板状コンタクトＬＩにＹ方向両側で隣接する板状コンタクトＬＩは積層体ＬＭ中に配置されているため、上端部が膨張し、下端部が圧縮されたテーパ形状となる傾向にある。

また、階段部ＳＰの図２（ｂ）に示す部分では、柱状部ＨＲの上部が、積層体ＬＭの置き換え処理時の応力により、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩに引っ張られ、この板状コンタクトＬＩ側へと傾いた状態となる傾向にある。一方、コンタクトＣＣは、例えば積層体ＬＭの置き換え処理後に形成され、積層体ＬＭの置き換え処理時の応力を受けないため、概ね垂直に絶縁膜５０中を延びている。

なお、図２（ｂ）においては、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ近傍の柱状部ＨＲのみを示している。しかし、柱状部ＨＲは、階段領域ＳＲ全体に亘って分散して配置されている。

図２（ｃ）は、階段部ＳＰの中層のワード線ＷＬが階段状に加工された部分のＹ方向に沿う断面図である。階段部ＳＰの図２（ｃ）に示す部分では、階段領域ＳＲにおける擂り鉢形状は階段部ＳＰの図２（ｂ）に示す部分よりも浅く、擂り鉢形状のＹ方向の幅は階段部ＳＰの図２（ｂ）に示す部分よりも狭い。この部分では、絶縁膜５０も図２（ｂ）に示す部分より薄く、かつ、狭くなる。

このため、階段部ＳＰの図２（ｃ）に示す部分では、図２（ｂ）に示す部分よりも、積層体ＬＭの置き換え処理時に積層体ＬＭと絶縁膜５０との間に生じる応力が小さい。この部分では、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側への柱状部ＨＲの傾きも、階段部ＳＰの図２（ｂ）に示す部分の柱状部ＨＲよりは緩和される。

なお、図２（ｃ）においても、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ近傍の柱状部ＨＲのみを示している。

積層体ＬＭの置き換え処理時に積層体ＬＭと絶縁膜５０との間に生じる上記のような応力は、メモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲにも影響を及ぼし得る。図２（ａ）に、メモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲに働く応力の大きさ及び向きを矢印で示す。

図２（ａ）に示すように、貫通コンタクト領域ＴＰを介することなく階段領域ＳＲと隣接するメモリ領域ＭＲｓ及び選択ゲートコンタクト領域ＳＧＲｓにおいて、メモリ領域ＭＲｓ及び選択ゲートコンタクト領域ＳＧＲｓには、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側に向かう応力が働く。また、選択ゲートコンタクト領域ＳＧＲｓは、メモリ領域ＭＲｓよりも階段領域ＳＲに近いため、上記のような応力の影響をより顕著に受ける。また、メモリ領域ＭＲｓ内においては、階段領域ＳＲに近づくほど、上記のような応力の影響がより顕著に表れる。

このため、メモリ領域ＭＲｓ及び選択ゲートコンタクト領域ＳＧＲｓにそれぞれ配置されるピラーＰＬ及び柱状部ＨＲもまた、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側へと傾く場合がある。

図２（ｄ）は、階段領域ＳＲ寄りのメモリ領域ＭＲｓにおけるＹ方向に沿う断面図である。図２（ｄ）に示すように、メモリ領域ＭＲ（ＭＲｓ，ＭＲｔ）には、Ｙ方向に隣接する板状コンタクトＬＩ間の積層体ＬＭ上層部を複数の選択ゲート線ＳＧＤの区画に分離する分離層ＳＨＥが、概ねＹ方向に沿う方向に延びている。分離層ＳＨＥは、メモリ領域ＭＲ（ＭＲｓ，ＭＲｔ）から選択ゲートコンタクト領域ＳＧＲ（ＳＧＲｓ，ＳＧＲｔ）へと延び、選択ゲートコンタクト領域ＳＧＲに隣接する階段領域ＳＲまたは貫通コンタクト領域ＴＰに到達する。

また、メモリ領域ＭＲｓの図２（ｄ）に示す部分では、例えば階段領域ＳＲからＸ方向に離れた部分よりも、積層体ＬＭの置き換え処理時の応力が比較的強く働く。したがって、メモリ領域ＭＲｓのこの部分に配置されるピラーＰＬでは、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側への傾きが比較的大きくなる傾向にある。

図２（ｅ）は、選択ゲートコンタクト領域ＳＧＲｓにおけるＹ方向に沿う断面図である。階段領域ＳＲにＸ方向に隣接する選択ゲートコンタクト領域ＳＧＲｓでは、積層体ＬＭの置き換え処理時の応力がいっそう強く働く。したがって、選択ゲートコンタクト領域ＳＧＲｓに配置される柱状部ＨＲでは、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側への傾きがいっそう大きくなる傾向にある。

なお、選択ゲートコンタクト領域ＳＧＲにおいては、分離層ＳＨＥによって積層体ＬＭ上層部が複数の選択ゲート線ＳＧＤの区画に分離された、それぞれの選択ゲート線ＳＧＤの区画に、これらの選択ゲート線ＳＧＤに接続されるコンタクトＣＣが配置される。

図２（ｅ）においては、１つの分離層ＳＨＥによって分離された区画のそれぞれに配置される幾つかの柱状部ＨＲを示しているが、選択ゲートコンタクト領域ＳＧＲにおいても、複数の柱状部ＨＲが全体的に分散して配置されている。

また、貫通コンタクト領域ＴＰを介して階段領域ＳＲとＸ方向に並ぶメモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲ（図１のメモリ領域ＭＲｔ及び選択ゲートコンタクト領域ＳＧＲｔ）においても、メモリ領域ＭＲｔ及び選択ゲートコンタクト領域ＳＧＲｔには、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側に向かう応力が働いている。

また、貫通コンタクト領域ＴＰを介する場合でも、選択ゲートコンタクト領域ＳＧＲｔは、メモリ領域ＭＲｔよりも階段領域ＳＲに近いため、上記のような応力の影響がより顕著に表れる。また、メモリ領域ＭＲｔ内においては、階段領域ＳＲに近づくほど、上記のような応力の影響がより顕著に表れる。

したがって、これらのメモリ領域ＭＲｔ及び選択ゲートコンタクト領域ＳＧＲｔにおいても、ピラーＰＬ及び柱状部ＨＲは、応力の強度に応じて、つまり、階段領域ＳＲからのＸ方向の距離に応じて、貫通コンタクト領域ＴＰを介してＸ方向に並ぶ階段領域ＳＲを分割する板状コンタクトＬＩ側へと傾く傾向にある。

ただし、このような応力の影響は、貫通コンタクト領域ＴＰを介さずに階段領域ＳＲとＸ方向に隣接するメモリ領域ＭＲｓ及び選択ゲートコンタクト領域ＳＧＲｓよりも小さい。

以上のような応力の影響下にある階段領域ＳＲの詳細構成を図３に示す。図３は、実施形態１にかかる半導体記憶装置１の階段領域ＳＲの構成の一例を示す模式図である。

より詳細には、図３は、メモリ領域ＭＲの一部、選択ゲートコンタクト領域ＳＧＲ、並びに階段領域ＳＲ及び貫通コンタクト領域ＴＰの一部を含む上面図である。つまり、図３は、階段領域ＳＲを有する２つのフィンガＦＧＲと、貫通コンタクト領域ＴＰを有する２つのフィンガＦＧＲとの４つのフィンガＦＧＲ部分の一部領域を示している。

また、図３に示す５つの板状コンタクトＬＩのうち、貫通コンタクト領域ＴＰを介することなく、メモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲにＸ方向で隣接する階段領域ＳＲと積層体ＬＭの積層方向に重なり、その階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩを、中央コンタクトＬＩｃとも呼ぶ。

なお、図３においては、ピラーＰＬ、板状コンタクトＬＩ、及びコンタクトＣＣ等に接続されるプラグを含む上層構造が省略されている。

図３に示すように、Ｙ方向に隣接する板状コンタクトＬＩ間において、メモリ領域ＭＲには複数のピラーＰＬが分散して配置される。複数のピラーＰＬは、積層体ＬＭの積層方向から見て、例えば千鳥状の配置を取る。

ただし、複数のピラーＰＬは、上述の積層体ＬＭの置き換え処理時に積層体ＬＭと絶縁膜５０との間に生じる応力の影響を受けている。このため、設計上、Ｘ方向に沿う方向に直線状に並ぶはずの複数のピラーＰＬの配列は、階段領域ＳＲに近づくほど、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側、つまり、中央コンタクトＬＩｃ側へと近づいていく場合がある。

これにより、Ｘ方向に沿う方向に並ぶ個々のピラーＰＬのＹ方向の配置位置は、階段領域ＳＲに近づくほど、中央コンタクトＬＩｃ側へと段階的に近づいていく。なお、ここでのピラーＰＬの配置位置は、その上端部側での位置を示しており、以下のピラーＰＬや柱状部ＨＲの配置位置についても同様とする。

このような複数のピラーＰＬの配列は、中央コンタクトＬＩｃを挟んでＹ方向両側に互いを反転させたような配置を取る。つまり、このような複数のピラーＰＬの配列は、中央コンタクトＬＩｃに対して実質的に線対称となっている。

なお、半導体記憶装置１においては、ＭＡＮＯＳ構造を有するピラーＰＬと、板状コンタクトＬＩとに電気的な導通が生じないよう、これらの構成は所定距離を保って配置される。

また、Ｙ方向に隣接する板状コンタクトＬＩ間において、メモリ領域ＭＲおよび選択ゲートコンタクト領域ＳＧＲには、積層体ＬＭ上層部の選択ゲート線ＳＧＤを貫通する分離層ＳＨＥが配置されている。

分離層ＳＨＥは、例えば選択ゲート線ＳＧＤを貫通する絶縁層等で構成されており、メモリ領域ＭＲおよび選択ゲートコンタクト領域ＳＧＲをＸ方向に沿う方向に延び、これらにＸ方向で隣接する階段領域ＳＲまたは貫通コンタクト領域ＴＰに到達する。このように、分離層ＳＨＥは、Ｙ方向に隣接する板状コンタクトＬＩ間において、積層体ＬＭの最上層の導電層を含む１つ、または複数の導電層を貫通して、これらの導電層を複数の選択ゲート線ＳＧＤの区画に分離している。

メモリ領域ＭＲをＸ方向に沿う方向に延びる分離層ＳＨＥは、例えば一部のピラーＰＬと、積層体ＬＭの積層方向に重なる位置に配置される。この場合、これらのピラーＰＬ上にはプラグ及び上層配線等は接続されず、実効的なメモリセルが形成されない。このため、分離層ＳＨＥと重なるピラーＰＬは、半導体記憶装置１の機能に寄与しないダミーピラーとなる。

分離層ＳＨＥと一部のピラーＰＬとのこのような干渉を許容しているのは、例えば千鳥状に配置されるピラーＰＬの周期的なパターンを維持しつつ、ピラーＰＬを極力高密度に配置するためである。

Ｙ方向に隣接する板状コンタクトＬＩ間において、選択ゲートコンタクト領域ＳＧＲ及び階段領域ＳＲには、複数の柱状部ＨＲが分散して配置される。複数の柱状部ＨＲは、積層体ＬＭの積層方向から見て、例えばグリッド状または千鳥状の配置を取る。

ただし、複数の柱状部ＨＲもまた、上述の積層体ＬＭの置き換え処理時に積層体ＬＭと絶縁膜５０との間に生じる応力の影響を受けている。このため、設計上、Ｘ方向に沿う方向に直線状に並ぶはずの複数の柱状部ＨＲの配列は、選択ゲートコンタクト領域ＳＧＲにおいて、階段領域ＳＲに近づくほど、中央コンタクトＬＩｃ側へと近づいていく場合がある。

これにより、選択ゲートコンタクト領域ＳＧＲにて、Ｘ方向に沿う方向に並ぶ個々の柱状部ＨＲのＹ方向の配置位置は、階段領域ＳＲに近づくほど、中央コンタクトＬＩｃ側へと段階的に近づいていく。

また、このような複数の柱状部ＨＲの配列は、中央コンタクトＬＩｃを挟んでＹ方向両側に互いを反転させたような配置を取る。つまり、このような複数の柱状部ＨＲの配列は、中央コンタクトＬＩｃに対して実質的に線対称となっている。

また、階段領域ＳＲにおいては、階段部ＳＰの下層のワード線ＷＬ及び選択ゲート線ＳＧＳ等が階段状に加工され、階段部分のＹ方向の階段長が最大となる部分に近づくほど、Ｘ方向に沿う方向に並ぶ複数の柱状部ＨＲの配列が、中央コンタクトＬＩｃ側へと近づいていく場合がある。

これにより、Ｘ方向に沿う方向に並ぶ個々の柱状部ＨＲのＹ方向の配置位置は、階段部ＳＰの下層のワード線ＷＬ等が階段状に加工された部分であって、階段部分のＹ方向の階段長が最大となる部分に近づくほど、中央コンタクトＬＩｃ側へと段階的に近づいていく。

このような複数の柱状部ＨＲの配列もまた、板状コンタクトＬＩを挟んでＹ方向両側に互いを反転させたような配置を取る。つまり、このような複数の柱状部ＨＲの配列は、中央コンタクトＬＩｃに対して実質的に線対称となっている。

したがって、階段領域ＳＲの柱状部ＨＲは、中央コンタクトＬＩｃを挟んだＹ方向の両側で、階段領域ＳＲのＸ方向の一端側から、Ｙ方向の階段長が最大となる部分へと向かって、中央コンタクトＬＩｃに近づいていき、階段領域ＳＲのＹ方向の階段長が最大となる部分からＸ方向の他端側へと向かって中央コンタクトＬＩｃから再び遠ざかっていく。

なお、半導体記憶装置１においては、ＭＡＮＯＳ構造を有する柱状部ＨＲと、板状コンタクトＬＩとに電気的な導通が生じないよう、これらの構成は所定距離を保って配置される。ただし、階段領域ＳＲに配置され絶縁層の単体構造を有する柱状部ＨＲと、板状コンタクトＬＩとの干渉は、ある程度許容されている。

Ｙ方向に隣接する板状コンタクトＬＩ間において、選択ゲートコンタクト領域ＳＧＲ及び階段領域ＳＲでは、階段形状に加工されたワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳのテラス面に、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳのそれぞれと接続される複数のコンタクトＣＣが配置されている。

これらの選択ゲートコンタクト領域ＳＧＲ及び階段領域ＳＲのうち、選択ゲートコンタクト領域ＳＧＲでは、最上層のワード線ＷＬの更に上層の１つまたは複数の選択ゲート線ＳＧＤが階段状に加工され、１つ以上のコンタクトＣＣが選択ゲート線ＳＧＤにそれぞれ接続されている。

これらの選択ゲートコンタクト領域ＳＧＲ及び階段領域ＳＲのうち、階段領域ＳＲでは、複数のワード線ＷＬ、最上層のワード線ＷＬの更に上層の１つまたは複数の選択ゲート線ＳＧＤ、及び最下層のワード線ＷＬの更に下層の１つまたは複数の選択ゲート線ＳＧＳが階段状に加工され、複数のコンタクトＣＣがこれらのワード線ＷＬ及び選択ゲート線ＳＧＳにそれぞれ接続されている。

これらのコンタクトＣＣは、階段領域ＳＲ内のメモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲからＸ方向に離れた側で、Ｘ方向に延びる階段部ＳＰに配置される。上述のように、階段部ＳＰは、メモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲ側へと下降している。このため、階段部ＳＰに配置される複数のコンタクトＣＣのうち、上層のワード線ＷＬに接続されるコンタクトＣＣは、例えば階段領域ＳＲ内のメモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲからＸ方向に離れた側の端部付近に配置される。

ここで、階段領域ＳＲの少なくとも一部のコンタクトＣＣは、積層体ＬＭの置き換え処理時の応力を受けた柱状部ＨＲとの干渉を回避するよう配置されている。すなわち、中央コンタクトＬＩｃに沿ってＸ方向に並ぶ複数のコンタクトＣＣの配置位置は、複数の柱状部ＨＲとの干渉を回避しつつ、これらの柱状部ＨＲの配置に沿うよう、階段部ＳＰのＸ方向の一端から他端に亘って段階的に変化する。

つまり、これらの柱状部ＨＲは、階段部ＳＰの下層のワード線ＷＬ等が階段状に加工された部分であって、階段部分のＹ方向の階段長が最大となる部分に近づくほど、中央コンタクトＬＩｃ側へと段階的に近づくよう配置されている。図３の例では、階段領域ＳＲのＸ方向に並ぶ３つのコンタクトＣＣｃが、柱状部ＨＲとの干渉を回避するよう中央コンタクトＬＩｃ寄りに配置されている。

また、複数の柱状部ＨＲの配列と同様、コンタクトＣＣｃを含む複数のコンタクトＣＣもまた、板状コンタクトＬＩを挟んでＹ方向両側に互いを反転させたような配置を取る。つまり、これら複数のコンタクトＣＣの配置位置は、中央コンタクトＬＩｃに対して実質的に線対称となっている。

したがって、階段領域ＳＲのコンタクトＣＣは、中央コンタクトＬＩｃを挟んだＹ方向の両側で、階段領域ＳＲのＸ方向の一端側から、階段部分のＹ方向の階段長が最大となる部分へと向かって、中央コンタクトＬＩｃに近づいていき、階段部分のＹ方向の階段長が最大となる部分からＸ方向の他端側へと向かって中央コンタクトＬＩｃから再び遠ざかっていく。

以上のように、複数のコンタクトＣＣのＹ方向の位置を、周囲に配置される柱状部ＨＲに合わせて調整する場合、例えば階段領域ＳＲに充填される絶縁膜５０と、その周囲の積層体ＬＭとの応力シミュレーションに基づいて、複数のコンタクトＣＣのＹ方向の配置位置を決定することができる。あるいは、半導体記憶装置１の試作品等におけるピラーＰＬの位置ずれを測定した実測値に基づいて、複数のコンタクトＣＣのＹ方向の配置位置を決定してもよい。

（半導体記憶装置の製造方法）
次に、図４を用いて、実施形態１の半導体記憶装置１の製造方法について説明する。図４は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一部を例示するフロー図である。

図４に示すように、シリコン基板等の基板ＳＢ上に、周辺回路ＣＵＡ及び下層配線等を形成する（ステップＳ１０１）。周辺回路ＣＵＡ及び下層配線等は絶縁膜４０で覆われる。絶縁膜４０上にはソース線ＳＬが形成される。

次に、ソース線ＳＬの上方に、複数の窒化シリコン層等の犠牲層と複数の絶縁層ＯＬとを交互に積層して下層のＯＮＯ構造を積層し、１段目の積層体を形成する（ステップＳ１１１）。また、１段目の積層体に下層の階段部を形成し、これにより生じた凹部を絶縁膜５０で埋め込む（ステップＳ１１２）。

また、１段目の積層体に、下部ピラーＬＭＨ、及び柱状部ＨＲの下部構造である下部柱状部ＬＨＲを形成する（ステップＳ１１３）。ただし、この段階において、下部ピラーＬＭＨ及び下部柱状部ＬＨＲはアモルファスシリコン層等の犠牲層で充填されている。

次に、１段目の積層体上に、複数の窒化シリコン層等の犠牲層と複数の絶縁層ＯＬとを交互に積層して、上層のＯＮＯ構造を積層し、２段目の積層体を形成する（ステップＳ１２１）。また、２段目の積層体に上層の階段部を形成し、これにより生じた凹部を絶縁膜５０で埋め込む（ステップＳ１２２）。

また、２段目の積層体に、上部ピラーＵＭＨ、及び柱状部ＨＲの上部構造である上部柱状部ＵＨＲとなるメモリホール及びホールをそれぞれ形成する（ステップＳ１２３）。また、これらのメモリホール及びホールを介して、下部ピラーＬＭＨ及び下部柱状部ＬＨＲに充填される犠牲層を除去する。

次に、下部ピラーＬＭＨ及び上部ピラーＵＭＨ、並びに選択ゲートコンタクト領域ＳＧＲの下部柱状部ＬＨＲ及び上部柱状部ＵＨＲにＭＡＮＯＳ構造を形成し、ピラーＰＬ及び柱状部ＨＲを形成する（ステップＳ１３１）。一方、階段領域ＳＲには、下部柱状部ＬＨＲ及び上部柱状部ＵＨＲに絶縁層が充填された柱状部ＨＲを形成する。

次に、２Ｔｉｅｒ構造の積層体を貫通するスリットＳＴ、及び後に貫通コンタクトＣ４となる貫通孔を形成する（ステップＳ１３２）。また、Ｙ方向に隣接するスリットＳＴ間で、貫通コンタクトＣ４が形成されることとなる領域をＹ方向両側から挟み込むバリア層を形成して、貫通コンタクト領域ＴＰとなる領域を確保する（ステップＳ１３３）。

次に、スリットＳＴを介して熱リン酸等の除去液を流入させて、積層体の犠牲層を除去する（ステップＳ１３４）。また、スリットＳＴを介してタングステン等の原料ガスを流入させて、犠牲層が除去された部分に複数のワード線ＷＬ等を形成する（ステップＳ１３５）。

このような置き換え処理により、複数のワード線ＷＬと複数の絶縁層ＯＬ等とが交互に積層された２Ｔｉｅｒ構造の積層体ＬＭが形成される。また、上記のバリア層で挟まれた領域では、犠牲層の除去液およびタングステン等の原料ガスの流入が阻まれる。このため、複数の犠牲層と複数の絶縁層ＯＬとが積層された積層体が維持されて、貫通コンタクト領域ＴＰとなる。

また、上記置き換え処理の際、階段領域ＳＲをＹ方向に分割するスリットＳＴの上端部が圧縮され、スリットＳＴのＹ方向両側のフィンガＦＧＲに属するピラーＰＬ及び柱状部ＨＲ等の構成が応力の影響を受けてスリットＳＴ側へと傾くことがある。

次に、スリットＳＴ及び貫通孔内に絶縁層等のライナ層を形成し、更に導電層を充填して、板状コンタクトＬＩ及び貫通コンタクトＣ４をそれぞれ形成する（ステップＳ１３６）。また、メモリ領域ＭＲをＸ方向に沿う方向に延び、階段領域ＳＲに到達する分離層ＳＨＥを形成する（ステップＳ１３７）。これにより、積層体ＬＭの上層部分に１つ、または複数の選択ゲート線ＳＧＤが形成される。

次に、積層体ＬＭの上方の階層に、後にピラーＰＬの上端部と接続するプラグＣＨとなるホールを形成する（ステップＳ１４１）。また、階段領域ＳＲ及び選択ゲートコンタクト領域ＳＧＲに、後にコンタクトＣＣとなる複数のコンタクトホールを形成する（ステップＳ１４２）。このとき、位置ずれした柱状部ＨＲの位置に合わせてコンタクトホールを形成することができる。

次に、これらのホール及びコンタクトホール内に絶縁層等のライナ層を形成し、更にタングステン等の導電層を充填する。これにより、複数のピラーＰＬにそれぞれ接続されるプラグＣＨ、及び複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ接続されるコンタクトＣＣが形成される（ステップＳ１４３）。これらのコンタクトＣＣは、位置ずれした柱状部ＨＲとの干渉を回避するよう配置されるコンタクトＣＣｃを含んでいる。

次に、プラグＣＨの更に上方の階層に、プラグＣＨ及びコンタクトＣＣにそれぞれ接続されるプラグＶＹ，Ｖ０を形成する（ステップＳ１４４）。また、プラグＶＹの更に上方の階層に、プラグＶＹに接続されるビット線ＢＬを形成する（ステップＳ１４５）。また、プラグＶ０の更に上方の階層に、プラグＶ０に接続される上層配線を形成する（ステップＳ１４６）。

以上により、実施形態１の半導体記憶装置１が製造される。

なお、図４に示す処理順はあくまで一例であって、適宜変更可能である。例えばステップＳ１１２の処理とステップＳ１１３の処理とは入れ替え可能であり、ステップＳ１２２の処理とステップＳ１２３，Ｓ１３１の処理とは入れ替え可能である。ステップＳ１４１の処理とステップＳ１４２の処理とを入れ替えてもよい。

３次元不揮発性メモリ等の半導体記憶装置の製造工程において、積層体中の犠牲層を導電層に置き換えて、導電層と絶縁層とが積層された積層体を形成することがある。この場合、積層体の置き換え処理中に、階段領域に充填された絶縁層とその周辺の積層体との間に応力が生じることがある。

これにより、置き換え処理時の積層体を支持するため、階段領域等に形成された柱状部等の構成が、応力の影響でＹ方向に沿う方向にシフトし、その後に形成されるワード線コンタクト等と接触してしまう場合がある。

例えば、柱状部およびコンタクトの下端部同士が接触したような場合には、コンタクトが、柱状部の下端部を介して接続対象のワード線を貫通し、下層のワード線にまで到達してしまうことがある。これにより、異なる階層のワード線間に短絡またはリーク電流が発生してしまう場合がある。

実施形態１の半導体記憶装置１によれば、複数のコンタクトＣＣは、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩのＹ方向の一方側に、板状コンタクトＬＩに沿って配列され、Ｘ方向の位置に応じて、板状コンタクトＬＩからＹ方向の異なる位置にそれぞれ配置される。また、板状コンタクトＬＩのＹ方向の他方側では、複数のコンタクトＣＣが板状コンタクトＬＩに沿って配列され、板状コンタクトＬＩの一方側の複数のコンタクトＣＣのそれぞれの配置を板状コンタクトＬＩに対してＹ方向に反転させた位置にそれぞれ配置される。

このように、階段領域ＳＲに埋め込まれた絶縁膜５０と、その周囲の積層体ＬＭとの間に生じる応力の影響を受けないコンタクトＣＣを、応力影響を受ける柱状部ＨＲとの干渉を回避しつつ配列することで、コンタクトＣＣと柱状部ＨＲとの接触を抑制することができる。これにより、接続対象のワード線ＷＬ等をコンタクトＣＣが貫通してしまうことを抑制し、ワード線ＷＬにおける短絡およびリーク電流を抑制することができる。

実施形態１の半導体記憶装置１によれば、板状コンタクトＬＩに沿って配列される複数の柱状部ＨＲのＹ方向の配置位置は、階段部ＳＰのＸ方向における一端側から他端側へと段階的に変化し、板状コンタクトＬＩに沿って配列される複数のコンタクトＣＣの配置位置は、複数の柱状部ＨＲの配置位置に沿って変化する。

このように、積層体ＬＭの置き換え処理時の応力で位置ずれが生じた複数の柱状部ＨＲの配置位置に、複数のコンタクトＣＣの配置位置を追従させることにより、これらの構成間の位置関係を適正に維持することができる。

（変形例）
次に、図５及び図６を用いて、実施形態１の変形例の半導体記憶装置について説明する。変形例の半導体記憶装置においては、選択ゲートコンタクト領域ＳＧＲ１に配置されるコンタクトＣＣも、位置ずれした柱状部ＨＲに合わせて配置位置が補正されている点が、上述の実施形態１とは異なる。

図５は、実施形態１にかかる半導体記憶装置の選択ゲートコンタクト領域ＳＧＲであって、コンタクトＣＣの配置が調整されていない場合の構成の一例を示す模式図である。図６は、実施形態１の変形例にかかる半導体記憶装置の選択ゲートコンタクト領域ＳＧＲ１であって、コンタクトＣＣの配置が調整されている場合の構成の一例を示す模式図である。

より詳細には、図５及び図６は、貫通コンタクト領域ＴＰを介在して、あるいは介在することなく階段領域ＳＲに隣接するメモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲ，ＳＧＲ１の一部を含む上面図である。階段領域ＳＲとの間に貫通コンタクト領域ＴＰが介在されているか否かによらず、選択ゲートコンタクト領域ＳＧＲにはいくらかの応力が働くため、以下に述べる位置補正が、選択ゲートコンタクト領域ＳＧＲｓ，ＳＧＲｔのいずれのコンタクトＣＣになされてもよい。

なお、図５及び図６においては、ピラーＰＬ及び板状コンタクトＬＩ等に接続されるプラグＣＨ，ＶＹを含む上層構造、及びコンタクトＣＣ上方のプラグＶ０に接続される上層構造が省略されている。また、上述の図３においては、半導体記憶装置１の上面図を簡略化して示していたが、図５及び図６には、より詳細の上面図を示す。

さらに、これらの図５及び図６においては、上述の実施形態１と同様の構成に同様の符号を付し、その説明を省略する。

図５に示すように、より詳細な構成例として、Ｙ方向に隣接する板状コンタクトＬＩ間の領域には、Ｘ方向に沿う方向に配列するピラーＰＬが２４列含まれている。また、Ｙ方向に隣接する板状コンタクトＬＩ間の領域では、積層体ＬＭの最上層の導電層を含む１つ、または複数の導電層が、４つの分離層ＳＨＥによって、５つの選択ゲート線ＳＧＤの区画に分離される。

メモリ領域ＭＲ内をＸ方向に沿う方向に延び、メモリ領域ＭＲ内の導電層を略等間隔に５つに分離する４つの分離層ＳＨＥは、選択ゲートコンタクト領域ＳＧＲ内において、Ｙ方向に隣接する板状コンタクトＬＩ間の中央寄りに集約され、これに合わせて、複数のコンタクトＣＣがこれらの分離層ＳＨＥ間の領域に、積層体ＬＭの積層方向から見て例えばグリッド状に配置される。

これらのコンタクトＣＣの上面には、コンタクトＣＣと、図示しない上層配線とを接続するプラグＶ０が配置されている。積層体ＬＭの積層方向から見て、コンタクトＣＣの中心位置と、そのコンタクトＣＣに接続されるプラグＶ０の中心位置とは略一致している。

図６に示すように、選択ゲートコンタクト領域ＳＧＲ１では、Ｘ方向に並ぶ複数のコンタクトＣＣｃは、Ｘ方向に並ぶ複数の柱状部ＨＲの配置位置に沿って配置位置が調整されている。上述のように、選択ゲートコンタクト領域ＳＧＲ１においては、中央コンタクトＬＩｃに沿って配置される柱状部ＨＲもまた、階段領域ＳＲに近づくほど、中央コンタクトＬＩｃに近づいていく。中央コンタクトＬＩｃに沿って配列される複数のコンタクトＣＣｃの配置位置は、これらの柱状部ＨＲの配置位置に沿って変化する。

すなわち、選択ゲートコンタクト領域ＳＧＲ１において、Ｘ方向に並ぶ複数のコンタクトＣＣｃのＹ方向の配置位置は、階段領域ＳＲに近いコンタクトＣＣｃほど中央コンタクトＬＩに近づいていく。このため、積層体ＬＭの積層方向から見て、コンタクトＣＣｃの中心位置に対し、そのコンタクトＣＣｃに接続されるプラグＶ０の中心位置は中央コンタクトＬＩから遠ざかる方向にずれている。

また、選択ゲートコンタクト領域ＳＧＲ１においても、複数のコンタクトＣＣｃは、中央コンタクトＬＩｃを挟んでＹ方向両側に互いを反転させたような配置を取る。つまり、これら複数のコンタクトＣＣｃの配置位置は、中央コンタクトＬＩｃに対して実質的に線対称となっている。

変形例の半導体記憶装置によれば、選択ゲートコンタクト領域ＳＧＲ１においても、積層体ＬＭの置き換え処理時の応力の影響を受けないコンタクトＣＣｃを、応力影響を受ける柱状部ＨＲとの干渉を回避しつつ配列する。これにより、これらの構成間の位置関係を適正に維持することができる。

変形例の半導体記憶装置によれば、その他、実施形態１の半導体記憶装置１と同様の効果を奏する。

［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２の半導体記憶装置においては、メモリ領域のピラーの位置ずれに合わせて分離層の配置位置を調整する点が、上述の実施形態１とは異なる。

（半導体記憶装置の構成例）
図７は、実施形態２にかかる半導体記憶装置２のメモリ領域ＭＲ２の構成の一例を示す模式図である。より詳細には、図７は、メモリ領域ＭＲ２の一部、選択ゲートコンタクト領域ＳＧＲ、並びに階段領域ＳＲ２及び貫通コンタクト領域ＴＰの一部を含む上面図である。

なお、図７においては、ピラーＰＬ、板状コンタクトＬＩ、及びコンタクトＣＣ等に接続されるプラグＣＨ，ＶＹ，Ｖ０を含む上層構造が省略されている。ここで、実施形態２の半導体記憶装置２においては、階段領域ＳＲ２のコンタクトＣＣは、実施形態１とは異なり、柱状部ＨＲに合わせて配置調整がされておらず、例えば設計どおりの配置となっているものとする。

また、図７においては、上述の実施形態１と同様の構成に同様の符号を付し、その説明を省略する。

図７に示すように、実施形態２の半導体記憶装置２のメモリ領域ＭＲ２においても、上述の実施形態１と同様、階段領域ＳＲ２に近づくほど、Ｘ方向に沿う方向に並ぶピラーＰＬのＹ方向の配置位置は、中央コンタクトＬＩｃに近づいていく。

また、半導体記憶装置２の選択ゲートコンタクト領域ＳＧＲ及び階段領域ＳＲ２においても、上述の実施形態１と同様、Ｘ方向に沿う方向に並ぶ柱状部ＨＲのＹ方向の配置位置は、これらの柱状部ＨＲのＸ方向における位置に応じて変化する。

一方、実施形態２の半導体記憶装置２のメモリ領域ＭＲ２においては、積層体ＬＭの置き換え処理時の応力を受けたピラーＰＬに合わせ、分離層ＳＨＥｃは、中央コンタクトＬＩｃからのＹ方向の距離が、分離層ＳＨＥｃのＸ方向の位置に応じて連続的に変化する所定位置を中央コンタクトＬＩｃに沿って延びる部分を有する。つまり、分離層ＳＨＥｃの階段領域ＳＲ２寄りの部分は、階段領域ＳＲ２に近づくほど、中央コンタクトＬＩｃに近づいていく。

より詳細には、貫通コンタクト領域ＴＰを介することなく階段領域ＳＲ２に隣接するメモリ領域ＭＲ２では、応力の影響をより大きく受けて、ピラーＰＬもより大きく位置ずれする。よって、ピラーＰＬに合わせた分離層ＳＨＥｃの変位量も大きくなるよう分離層ＳＨＥｃの配置位置が決定される。

また、貫通コンタクト領域ＴＰを介して階段領域ＳＲ２に隣接するメモリ領域ＭＲ２では、応力の影響も比較的小さく、ピラーＰＬの位置ずれ量も小さめである。よって、ピラーＰＬに合わせた分離層ＳＨＥｃの変位量も小さくなるよう分離層ＳＨＥｃの配置位置が決定される。

ピラーＰＬに対して位置調整された場合の、分離層ＳＨＥｃ、及び積層体ＬＭの積層方向に分離層ＳＨＥｃと重なるピラーＰＬとの位置関係を図８に示す。図８は、実施形態２にかかる半導体記憶装置２のピラーＰＬと分離層ＳＨＥｃとの位置関係を示す説明図である。

図８に示すように、Ｘ方向に沿う方向に配列されるピラーＰＬａ～ＰＬｇは、紙面右側の階段領域ＳＲ２に近づくほど、紙面下側の中央コンタクトＬＩｃ側へと近づいていく。これらのピラーＰＬａ～ＰＬｇに対して分離層ＳＨＥｃの配置を調整する場合、積層体ＬＭの積層方向から見て、原則、ピラーＰＬのＹ方向の中心位置と分離層ＳＨＥｃのＹ方向の中心位置とが実質的に一致するように、分離層ＳＨＥｃを配置する。

ここで、ピラーＰＬの傾き如何にかかわらず、ピラーＰＬのＹ方向の中心位置はピラーＰＬ上面のＹ方向の中心位置を基準に決定されるものとする。

また、分離層ＳＨＥｃのＹ方向の調整幅には制約がある場合がある。このような制約は、分離層ＳＨＥｃと、ピラーＰＬ以外の他の構成との整合性を取るために生じうる。例えばピラーＰＬｄ，ＰＬｅ等のように、分離層ＳＨＥｃのＹ方向の調整幅の上限値を超えてピラーＰＬの位置ずれが生じている場合には、その上限値の範囲内で、分離層ＳＨＥｃのＹ方向の位置を調整する。この場合、積層体ＬＭの積層方向から見たピラーＰＬのＹ方向の中心位置と分離層ＳＨＥｃのＹ方向の中心位置とは必ずしも一致しない場合がある。

上述のように、積層構造を有する半導体記憶装置等において、応力の影響によりピラーに位置ずれが生じた場合、設計上はピラーと重なり合うはずであった分離層が、ピラーから外れた位置に形成されてしまう場合がある。

この場合、少なくともピラーから外れた位置では、積層体中の分離の対象となる導電層より下層の導電層をも貫通して分離層が形成されてしまうおそれがある。これにより、ワード線となるべき導電層までもが分離されてしまい、半導体記憶装置の特性に悪影響を及ぼしてしまうことがある。

実施形態２の半導体記憶装置２によれば、メモリ領域ＭＲ２において、分離層ＳＨＥｃは、階段領域ＳＲ２をＹ方向に分割する板状コンタクトＬＩのＹ方向の一方側を板状コンタクトＬＩに沿って延び、中央コンタクトＬＩｃからのＹ方向の距離がＸ方向の位置に応じて連続的に変化する所定位置を板状コンタクトＬＩに沿って延びる部分を有する。また、階段領域ＳＲ２をＹ方向に分割する板状コンタクトＬＩのＹ方向の他方側では、分離層ＳＨＥｃが板状コンタクトＬＩに沿って延び、板状コンタクトＬＩの一方側の分離層ＳＨＥｃの所定位置を板状コンタクトＬＩに対してＹ方向に反転させた位置を板状コンタクトＬＩに沿って延びる部分を有する。

このように、例えば積層体ＬＭの置き換え処理後に形成され、置き換え処理時の応力の影響を受けない分離層ＳＨＥｃを、応力影響を受けるピラーＰＬに合わせて配置することで、設計上、重なり合うこととなっているピラーＰＬ上に分離層ＳＨＥｃを配置することができる。これにより、積層体ＬＭにおける分離層ＳＨＥｃの到達深さを略一定に揃えることができ、所望の特性を備える半導体記憶装置２を得ることができる。

実施形態２の半導体記憶装置２によれば、板状コンタクトＬＩに沿って配列される複数のピラーＰＬのＹ方向の配置位置は、複数のピラーＰＬの階段領域ＳＲ２との距離に応じて段階的に変化し、分離層ＳＨＥｃの配置位置は、複数のピラーＰＬの配置位置に沿って変化する。

このように、積層体ＬＭの置き換え処理時の応力で位置ずれが生じた複数のピラーＰＬの配置位置に、分離層ＳＨＥｃの配置位置を追従させることにより、これらの構成間の位置関係を適正に維持することができる。

（変形例１）
次に、図９を用いて、実施形態１の変形例１の半導体記憶装置について説明する。変形例１の半導体記憶装置においては、選択ゲートコンタクト領域ＳＧＲ２に配置される分離層ＳＨＥｃも、位置ずれした柱状部ＨＲに合わせて配置位置が補正されている点が、上述の実施形態２とは異なる。

図９は、実施形態２の変形例１にかかる半導体記憶装置の選択ゲートコンタクト領域ＳＧＲ２の構成の一例を示す模式図である。より詳細には、図９は、貫通コンタクト領域ＴＰを介在して、あるいは介在することなく階段領域ＳＲに隣接するメモリ領域ＭＲ２及び選択ゲートコンタクト領域ＳＧＲ２の一部を含む上面図である。

なお、図９においては、ピラーＰＬ及び板状コンタクトＬＩ等に接続されるプラグＣＨ，ＶＹを含む上層構造、及びコンタクトＣＣ上方のプラグＶ０に接続される上層構造が省略されている。また、図９には、図５及び図６と同様、より詳細の上面図を示す。さらに、図９においては、上述の実施形態２と同様の構成に同様の符号を付し、その説明を省略する。

図９に示すように、変形例１の半導体記憶装置のメモリ領域ＭＲ２においても、上述の実施形態２と同様、階段領域ＳＲ２に近づくほど、Ｘ方向に沿う方向に並ぶピラーＰＬのＹ方向の配置位置が、中央コンタクトＬＩｃに近づいていく。また、分離層ＳＨＥｃは、これらのピラーＰＬに合わせてＹ方向の位置を調整されている。

また、変形例１の半導体記憶装置の選択ゲートコンタクト領域ＳＧＲ２においても、上述の実施形態１と同様、階段領域ＳＲ２に近づくほど、Ｘ方向に沿う方向に並ぶ柱状部ＨＲのＹ方向の配置位置が、中央コンタクトＬＩｃに近づいていく。

一方、変形例１の半導体記憶装置の選択ゲートコンタクト領域ＳＧＲ２においては、積層体ＬＭの置き換え処理時の応力を受けた柱状部ＨＲに合わせ、分離層ＳＨＥｃは、中央コンタクトＬＩｃからのＹ方向の距離が、分離層ＳＨＥｃのＸ方向の位置に応じて連続的に変化する所定位置を中央コンタクトＬＩｃに沿って延びる。つまり、分離層ＳＨＥｃは、階段領域ＳＲ２に近づくほど中央コンタクトＬＩｃに近づいていく。

変形例１の半導体記憶装置によれば、選択ゲートコンタクト領域ＳＧＲ２においても、積層体ＬＭの置き換え処理時の応力の影響を受けない分離層ＳＨＥｃを、応力影響を受ける柱状部ＨＲに合わせて配置する。これにより、これらの構成間の位置関係を適正に維持することができる。

変形例１の半導体記憶装置によれば、その他、実施形態２の半導体記憶装置２と同様の効果を奏する。

（変形例２）
上述の実施形態１のように、階段領域ＳＲの柱状部ＨＲに合わせて複数のコンタクトＣＣｃを配置する構成と、上述の実施形態２のように、メモリ領域ＭＲ２のピラーＰＬに合わせて分離層ＳＨＥｃを配置する構成とを組み合わせて用いてもよい。図１０に、そのような構成の一例を示す。

図１０は、実施形態２の変形例２にかかる半導体記憶装置のメモリ領域ＭＲ２及び階段領域ＳＲの構成の一例を示す模式図である。より詳細には、図１０は、メモリ領域ＭＲ２の一部、選択ゲートコンタクト領域ＳＧＲ、並びに階段領域ＳＲ及び貫通コンタクト領域ＴＰの一部を含む上面図である。

なお、図１０においては、ピラーＰＬ、板状コンタクトＬＩ、及びコンタクトＣＣ等に接続されるプラグＣＨ，ＶＹ，Ｖ０を含む上層構造が省略されている。また、図１０においては、上述の実施形態２と同様の構成に同様の符号を付し、その説明を省略する。

図１０に示すように、変形例２の半導体記憶装置２では、メモリ領域ＭＲ２においては、ピラーＰＬに合わせて分離層ＳＨＥｃの配置が調整されている。また、階段領域ＳＲには、柱状部ＨＲに合わせて配置が調整されたコンタクトＣＣｃが含まれている。

なお、変形例２の構成において、選択ゲートコンタクト領域ＳＧＲに、上述の実施形態１の変形例のように、柱状部ＨＲに合わせて配置が調整されたコンタクトＣＣｃが含まれていてもよい。また、選択ゲートコンタクト領域ＳＧＲに、上述の実施形態２の変形例１のように、柱状部ＨＲに合わせて配置が調整された分離層ＳＨＥｃが含まれていてもよい。

変形例２の半導体記憶装置によれば、実施形態１，２の半導体記憶装置１，２と同様の効果を奏する。

［その他の実施形態］
以下、図面を参照してその他の実施形態について詳細に説明する。その他の実施形態の半導体記憶装置においては、周辺回路が積層体の上方に配置されている点が、上述の実施形態１，２等とは異なる。以下の図面においては、実施形態１，２と同様の構成に同様の符号を付し、その説明を省略する。

（半導体記憶装置の構成例）
図１１は、その他の実施形態にかかる半導体記憶装置３の概略の構成例を示す図である。図１１（ａ）は半導体記憶装置３のＸ方向に沿う断面図であり、図１１（ｂ）は半導体記憶装置３のレイアウトを示す模式的な平面図である。ただし、図１１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１１（ａ）においては一部の上層配線が省略されている。

図１１（ａ）に示すように、半導体記憶装置３は、積層体ＬＭ上に周辺回路ＣＢＡを備える。より詳細には、ソース線ＳＬの上方には積層体ＬＭが配置される。積層体ＬＭは絶縁膜５０で覆われている。絶縁膜５０上には、絶縁膜４０で覆われた周辺回路ＣＢＡが配置されている。周辺回路ＣＢＡが設けられる基板ＳＢは、周辺回路ＣＢＡの更に上方に配置されている。

図１１（ｂ）に示すように、１つのフィンガＦＧＲには、Ｘ方向の一端側から他端側へ向かって、メモリ領域ＭＲ、階段領域ＳＲ、階段領域ＳＲ、及びメモリ領域ＭＲがこの順に配置される。また、階段領域ＳＲは、上述の実施形態１，２と同様、１つの板状コンタクトＬＩと重なる位置に配置され、Ｙ方向に分割されている。したがって、半導体記憶装置３は、２つのフィンガＦＧＲを最小単位として、この最小単位をＹ方向に周期的に繰り返すパターンを有する。

その他の実施形態の半導体記憶装置３においても、上述の実施形態１，２と同様に階段領域ＳＲを構成することができる。すなわち、半導体記憶装置３の階段領域ＳＲにおける擂り鉢状もしくは渓谷様の形状は、Ｘ方向の一端側から他端側の間の所定位置に最大深さを有し、かつ、Ｙ方向に最大幅となる部位を有して構成される。また、階段領域ＳＲに配置される複数の階段部分は、階段領域ＳＲをＹ方向に分割する中央の板状コンタクトＬＩを挟んで、実質的に線対称となる構造を有する。

このため、その他の実施形態の半導体記憶装置３においても、上述の実施形態１，２の半導体記憶装置１，２と同様、積層体ＬＭに配置されるピラーＰＬ及び柱状部ＨＲ等は、階段領域ＳＲに近づくほど、また階段領域ＳＲにおける階段部分のＹ方向の階段長が最大となる部分に近づくほど、中央の板状コンタクトＬＩ側へと傾く応力を受ける。このため、その他の実施形態の半導体記憶装置３にも、上述の実施形態１及び変形例、並びに実施形態２及び変形例１，２のいずれかの構成を適用することができる。

図１１に示す半導体記憶装置３は、積層体ＬＭ部分と周辺回路ＣＢＡ部分とを別作りすることで得られる。

つまり、シリコン基板等の支持基板上にソース線ＳＬを形成し、ソース線ＳＬの上方に積層体ＬＭを形成する。また、積層体ＬＭに、ワード線ＷＬ等が階段状に加工された階段部分、ピラーＰＬ、柱状部ＨＲ、板状コンタクトＬＩ、及びコンタクトＣＣ等を形成する。

また、別途、基板ＳＢ上にトランジスタＴＲ及び配線等を含む周辺回路ＣＢＡを形成し、これらを絶縁膜４０で覆う。また、基板ＳＢの周辺回路ＣＢＡが形成された面と、上述の支持基板の積層体ＬＭが形成された面とを貼り合わせ、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により支持基板を除去する。

これにより、積層体ＬＭと周辺回路ＣＢＡとが、それぞれ絶縁膜５０，４０部分で貼り合わされた半導体記憶装置３が得られる。半導体記憶装置３では、周辺回路ＣＢＡは積層体ＬＭの上方に配置され、積層体ＬＭのピラーＰＬ及びコンタクトＣＣ等の構成は、上層配線等を介して周辺回路ＣＢＡに電気的に接続される。このため、半導体記憶装置２では、積層体ＬＭに貫通コンタクト領域ＴＰ及び貫通コンタクトＣ４を設けなくともよい。

（半導体記憶装置の製造方法）
次に、図１２を用いて、その他の実施形態の半導体記憶装置３の製造方法について説明する。図１２は、その他の実施形態にかかる半導体記憶装置３の製造方法の手順の一部を例示するフロー図である。

図１２に示すように、ソース線ＳＬが形成された支持基板の上方に、複数の窒化シリコン層等の犠牲層と複数の絶縁層ＯＬとを交互に積層して下層のＯＮＯ構造を積層し、１段目の積層体を形成する（ステップＳ２１１）。

また、１段目の積層体に下層の階段部を形成し、階段部により生じた凹部を絶縁膜５０で埋め込む（ステップＳ２１２）。また、１段目の積層体に、アモルファスシリコン層等の犠牲層で充填された下部ピラーＬＭＨ及び下部柱状部ＬＨＲを形成する（ステップＳ２１３）。

次に、１段目の積層体上に、複数の窒化シリコン層等の犠牲層と複数の絶縁層ＯＬとを交互に積層して、上層のＯＮＯ構造を積層し、２段目の積層体を形成する（ステップＳ２２１）。また、２段目の積層体に上層の階段部を形成し、階段部により生じた凹部を絶縁膜５０で埋め込む（ステップＳ２２２）。

また、２段目の積層体に、上部ピラーＵＭＨ及び上部柱状部ＵＨＲとなるメモリホール及びホールをそれぞれ形成する（ステップＳ２２３）。また、これらのメモリホール及びホールを介して、下部ピラーＬＭＨ及び下部柱状部ＬＨＲに充填される犠牲層を除去する。

次に、下部ピラーＬＭＨ及び上部ピラーＵＭＨ、並びに選択ゲートコンタクト領域ＳＧＲの下部柱状部ＬＨＲ及び上部柱状部ＵＨＲにＭＡＮＯＳ構造を形成し、ピラーＰＬ及び柱状部ＨＲを形成する（ステップＳ２３１）。一方、階段領域ＳＲには、下部柱状部ＬＨＲ及び上部柱状部ＵＨＲに絶縁層が充填された柱状部ＨＲを形成する。

次に、２Ｔｉｅｒ構造の積層体を貫通するスリットＳＴを形成する（ステップＳ２３２）。

次に、スリットＳＴを介して熱リン酸等の除去液を流入させて、積層体の犠牲層を除去する（ステップＳ２３４）。また、スリットＳＴを介してタングステン等の原料ガスを流入させて、犠牲層が除去された部分に複数のワード線ＷＬ等を形成する（ステップＳ２３５）。

このような置き換え処理により、複数のワード線ＷＬと複数の絶縁層ＯＬ等とが交互に積層された２Ｔｉｅｒ構造の積層体ＬＭが形成される。また、置き換え処理の際、階段領域ＳＲをＹ方向に分割するスリットＳＴの上端部が圧縮され、スリットＳＴのＹ方向両側のフィンガＦＧＲに属するピラーＰＬ及び柱状部ＨＲ等の構成がスリットＳＴ側へと傾くことがある。

次に、スリットＳＴ内に絶縁層等のライナ層を形成し、更に導電層を充填して、板状コンタクトＬＩを形成する（ステップＳ２３６）。また、メモリ領域ＭＲをＸ方向に沿う方向に延び、階段領域ＳＲに到達する分離層ＳＨＥを形成する（ステップＳ２３７）。このとき、メモリ領域ＭＲ等に配置されたピラーＰＬに合わせて調整された配置を有する分離層ＳＨＥｃを形成してもよい。これにより、積層体ＬＭの上層部分に１つ、または複数の選択ゲート線ＳＧＤが形成される。

次に、積層体ＬＭの上方の階層に、後にプラグＣＨとなるホールを形成する（ステップＳ２４１）。また、階段領域ＳＲ及び選択ゲートコンタクト領域ＳＧＲに、後にコンタクトＣＣとなる複数のコンタクトホールを形成する（ステップＳ２４２）。このとき、階段領域ＳＲ等において位置ずれした柱状部ＨＲの位置に合わせてコンタクトホールを形成することができる。

次に、これらのホール及びコンタクトホール内に絶縁層等のライナ層を形成し、更に導電層を充填する。これにより、複数のピラーＰＬにそれぞれ接続されるプラグＣＨ、及び複数のワード線ＷＬ及び選択ゲート線ＳＧＤにそれぞれ接続されるコンタクトＣＣが形成される（ステップＳ２４３）。これらのコンタクトＣＣには、上述の実施形態１及び変形例のいずれかの構成が適用されたコンタクトＣＣｃが含まれていてよい。

次に、プラグＣＨの更に上方の階層に、プラグＣＨ及びコンタクトＣＣにそれぞれ接続されるプラグＶＹ，Ｖ０を形成する（ステップＳ２４４）。

また、プラグＶＹの更に上方の階層に、プラグＶＹに接続されるビット線ＢＬを形成する（ステップＳ２４５）。また、プラグＶ０の更に上方の階層に、プラグＶ０に接続される上層配線を形成する（ステップＳ２４６）。

次に、周辺回路ＣＢＡが形成された基板ＳＢと、積層体ＬＭが形成された支持基板とを貼り合わせる（ステップＳ２５１）。その後、支持基板を除去する。

以上により、その他の実施形態の半導体記憶装置３が製造される。

なお、図１２に示す処理順はあくまで一例であって、適宜変更可能である。例えばステップＳ２１２の処理とステップＳ２１３の処理とは入れ替え可能であり、ステップＳ２２２の処理とステップＳ２２３，Ｓ２３１の処理とは入れ替え可能である。ステップＳ２４１の処理とステップＳ２４２の処理とを入れ替えてもよい。

その他の実施形態の半導体記憶装置３によれば、実施形態１の半導体記憶装置１と同様の効果を奏する。

その他、上述の実施形態１及び変形例、並びに実施形態２及び変形例１，２では、積層体ＬＭの置き換え処理後のスリットＳＴに導電層を充填してソース線コンタクトとしての機能を備える板状コンタクトＬＩを形成することとした。しかし、積層体ＬＭの置き換え処理後のスリットＳＴを絶縁層の単体等で充填し、ソース線コンタクトとしての機能を有さない板状部を形成してもよい。

また、上述の実施形態１及び変形例、並びに実施形態２及び変形例１，２では、半導体記憶装置が２Ｔｉｅｒ構造の積層体ＬＭを備えることした。しかし、半導体記憶装置の積層体は、１Ｔｉｅｒ構造であってもよく、３Ｔｉｅｒ以上の構造を備えていてもよい。Ｔｉｅｒ数を増やすことにより、ワード線ＷＬの積層数を更に増加させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１～３…半導体記憶装置、４０，５０…絶縁膜、Ｃ４…貫通コンタクト、ＣＢＡ，ＣＵＡ…周辺回路、ＣＣ，ＣＣｃ…コンタクト、ＨＲ…柱状部、ＬＩ…板状コンタクト、ＬＭ…積層体、ＭＲ，ＭＲ２…メモリ領域、ＯＬ…絶縁層、ＰＬ…ピラー、ＳＧＲ，ＳＧＲ１，ＳＧＲ２…選択ゲートコンタクト領域、ＳＨＥ，ＳＨＥｃ…分離層、ＳＰ…階段部、ＳＲ…階段領域、ＳＴ…スリット、ＷＬ…ワード線。

Claims (5)

1. 複数の導電層と複数の絶縁層とが１層ずつ交互に積層され、前記複数の導電層の積層方向と交差する第１の方向に並んだメモリ領域および階段領域を有する積層体と、
   前記積層体内を前記積層方向および前記第１の方向に延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、
   前記メモリ領域に分散して配置され、前記積層体内を前記積層方向に延びる複数の第１のピラーと、
   前記階段領域内における前記積層方向に前記板状部と重なる位置に配置され、前記複数の導電層が前記第１の方向に沿って階段状に加工された第１の階段部と、
   前記階段領域内における前記板状部の前記第２の方向の両側にそれぞれ配置され、前記複数の導電層が階段状に加工された構造であって、前記板状部に対して互いを前記第２の方向に反転させた前記構造を有する第２及び第３の階段部と、
   前記階段領域内における前記板状部の前記第２の方向の一方側で前記板状部に沿って配列され、前記第１の階段部の階段状に加工された前記複数の導電層のうち少なくとも下層の導電層のそれぞれと接続される複数の第１のコンタクトと、
   前記階段領域内における前記板状部の前記第２の方向の他方側で前記板状部に沿って配列され、前記第１の階段部の階段状に加工された前記少なくとも下層の導電層のそれぞれと接続される複数の第２のコンタクトと、を備え、
   前記複数の第１のコンタクトは、
   前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、
   前記複数の第２のコンタクトは、
   前記複数の第１のコンタクトのそれぞれの配置を前記板状部に対して前記第２の方向に反転させた位置にそれぞれ配置される、
   半導体記憶装置。
2. 前記階段領域内における前記板状部の前記一方側で前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第２のピラーと、
   前記階段領域内における前記板状部の前記他方側で前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第３のピラーと、を更に備え、
   前記複数の第２のピラーは、
   前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、
   前記複数の第３のピラーは、
   前記複数の第２のピラーのそれぞれの配置を前記板状部に対して前記第２の方向に反転させた位置にそれぞれ配置される、
   請求項１に記載の半導体記憶装置。
3. 前記複数の導電層のうち、最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して、前記板状部の前記一方側で前記板状部に沿って前記メモリ領域内を延びて前記階段領域に到達し、前記最上層の導電層を含む２つ以上の導電層を前記第２の方向に選択的に分離する第１の分離層と、
   前記最上層の導電層および前記少なくとも１つの導電層を貫通して、前記板状部の前記他方側で前記板状部に沿って前記メモリ領域内を延びて前記階段領域に到達し、前記２つ以上の導電層を前記第２の方向に選択的に分離する第２の分離層と、
   前記メモリ領域および前記階段領域の間における前記板状部の前記一方側で前記板状部に沿って配列され、前記２つ以上の導電層のそれぞれと接続される複数の第３のコンタクトと、
   前記メモリ領域および前記階段領域の間における前記板状部の前記他方側で前記板状部に沿って配列され、前記２つ以上の導電層のそれぞれと接続される複数の第４のコンタクトと、を更に備え、
   前記複数の第３のコンタクトは、
   前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、
   前記複数の第４のコンタクトは、
   前記複数の第３のコンタクトのそれぞれの配置を前記板状部に対して前記第２の方向に反転させた位置にそれぞれ配置される、
   請求項１に記載の半導体記憶装置。
4. 前記第１の分離層は、
   前記板状部からの前記第２の方向の距離が、前記第１の方向の位置に応じて連続的に変化する第１の位置を前記板状部に沿って延びる部分を有し、
   前記第２の分離層は、
   前記第１の分離層の前記第１の位置を前記板状部に対して前記第２の方向に反転させた第２の位置を前記板状部に沿って延びる部分を有する、
   請求項３に記載の半導体記憶装置。
5. 複数の導電層と複数の絶縁層とが１層ずつ交互に積層され、前記複数の導電層の積層方向と交差する第１の方向に並んだメモリ領域および階段領域を有する積層体と、
   前記積層体内を前記積層方向および前記第１の方向に延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、
   前記メモリ領域に分散して配置され、前記積層体内を前記積層方向に延びる複数のピラーと、
   前記階段領域内における前記積層方向に前記板状部と重なる位置に配置され、前記複数の導電層が前記第１の方向に沿って階段状に加工された第１の階段部と、
   前記階段領域内における前記板状部の前記第２の方向の両側にそれぞれ配置され、前記複数の導電層が階段状に加工された構造であって、前記板状部に対して互いを前記第２の方向に反転させた前記構造を有する第２及び第３の階段部と、
   前記複数の導電層のうち、最上層の導電層を貫通し、または前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して、前記メモリ領域内における前記板状部の前記第２の方向の一方側を前記板状部に沿って延び、前記最上層の導電層を含む１つ以上の導電層を前記第２の方向に選択的に分離する第１の分離層と、
   前記最上層の導電層を貫通し、または前記最上層の導電層および前記少なくとも１つの導電層を貫通して、前記メモリ領域内における前記板状部の前記第２の方向の他方側を前記板状部に沿って延び、前記１つ以上の導電層を前記第２の方向に選択的に分離する第２の分離層と、を備え、
   前記第１の分離層は、
   前記板状部からの前記第２の方向の距離が、前記第１の方向の位置に応じて連続的に変化する第１の位置を前記板状部に沿って延びる部分を有し、
   前記第２の分離層は、
   前記第１の分離層の前記第１の位置を前記板状部に対して前記第２の方向に反転させた第２の位置を前記板状部に沿って延びる部分を有する、
   半導体記憶装置。
   
   

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