Nothing Special   »   [go: up one dir, main page]

JP7601503B2 - 半導体装置の製造方法及び基板処理装置 - Google Patents

半導体装置の製造方法及び基板処理装置 Download PDF

Info

Publication number
JP7601503B2
JP7601503B2 JP2020208800A JP2020208800A JP7601503B2 JP 7601503 B2 JP7601503 B2 JP 7601503B2 JP 2020208800 A JP2020208800 A JP 2020208800A JP 2020208800 A JP2020208800 A JP 2020208800A JP 7601503 B2 JP7601503 B2 JP 7601503B2
Authority
JP
Japan
Prior art keywords
recess
film
silicon film
gas
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020208800A
Other languages
English (en)
Other versions
JP2022095463A (ja
Inventor
豊 本山
寛晃 池川
聡 ▲高▼木
大介 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2020208800A priority Critical patent/JP7601503B2/ja
Priority to US17/456,609 priority patent/US20220189785A1/en
Priority to KR1020210171695A priority patent/KR20220086484A/ko
Publication of JP2022095463A publication Critical patent/JP2022095463A/ja
Application granted granted Critical
Publication of JP7601503B2 publication Critical patent/JP7601503B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/04—Coating on selected surface areas, e.g. using masks
    • C23C14/046—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45563—Gas nozzles
    • C23C16/45574—Nozzles for more than one gas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)

Description

本発明は、半導体装置の製造方法及び基板処理装置に関する。
従来から、表面に凹部が形成された被処理体にシリコンを含有する成膜ガスを供給して凹部内にシリコン膜を形成する工程と、シリコン膜をエッチングするためのハロゲンガスと、ハロゲンガスによるエッチング後のシリコン膜の表面の荒れを抑えるための荒れ抑制ガスとを含む処理ガスを被処理体に供給し、更に処理ガスに根地エネルギーを与えて活性化させてエッチングを行い、凹部の開口幅を広げる工程とを繰り返し、凹部内にシリコン膜を充填する半導体装置の製造方法が知られている（例えば、特許文献１参照）。かかる埋め込み方法は、成膜（Deposition）とエッチング（Etching）を繰り返すことから、ＤＥＤ（Deposition Etch Deposition）プロセスと呼ばれている。
特開２０１７－２２８５８０号公報
ＤＥＤプロセスを繰り返すことなく、ボトムアップ成膜によりボイドを発生させずにシリコン膜を凹部内に埋め込むことができる半導体装置の製造方法及び基板処理装置を提供する。
上記目的を達成するため、本発明の一態様に係る半導体装置の製造方法は、表面に凹部が設けられた基板にシリコン含有ガスを供給し、前記凹部内にアモルファスシリコン膜を堆積させる工程と、
前記基板にエッチングガスを供給し、前記凹部内の底部上に前記アモルファスシリコン膜を残すように前記アモルファスシリコン膜をエッチングする工程と、
前記基板にジクロロシランのみを供給し、前記アモルファスシリコン膜上にポリシリコン膜を堆積させる工程と、を有する。
本発明によれば、ＤＥＤプロセスを繰り返すことなく凹部内にシリコン膜を埋め込むことができる。
本開示の実施形態に係る基板処理装置を示した図である。 ウエハＷの表面に形成された凹部の形状の一例を示した図である。 一般的な従来のＤＥＤプロセスの一例を示した図である。 図３よりは改善された従来の選択成長方法を説明するための図である。 図４に対応させたＴＥＭ画像に基づいた図である。 本開示の実施形態に係る半導体装置の製造方法の一例を説明するための図である。 本開示の実施形態に係る半導体装置の製造方法の一例を説明するための図６に対応するＴＥＭ画像に基づいた図である。 本実施形態に係る半導体装置の製造方法を実施した実施結果を示したＴＥＭ画像に基づいた図である。 従来の半導体装置の製造方法の問題点を示した図である。 図４及び図５において説明した従来のＤＥＤプロセスと本実施形態に係る半導体装置の製造方法により製造された半導体装置のフィンの状態を比較した図である。
以下、図面を参照して、本発明を実施するための形態の説明を行う。
図１は、本開示の実施形態に係る基板処理装置を示した図である。本実施形態では、基板処理装置を縦型熱処理装置として構成した例について説明する。なお、本開示に係る基板処理装置は、縦型熱処理装置に限定されず、成膜とエッチングを交互に行うことができる種々の基板処理装置に適用することができる。適用可能な基板処理装置には、枚葉式基板処理装置や、セミバッチ式の基板処理装置も含まれる。本実施形態においては、基板処理装置を縦型熱処理装置として構成した例を挙げて説明する。
縦型熱処理装置は半導体装置の論理素子を基板であるウエハＷに形成するために、ＤＥＤプロセスを行う。つまり、成膜処理及びエッチング処理をウエハＷに対して行う。この成膜処理は、熱ＣＶＤ（Chemical Vapor Deposition）による処理であり、エッチング処理はエッチングガスに熱エネルギーを供給して行われる反応性ガスエッチングである。
なお、製造する論理素子は、従来から製造されている論理素子に加えて、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の次の世代のトランジスタであるＦｉｎＦＥＴ等を用いた論理素子が含まれる。
縦型熱処理装置は、長手方向が垂直方向に向けられた略円筒状の真空容器である反応管１１を備えている。反応管１１は、内管１２と、当該内管１２を覆うとともに内管１２と一定の間隔を有するように形成された有天井の外管１３とから構成された二重管構造を有する。内管１２及び外管１３は、耐熱材料、例えば、石英により形成されている。反応管１１は、基板を処理する閉じられた空間を形成するから、処理室と呼んでもよい。
外管１３の下方には、筒状に形成されたステンレス鋼（ＳＵＳ）からなるマニホールド１４が配置されている。マニホールド１４は、外管１３の下端と気密に接続されている。また、内管１２は、マニホールド１４の内壁から突出するとともに、マニホールド１４と一体に形成された支持リング１５に支持されている。
マニホールド１４の下方には蓋体１６が配置され、ボートエレベータ１０により蓋体１６は上昇位置と、下降位置との間で昇降自在に構成される。図１では、上昇位置に位置する状態の蓋体１６を示しており、この上昇位置において蓋体１６は、マニホールド１４の下方側の反応管１１の開口部１７を閉鎖し、反応管１１内を気密にする。蓋体１６には、例えば、石英からなるウエハボート３が載置されている。ウエハボート３は、基板として処理される多数枚のウエハＷを、垂直方向に所定の間隔をおいて水平に保持可能に構成されている。反応管１１の周囲には、反応管１１を取り囲むように断熱体１８が設けられ、その内壁面には、例えば、加熱部である抵抗発熱体からなるヒーター１９が設けられており、反応管１１内を加熱することができる。
マニホールド１４において、上記の支持リング１５の下方側には、処理ガス導入管２１及びパージガス導入管３１が挿通され、各ガス導入管２１、３１の下流端は、内管１２内のウエハＷにガスを供給できるように配設されている。例えば処理ガス導入管２１の上流側は分岐して分岐路２２Ａ～２２Ｅを形成し、分岐路２２Ａ～２２Ｅの各上流端は、ジイソプロピルアミノシラン（ＤＩＰＡＳ）ガスの供給源２３Ａ、ジシラン（Ｓｉ２Ｈ６）ガスの供給源２３Ｂ、モノアミノシラン（ＳｉＨ４）ガスの供給源２３Ｃ、塩素（Ｃｌ２）ガスの供給源２３Ｄ、ジクロロシラン（ＳｉＨ２Ｃｌ２、Dichlorosilane、以下「ＤＣＳ」と呼んでもよいこととする。）ガスの供給源２３Ｅに接続されている。そして分岐路２２Ａ～２２Ｅには、各々ガス供給機構２４Ａ～２４Ｅが介設されている。ガス供給機構２４Ａ～２４Ｅは各々バルブやマスフローコントローラを備えており、ガス供給源２３Ａ～２３Ｅから処理ガス導入管２１へ供給される処理ガスの流量を各々制御できるように構成されている。
ＤＩＰＡＳガスは、ウエハＷの表面に形成された酸化シリコン膜の表面に第１のシード層を形成するためのシード層形成用のガスであり、ガス供給源２３Ａ及びガス供給機構２４ＡはＤＩＰＡＳガス供給部を構成する。
Ｓｉ２Ｈ６ガスは、第１のシード層の表面に第２のシード層を形成するためのシード層形成用のガスであり、ガス供給源２３Ｂ及びガス供給機構２４ＢはＳｉ２Ｈ６（ジシラン）ガス供給部を構成する。
また、Ｓｉ２Ｈ６ガスは、第２のシード層上に更にアモルファスシリコン膜を堆積させるためのシリコン含有ガスとして用いてもよい。詳細は後述する。
ＤＩＰＡＳガス供給部及びジシランガス供給部は、シード層を形成するためのガス供給部であるので、シード層形成ガス供給部と呼んでもよい。
なお、本実施形態では、シード層形成用のガスを２種類用いる例を挙げて説明しているが、シード層形成用のガスは、いずれか１種類でもよい。また、シード層が既に形成されたウエハＷ上に成膜を行う場合には、シード層形成ガス供給部はなくてもよい。更に、シード層形成ガス供給部を用いる場合であっても、ＤＩＰＡＳガス及びＳｉ２Ｈ６ガス以外のガスを用いてもよい。このように、一例として挙げるＤＩＰＡＳガス供給部及びジシランガス供給部、更にシード層形成ガス供給部は、必要に応じて設けるようにしてよい。
ＳｉＨ４ガスは、シート層が形成されたウエハＷにシリコン（Ｓｉ）膜を成膜するための成膜ガスであり、ガス供給源２３Ｃ及びガス供給機構２４Ｃはシリコン含有ガス供給部を構成する。なお、シリコン含有ガスは、成膜に用いられるガスであるため、シリコン含有ガス供給部を成膜ガス供給部と呼んでもよい。
Ｃｌ２ガスはＳｉ膜をエッチングするためのエッチングガスであり、ガス供給源２３Ｄ、ガス供給機構２４Ｄは塩素ガス供給部を構成する。なお、塩素ガスはエッチングガスとして供給されるので、塩素ガス供給部をエッチングガス供給部と呼んでもよい。
ＤＣＳガスは、ボトムアップ成膜、つまり凹部内にシリコン膜を埋め込む成膜を行うためのシリコン含有ガスである。ガス供給源２３Ｅ及びガス供給機構２４ＥはＤＣＳガス供給部を構成する。なお、ＤＣＳガスは、埋め込み成膜に用いられるガスであるため、ＤＣＳガス供給部を埋め込みガス供給部と呼んでもよい。
また、パージガス導入管３１の上流側は、パージガスである窒素（Ｎ２）ガスの供給源３２に接続されている。パージガス導入管３１には、ガス供給機構３３が介設されている。ガス供給機構３３はガス供給機構２４Ａ～２４Ｅと同様に構成され、導入管３１の下流側へのパージガスの流量を制御する。
またマニホールド１４には、支持リング１５の上方における側面に排気口２５が開口しており、内管１２で発生した排ガス等は内管１２と外管１３との間に形成された空間を通って当該排気口２５に排気される。排気口２５には排気管２６が気密に接続されている。排気管２６には、その上流側からバルブ２７と、真空ポンプ２８とがこの順に介設されている。バルブ２７の開度が調整されることによって、反応管１１内の圧力が所望の圧力に制御される。
縦型熱処理装置には、コンピュータにより構成された制御部３０が設けられており、制御部３０はプログラムを備えている。このプログラムは、ウエハＷに対して後述の一連の処理動作を行うことができるように、縦型熱処理装置１の各部に制御信号を出力して、当該各部の動作を制御することができるようにステップ群が組まれている。具体的には、ボートエレベータ１０による蓋体１６の昇降、ヒーター１９の出力（即ちウエハＷの温度）、バルブ２７の開度、ガス供給機構２４Ａ～２４Ｃ、３３による各ガスの反応管１１内への供給流量などが制御されるように、制御信号が出力される。このプログラムは例えばハードディスク、フレキシブルディスク、コンパクトディスク、マグネットオプティカルディスク（ＭＯ）、メモリーカード等の記憶媒体に格納された状態で制御部３０に格納される。
図２は、ウエハＷの表面に形成された凹部の形状の一例を示した図である。図２に示されるように、ウエハＷの表面にはシリコン（Ｓｉ）層４１が設けられている。Ｓｉ層４１の表層は酸化されており、酸化シリコン膜４３が形成されている。また、深さＤ、開口幅Ｓの凹部４２が形成されている。凹部４２は、例えば、トレンチやスルーホールとして形成されるが、窪んだ形状であれば、形状は特に問わない。
図２において、凹部４２のアスペクト比は、Ｄ／Ｓとなる。凹部のアスペクト比は、例えば、２以上である。
まず、図２のような凹部４２に、ＤＥＤプロセスを適用して凹部４２にシリコン膜を埋め込む場合の一般的な方法について説明する。
図３は、一般的な従来のＤＥＤプロセスの一例を示した図である。
図３（ａ）は、表面に凹部４２を有するウエハＷの表面にシード層４４を形成するシード層形成工程を示した図である。シード層形成工程においては、表面の酸化シリコン膜４３の表面に、薄いシリコン膜がシード層４４として形成される。シード層４４の形成には、例えば、Ｓｉ２Ｈ６が成膜ガスとして用いられる。
図３（ｂ）は、１回目の成膜工程を示した図である。１回目の成膜工程では、例えば、ＳｉＨ４ガスが成膜ガスとして用いられ、ウエハＷの表面に形成され、凹部４２内にシリコン膜４５が堆積する。
図３（ｃ）は、エッチング工程の一例を示した図である。エッチング工程では、成膜したシリコン膜４５をエッチングし、開口幅を広げ、上端部が塞がらないようにする。そして、Ｖ字の断面をシリコン膜４５に形成する。
図３（ｄ）は、２回目の成膜工程である。２回目の成膜工程では、Ｖ字形状となったシリコン膜４５上に、新たなシリコン膜４５ａを堆積させ、凹部４２の全体にシリコン膜４５、４５ａを充填する。
かかる埋め込み方法が、ＤＥＤプロセスであるが、高アスペクト比の凹部４２については、１回のＤＥＤプロセスで必ずしも凹部４２内を埋め込める訳ではなく、ＤＥＤプロセスの繰り返しが必要となる場合が多くあった。そうすると、プロセス時間が長くなるという問題も生じた。
これに対し、ＳｉＨ４とＤＣＳを並行して基板に供給し、シリコン酸化膜上でのインキュベーションタイム（シリコン含有ガスを供給してから実際に成膜が開始するまでの時間）が終わる前にエッチングガスを供給してインキュベーションタイムをリセットし、選択成長を行うという手法が提案された。
図４は、図３よりは改善された従来の選択成長方法を説明するための図である。図５は、図４に対応させたＴＥＭ画像に基づいた図である。図４を中心に説明するが、図５を適宜参照することにより、実際の状態が把握できる。
図４（ａ）及び図５（ａ）は、ウエハＷに形成された凹部４２の形状を示す断面図である。ウエハＷの表面にはシリコン酸化膜４３が形成され、更にシード層４４は既に形成されているものとする。
図４（ｂ）及び図５（ｂ）は、第１の成膜工程を示した図である。第１の成膜工程においては、シリコン含有ガス（例えばＳｉＨ４ガス）を供給し、コンフォーマルなシリコン膜４５を凹部４２内及びウエハＷの表面上に堆積させる。
図４（ｃ）及び図５（ｃ）は、第１のエッチング工程を示した図である。第１のエッチング工程においては、ウエハＷにエッチングガス（例えば塩素）を供給し、凹部４２内の底面にシリコン膜４５が残るようにエッチングガスを行う。ウエハＷ及びシリコン膜４５の表面には、エッチングガス４６が残留する。
図４（ｄ）及び図５（ｄ）は、第２の成膜工程を示した図である。第２の成膜工程では、ＳｉＨ４とＤＣＳが供給され、シリコン膜４５上に更に新たなシリコン膜４５ａが堆積する。
図４（ｅ）及び図５（ｅ）は、エッチングガスの間欠的な供給工程である。ここでは、シリコン膜４５ａをエッチングするというよりも、シリコン膜４５ａ上及びウエハＷ上のインキュベーションタイムをリセットするためにエッチングガスが供給される。
図４（ｆ）及び図５（ｆ）は、選択成長工程を示した図である。選択成長工程では、シリコン膜４５ａ上に新たにシリコン膜４５ｂが堆積する。
図４（ｅ）及び図５（ｅ）と図４（ｆ）及び図５（ｆ）からなるサイクルを繰り返すことにより、シリコン膜４５ｂを選択成長させ、ボトムアップ的な埋め込み成膜を行う。これにより、確実にボトムアップ成膜を行うことができ、ボイドを発生させることなく凹部４２にシリコン膜４５、４５ａ、４５ｂを充填させることができる。
図４（ｇ）及び図５（ｇ）は、埋め込み工程の完了及び終盤段階を示した図である。凹部４２内にシリコン膜４５、４５ａ～４５ｃが埋め込まれ、ボイドも発生していない。
このように、エッチングガスをインキュベーションタイムのリセットに用い、シリコン膜４５、４５ａ～４５ｃを選択成長させることができ、凹部４２内の埋め込み性能は向上させることができた。しかしながら。ＤＥプロセスの繰り返しがあるため、プロセス時間が長いという問題は解決しなかった。
そこで、本開示では、ＤＥプロセスの繰り返しをなくし、ボトムアップでシリコン膜を選択成長させる半導体装置の製造方法及び基板処理装置を提案する。
図６は、本開示の実施形態に係る半導体装置の製造方法の一例を説明するための図である。図７は、本開示の実施形態に係る半導体装置の製造方法の一例を説明するための図６に対応するＴＥＭ画像に基づいた図である。図６を中心に本開示の実施形態に係る半導体装置の製造方法の一例を説明するが、実際の状態を図７に対応させて示す。また、装置構成を示した図１を適宜参照する。
最初に、図２で説明したウエハＷが図示しない搬送機構によってウエハボート３に搬送されて保持される。その後、ウエハボート３が下降位置に位置する蓋体１６上に配置される。そして蓋体１６が上昇位置に向けて上昇し、ウエハボート３が反応管１１内に搬入され、蓋体１６によって反応管１１の開口部１７が閉鎖されて、当該反応管１１内が気密となる。続いて、反応管１１内にパージガスの供給が行われると共に反応管１１内が排気されて所定の圧力の真空雰囲気とされると共に、ヒーター１９によってウエハＷが所定の温度になるように加熱される。この時の温度は、ウエハＷ上にシリコン膜を堆積させるのに好適な所定の成膜温度に設定される。なお、ヒーター１９の温度制御は、制御部３０が行うようにしてよい。
例えば、ＳｉＨ４ガスを成膜ガスとして用いる場合には、４４０～５３０℃の範囲内である。
図６（ａ）及び図７（ａ）は、シード層形成工程の一例を示した図である。
ウエハＷを加熱後、パージガスの供給が停止し、反応管１１内にＤＩＰＡＳガスが供給される。このＤＩＰＡＳガスが、ウエハＷの酸化シリコン膜４３の表面に堆積し、酸化シリコン膜４３を被覆するようにシード層４４が形成される（図示は省略）。
然る後、ＤＩＰＡＳガスの供給が停止し、反応管１１内にパージガスが供給されて、反応管１１内からＤＩＰＡＳガスがパージされた後、反応管１１内にＳｉ２Ｈ６ガスが供給される。このＳｉ２Ｈ６ガスが第１のシード層上に堆積して、当該第１のシード層を被覆するように第２のシード層が形成される。その後、Ｓｉ２Ｈ６ガスの供給が停止し、反応管１１内にパージガスが供給されて、反応管１１内からＳｉ２Ｈ６ガスがパージされる。
図６（ｂ）及び図７（ｂ）は、第１の成膜工程の一例を示した図である。
シード層形成工程の後、パージガスの供給が停止し、反応管１１内にＳｉＨ４ガスが供給される。図６（ｂ）に示されるように、ＳｉＨ４ガスは第２のシード層上に堆積し、Ｓｉ膜４４が第２のシード層を被覆するようにウエハＷの表面全体に形成される。そして、ＳｉＨ４ガスの堆積が続けられ、Ｓｉ膜４５が成長する。つまり、Ｓｉ膜４５の膜厚が上昇する。そして、例えば図６（ｂ）に示すように、凹部４２ａ内の上部側がこのＳｉ膜４５によって閉塞される前に、ＳｉＨ４ガスの供給が停止する。この段階で凸部４２ｂの部分は、シリコン膜４５の対向間隔が非常に狭くなる。
第１の成膜工程では、シリコン膜４５の対向間隔が、対向するシリコン膜４５が接触しない範囲で、なるべく狭くなるようにシリコン膜４５を堆積させることが好ましい。次のエッチング工程で、凹部４２内の底部上のシリコン膜４５が残るようにエッチングを行うため、エッチングガスが凹部４２内の底部に到達しにくくすることが好ましいからである。なお、対向するシリコン膜４５の間隔は、例えば、１０ｎｍ～１００ｎｍである。
なお、ＳｉＨ２ガスの代わりに、Ｓｉ２Ｈ６ガスを用いてもよい。この場合には、シード層の形成工程から、第１の成膜工程を連続して実施してもよい。
第１の成膜工程で、アモルファスシリコン膜４５が凹部４２の内部及びウエハＷの表面に形成される。
上記のＳｉＨ４ガス又はＳｉ２Ｈ６ガスの供給停止後に、反応管１１内にパージガスが供給され、反応管１１内からＳｉＨ４ガス又はＳｉ２Ｈ６ガスがパージされる。
図６（ｃ）及び図７（ｃ）は、第１のエッチング工程の一例を示した図である。第１のエッチング工程においては、処理ガス導入管２１にガス供給源２３ＤからＣｌ２ガスが供給され、反応管１１内のウエハＷに供給される（図１）。
Ｃｌ２ガスはシリコン膜４５のエッチングガスであり、反応管１１内において加熱されて熱エネルギーが供給されることで、Ｃｌのラジカルなどの活性種を生じる。この活性種はＳｉに対する反応性が比較的高いため、ウエハＷの凹部４２内の下部へ達するまでに凹部４２の外側及び凹部４２内の上部側のＳｉと反応してＳｉＣｌ４（四塩化ケイ素）を生じ、シリコン膜４５がエッチングされる。従って、凹部４２内の下部側のＳｉ膜４５の膜厚の減少に比べて、凹部４２内の上部側のＳｉ膜４５の膜厚の減少が大きくなるようにエッチングが行われ、凹部４２内の上部側の開口幅が拡大する。また１モルのＣｌ２から、２モルのＣｌラジカルが生成する。つまり比較的多くの活性種が生成するため、この開口幅の拡大を比較的大きな速度で進行させることができる。
その際、凹部４２内の底部上にシリコン膜４５が残るように、供給律速モードの条件下でエッチングガスを供給する。具体的には、エッチングガスの流量及び／又は濃度を制御し、シリコン膜４５が底部上にのみ残るように制御する。即ち、凹部４２内の上部及びウエハＷの表面からはシリコン膜４５及びシード層４４がエッチングにより除去されてシリコン酸化膜４３が露出するが、凹部４２の底部上にはシリコン膜４５が残留するようにエッチングガスを供給する。なお、凹部４２の上部とウエハＷの表面からはシリコン膜４５が完全に除去され、凹部４２の底部上にのみシリコン膜４５が残留するのが理想的ではあるが、凹部４２の上部及びウエハの表面に若干シリコン膜４５が残っても、周囲のシリコン酸化膜４３が露出していれば、プロセスに大きな影響はない。しかしながら、そこからシリコン膜が成長する場合もあり得るので、凹部４２の底部上及び下部以外は、可能な限り完全にシリコン膜４５及びシード層４４を除去する。
なお、エッチングガスを供給律速モードとするには、例えば、温度を２５０℃以上となるように設定する。
図６（ｄ）及び図７（ｄ）は、第２の成膜工程の一例を示した図である。第２の成膜工程においては、ジクロロシランガス供給源２３ＥからＤＣＳガスを供給し、エッチングされたシリコン膜４５上に新たなシリコン膜４５ａを堆積させる。その際、凹部４２ａ内の底部上にのみアモルファスシリコン膜４５が存在する状態であるから、シリコン膜４５ａは上方に向かって選択成長する。即ち、凹部４２の内部にシリコン膜４５ａが、ボトムアップ成長して埋め込まれてゆく。ボトムアップ成長するので、ボイドは発生せずに凹部４２内にシリコン膜４５ａを充填することができる。
この後は、第２の成膜工程を継続し、凹部４２内にシリコン膜４５ａを充填することができる。シリコン膜４５ａは、ポリシリコン膜である。よって、凹部４２内にポリシリコン膜４５ａをボイドを発生させることなく選択成長させることができる。
全ての凹部４２ａの埋め込みが終了したら、反応管１１内の温度を低下させる。プロセス中は、一定の成膜温度で維持されていたが、処理が終了したら、ウエハＷを取り出すために反応管１１内の温度を低下させる。これにより、ウエハＷが降温する。
続いて、蓋体１６が下降して反応管１１からウエハボート３が搬出された後、図示しない搬送機構によってウエハボート３からウエハＷが取り出され、１バッチのウエハＷの処理が終了する。処理中は、処理温度を一定とすることができるので、短時間で埋め込み処理を行うことができる。
このように、本実施形態に係る半導体装置の製造方法によれば、エッチング工程で凹部４２内の底部上にアモルファスシリコン膜４５を残すようにエッチングすることにより、凹部４２内でポリシリコン膜を選択成長させることができ、ボイドを発生させることなく凹部４２を埋め込むことができる。
図８は、本実施形態に係る半導体装置の製造方法を実施した実施結果を示したＴＥＭ画像に基づいた図である。凹部４２内の底部上にシリコン膜４５ａが堆積し、凹部の上部及びウエハＷの表面のシリコン酸化膜４３が露出した状態が示されている。このように、図８において、ボトムアップ成長が可能な半導体装置の製造方法であることが示されている。
図９は、従来の半導体装置の製造方法の問題点を示した図である。図９（ａ）は、フィンベンディング（fin bending）の発生状態を示した図である。図９（ｂ）は、フィンベンディング（fin bending）の発生状態をより詳細に示した図である。
図９（ａ）、（ｂ）に示されるように、凹部４２の側壁、又はフィン４７の側面にシリコン膜４５が堆積し、左右の膜厚に差があると、フィン４７が折れ曲がってしまうフィンベンディングという現象が発生する。これは、成膜が終わってアニールをした時に多く発生する。凹部４２の底部上から選択成長せずに、側壁にシリコン膜４５が堆積してしまうと、加熱したときにシリコン膜４５の収縮により応力が発生する。ここで、左右の側壁のシリコン膜４５の堆積量が等しければ問題ないが、左右の堆積量に差があると、応力に左右の差が生じ、フィン４７が左右からの応力の不均衡により曲がってしまうという問題が生じる。
図１０は、図４及び図５において説明した従来のＤＥＤプロセスと本実施形態に係る半導体装置の製造方法により製造された半導体装置のフィンの状態を比較した図である。
図１０において、上段が従来のＤＥＤプロセスによるフィンの状態を示し、下段が本実施形態に係る半導体装置の製造方法におけるフィンの状態を示している。また、左側が成膜時、右側がアニール後の状態を示している。
図１０の左欄に示されるように、成膜時においては、従来のＤＥＤプロセスと本実施形態に係る半導体装置の製造方法において、ウエハＷの反り具合に大きな差はない。しかしながら、従来のＤＥＤプロセスでは、シリコン膜がアモルファス状態で堆積するが、本実施形態に係る半導体装置の製造方法では、ポリシリコン状態で堆積しているので、結晶化が終わった状態で堆積している。
右欄を見ると分かるように、アニール後は、従来のＤＥＤプロセスでは、ウエハＷが大きく反ってしまうが、本実施形態に係る半導体装置の製造方法では、成膜時と反り具合は殆ど変化しない。
これは、高温で加熱すると、従来のＤＥＤプロセスのシリコン膜はアモルファス状態で堆積しているため、水素が抜けてシリコン膜が大きく収縮するためである。一方、本実施形態に係る半導体装置の製造方法で製造されたシリコン膜はポリシリコン膜であり、結晶化がなされているため、加熱してもシリコン膜の状態は変わらず、ウエハＷに反りは生じない。
このように、本実施形態に係る半導体装置の製造方法及び基板処理装置によれば、フィンベンディングが発生しない高品質なシリコン膜を凹部内にボイドを発生させることなく埋め込むことができる。
以上、本発明の好ましい実施形態について詳説したが、本発明は、上述した実施形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態に種々の変形及び置換を加えることができる。
１１ 反応管
１９ ヒーター
２１、３１ ガス導入管
２３Ａ～２３Ｅ、３２ ガス供給源
２４Ａ～２４Ｅ、３３ ガス供給機構
２７ バルブ
３０ 制御部
４２ 凹部
４３ シリコン酸化膜
４４ シード層
４５、４５ａ～４５ｃ シリコン膜
Ｗ ウエハ

Claims (10)

  1. 表面に凹部が設けられた基板にシリコン含有ガスを供給し、前記凹部内にアモルファスシリコン膜を堆積させる工程と、
    前記基板にエッチングガスを供給し、前記凹部内の底部上に前記アモルファスシリコン膜を残すように前記アモルファスシリコン膜をエッチングする工程と、
    前記基板にジクロロシランのみを供給し、前記アモルファスシリコン膜上にポリシリコン膜を堆積させる工程と、を有する半導体装置の製造方法。
  2. 前記凹部の表面は酸化膜で覆われており、前記アモルファスシリコン膜をエッチングする工程において、前記凹部内の底部上以外の前記酸化膜を露出させる請求項１に記載の半導体装置の製造方法。
  3. 前記酸化膜は二酸化シリコン膜である請求項２に記載の半導体装置の製造方法。
  4. 前記アモルファスシリコン膜をエッチングする工程は、前記エッチングガスを供給律速モードで前記凹部内の底面まで完全にエッチングしないように供給して行われる請求項１～３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記供給律速モードは、前記エッチングガスの流量及び濃度の少なくとも１つを制御することにより行われる請求項４に記載の半導体装置の製造方法。
  6. 前記エッチングガスは、塩素である請求項４又は５に記載の半導体装置の製造方法。
  7. 前記凹部内にアモルファスシリコン膜を堆積させる工程において、前記シリコン含有ガスは、モノシラン又はジシランを含む請求項１～６のいずれか一項に記載の半導体装置の製造方法。
  8. 前記凹部内にアモルファスシリコン膜を堆積させる工程において、前記アモルファスシリコン膜を、前記凹部内で対向面に接触しない範囲内で、前記エッチングガスが通りにくくなる開口幅となるように堆積させる請求項１～７のいずれか一項に記載の半導体装置の製造方法。
  9. 前記アモルファスシリコン膜上にポリシリコン膜を堆積させる工程を、前記凹部内に前記ポリシリコン膜が充填されるまで行う請求項１～８のいずれか一項に記載の半導体装置の製造方法。
  10. 処理室と、
    前記処理室に設けられ、表面に凹部が形成された基板を保持可能な基板保持部材と、
    前記基板にシリコン含有ガスを供給するシリコン含有ガス供給部と、
    前記基板にエッチングガスを供給するエッチングガス供給部と、
    前記基板にジクロロシランを供給するジクロロシラン供給部と、
    制御部と、
    を有し、
    前記制御部は、
    前記シリコン含有ガス供給部が、前記基板に前記シリコン含有ガスを供給し、前記凹部内にアモルファスシリコン膜を堆積させる工程と、
    前記エッチングガス供給部が、前記基板に前記エッチングガスを供給し、前記凹部内の底部上に前記アモルファスシリコン膜を残すように前記アモルファスシリコン膜をエッチングする工程と、
    前記ジクロロシラン供給部が、前記基板に前記ジクロロシランのみを供給し、前記アモルファスシリコン膜上にポリシリコン膜を堆積させる工程と、
    を行う、
    基板処理装置。
JP2020208800A 2020-12-16 2020-12-16 半導体装置の製造方法及び基板処理装置 Active JP7601503B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2020208800A JP7601503B2 (ja) 2020-12-16 2020-12-16 半導体装置の製造方法及び基板処理装置
US17/456,609 US20220189785A1 (en) 2020-12-16 2021-11-26 Method for manufacturing semiconductor device and substrate processing apparatus
KR1020210171695A KR20220086484A (ko) 2020-12-16 2021-12-03 반도체 장치의 제조 방법 및 기판 처리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020208800A JP7601503B2 (ja) 2020-12-16 2020-12-16 半導体装置の製造方法及び基板処理装置

Publications (2)

Publication Number Publication Date
JP2022095463A JP2022095463A (ja) 2022-06-28
JP7601503B2 true JP7601503B2 (ja) 2024-12-17

Family

ID=81941661

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020208800A Active JP7601503B2 (ja) 2020-12-16 2020-12-16 半導体装置の製造方法及び基板処理装置

Country Status (3)

Country Link
US (1) US20220189785A1 (ja)
JP (1) JP7601503B2 (ja)
KR (1) KR20220086484A (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103746A (ja) 2005-10-06 2007-04-19 Sumco Corp 半導体基板の製造方法
JP2017183508A (ja) 2016-03-30 2017-10-05 東京エレクトロン株式会社 シリコン膜の形成方法および形成装置
JP2019197872A (ja) 2018-05-11 2019-11-14 東京エレクトロン株式会社 半導体膜の形成方法及び成膜装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5580815A (en) * 1993-08-12 1996-12-03 Motorola Inc. Process for forming field isolation and a structure over a semiconductor substrate
US5869384A (en) * 1997-03-17 1999-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Trench filling method employing silicon liner layer and gap filling silicon oxide trench fill layer
US8921178B2 (en) * 2012-05-16 2014-12-30 Renesas Electronics Corporation Semiconductor devices with self-aligned source drain contacts and methods for making the same
JP6693292B2 (ja) 2016-06-20 2020-05-13 東京エレクトロン株式会社 半導体装置の製造方法及び半導体製造装置
KR101884091B1 (ko) * 2016-11-30 2018-08-02 한국표준과학연구원 사다리꼴 입사구조 프리즘 입사형 실리콘 기반 액침 미세유로 측정장치 및 측정방법
US10615050B2 (en) * 2017-04-24 2020-04-07 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
WO2020101935A1 (en) * 2018-11-16 2020-05-22 Applied Materials, Inc. Film deposition using enhanced diffusion process
US11710777B2 (en) * 2020-10-27 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103746A (ja) 2005-10-06 2007-04-19 Sumco Corp 半導体基板の製造方法
JP2017183508A (ja) 2016-03-30 2017-10-05 東京エレクトロン株式会社 シリコン膜の形成方法および形成装置
JP2019197872A (ja) 2018-05-11 2019-11-14 東京エレクトロン株式会社 半導体膜の形成方法及び成膜装置

Also Published As

Publication number Publication date
JP2022095463A (ja) 2022-06-28
US20220189785A1 (en) 2022-06-16
KR20220086484A (ko) 2022-06-23

Similar Documents

Publication Publication Date Title
KR102072270B1 (ko) 오목부 내의 결정 성장 방법 및 처리 장치
KR102158406B1 (ko) 실리콘막의 형성 방법 및 형성 장치, 및 기억 매체
JP6693292B2 (ja) 半導体装置の製造方法及び半導体製造装置
JP6640596B2 (ja) 成膜方法
JP7601503B2 (ja) 半導体装置の製造方法及び基板処理装置
JP7004608B2 (ja) 半導体膜の形成方法及び成膜装置
JP6584348B2 (ja) 凹部の埋め込み方法および処理装置
CN110233096B (zh) 硅膜的成膜方法和基板处理装置
JP7626546B2 (ja) 半導体装置の製造方法及び基板処理装置
JP7605565B2 (ja) 半導体装置の製造方法及び基板処理装置
CN111696851B (zh) 成膜方法和热处理装置
JP7599546B2 (ja) 基板処理方法、基板処理装置、プログラムおよび半導体装置の製造方法
JP7616770B2 (ja) シリコン膜の成膜方法及び成膜装置
JP7616771B2 (ja) アモルファスシリコン膜の結晶化方法
JP7398493B2 (ja) 基板処理方法、半導体装置の製造方法、プログラム、および基板処理装置
EP4117023A1 (en) Method of processing substrate, substrate processing apparatus, and recording medium
JP2007234891A (ja) 基板処理装置
WO2024062634A1 (ja) 基板処理方法、半導体装置の製造方法、基板処理装置およびプログラム
CN113053725A (zh) 膜形成方法和膜形成装置
JPWO2020189373A1 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
JP2009224791A (ja) 成膜方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230822

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240418

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240604

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240729

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20241203

R150 Certificate of patent or registration of utility model

Ref document number: 7601503

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150