JP7535848B2 - 発光表示装置 - Google Patents

Description

本発明は、発光表示装置に関する。

近年、安定して高品質な表示が可能な発光表示装置が求められている。
従来の発光表示装置では、劣化によって画素回路内に設けられた駆動トランジスタのしきい値電圧がシフトするため、安定した高品質な表示が困難である。
そこで、発光表示装置のサブピクセル内で駆動トランジスタのしきい値電圧を検出し、検出したしきい値電圧をデータ電圧に加算して電圧を補償する内部補償画素回路が提案されている。
例えば、特許文献１には、基準電圧線に一定の電圧を印加して、しきい値電圧を検出する技術が開示されている。
また、内部補償画素回路の他の例として、特許文献２を例示することができる。

しかしながら、このような従来の内部補償画素回路では、駆動トランジスタのしきい値電圧のシフトが進むと、検出初期状態において駆動トランジスタに流れる電流が不足し、しきい値電圧の検出が困難になる。
そこで、特許文献３に開示された技術では、表示する画像データの累積から推定したしきい値電圧のシフト量を推測し、この推測値に基づいて補償を行うデータカウンティング方式が用いられている。

特開２０１１－２４２７６７号公報 韓国公開特許第１０－２０１４－０１１６７０２号公報 米国特許第９３４９３１７号明細書

しかしながら、データカウンティング方式によるしきい値電圧の推測値は、しきい値電圧の検出値よりも精度が低い。

本発明は、上記に鑑み、駆動トランジスタの検出初期状態におけるしきい値電圧の検出を可能にするとともに、しきい値電圧の検出値による補償を可能とした技術を提供することを目的とする。

上述の課題を解決して目的を達成する本発明は、駆動トランジスタのしきい値電圧のシフト量の推測値を用いて基準電圧を修正することで、しきい値電圧の検出を可能とする基準電圧修正部と、検出したしきい値電圧の検出値を用いて画像データ電圧を修正する画像データ電圧修正部と、を備える発光表示装置である。

本発明の一態様は、各サブ画素に含まれる駆動トランジスタのしきい値電圧を検出可能に構成された画素回路がマトリクス状に配置されて構成された発光表示装置であって、データカウンティング方式により前記駆動トランジスタのしきい値電圧を推測し、しきい値電圧推測値を生成するしきい値電圧推測部と、前記駆動トランジスタの前記しきい値電圧推測値に基づいて前記しきい値電圧を検出する時の基準電圧を修正して基準電圧修正値を生成する基準電圧修正部と、表示される画像データに基づくデータ電圧に、前記しきい値電圧の検出値であるしきい値電圧検出値を加算することで画像データ電圧を修正して画像データ電圧修正値を生成する画像データ電圧修正部と、前記データ電圧の関数で表される劣化データを累積していくことで累積劣化を計算する累積劣化計算部と、を備える発光表示装置である。

上記構成の本発明において、前記しきい値電圧推測部は、各サブ画素の駆動トランジスタのしきい値電圧を推測し、前記累積劣化計算部は、各サブ画素の駆動トランジスタの劣化データを累積していくことで累積劣化を計算することができる。

又は、上記構成の本発明において、前記しきい値電圧推測部は、マトリクス状に配置された全サブ画素の駆動トランジスタのしきい値電圧の平均を推測し、前記累積劣化計算部は、マトリクス状に配置された全サブ画素の駆動トランジスタの劣化データを累積していくことで累積劣化を計算することができる。

上記構成の本発明において、前記駆動トランジスタのしきい値電圧の検出と前記駆動トランジスタのしきい値電圧の補償とは、同時に行ってもよいし、異なるタイミングで行ってもよい。

又は、本発明の他の一態様は、マトリクス状に配置されて、駆動トランジスタを含む電圧補償画素回路及び該電圧補償画素回路によって発光が制御される発光素子を含む複数のサブ画素と、タイミング同期信号及びデータ電流に基づいて、前記複数のサブ画素に接続されたデータ線駆動回路及びゲート線駆動回路に制御信号を出力するタイミングコントローラーと、複数の前記サブ画素の各々の劣化データ又は複数の前記サブ画素の平均の劣化データを記憶する記憶部と、を備え、前記タイミングコントローラーは、データカウンティング方式により推測した前記駆動トランジスタのしきい値電圧のシフト量の推測値を用いて基準電圧を修正することで前記しきい値電圧の検出を可能にするとともに、検出したしきい値電圧の検出値を用いて画像データ電圧を修正する、発光表示装置である。

上記構成の本発明において、前記タイミングコントローラーは、複数の前記サブ画素の各々の駆動トランジスタの劣化データを累積していくことで累積劣化を計算し、複数の前記サブ画素の各々の駆動トランジスタのしきい値電圧を推測することができる。

上記構成の本発明において、前記タイミングコントローラーは、複数の前記サブ画素の各々の駆動トランジスタの劣化データを累積していくことで累積劣化を計算し、複数の前記サブ画素の駆動トランジスタのしきい値電圧の平均を推測することができる。

上記構成の本発明においても、前記駆動トランジスタのしきい値電圧の検出と前記駆動トランジスタのしきい値電圧の補償とは、同時に行ってもよいし、異なるタイミングで行ってもよい。

本発明によれば、駆動トランジスタの検出初期状態におけるしきい値電圧の検出が可能になるとともに、しきい値電圧の検出値による補償が可能になる。

図１は、実施形態１に係る発光表示装置の全体構成を示すブロック図である。 図２は、図１に示す発光表示装置が備えるタイミングコントローラー、記憶部及びサブ画素の構成を示す図である。 図３は、図２に示すサブ画素を示す画素回路図である。 図４は、図３に示す画素回路のタイミングチャートである。 図５は、図２に示す画素を示すの他の画素回路図である。 図６は、図５に示す画素回路のタイミングチャートである。 図７（Ａ）は、実施形態１において、参照電圧Ｖｒｅｆ＝Ｖｔｈ＋１Ｖのときの検出電圧の時間変化を示す図であり、図７（Ｂ）は、実施形態１において、参照電圧Ｖｒｅｆ＝Ｖｔｈ＋３Ｖのときの検出電圧の時間変化を示す図である。 図８（Ａ）は、実施形態１において、参照電圧Ｖｒｅｆ＝Ｖｔｈ＋１Ｖのときのしきい値電圧に対する検出電圧の変化を示す図であり、図８（Ｂ）は、実施形態１において、参照電圧Ｖｒｅｆ＝Ｖｔｈ＋３Ｖのときのしきい値電圧に対する検出電圧の変化を示す図である。 図９（Ａ）は、比較例において、参照電圧Ｖｒｅｆ＝３Ｖのときの検出電圧の時間変化を示す図であり、図９（Ｂ）は、比較例において、参照電圧Ｖｒｅｆ＝５Ｖのときの検出電圧の時間変化を示す図である。 図１０（Ａ）は、比較例において、参照電圧Ｖｒｅｆ＝３Ｖのときのしきい値電圧に対する検出電圧の変化を示す図であり、図１０（Ｂ）は、比較例において、参照電圧Ｖｒｅｆ＝５Ｖのときのしきい値電圧に対する検出電圧の変化を示す図である。 図１１は、実施形態２に係る発光表示装置が備えるタイミングコントローラー、記憶部及び各サブ画素の構成を示す図である。 図１２は、実施形態３に係る発光表示装置が備えるタイミングコントローラー、記憶部及び各サブ画素の構成を示す図である。

以下、添付図面を参照して、本発明を実施するための形態について説明する。
ただし、本発明は、以下の実施形態の記載によって限定解釈されるものではない。

＜実施形態１＞
図１は、本実施形態に係る発光表示装置１００の全体構成を示すブロック図である。
図１に示す発光表示装置１００は、タイミングコントローラー１１０と、データ線駆動回路１２０と、ゲート線駆動回路１３０と、記憶部１４０と、マトリクス状に配置された複数のサブ画素２００と、を備える。

タイミングコントローラー１１０は、タイミング同期信号ＴＳＳ及びデータ電流Ｉｄａｔａに基づいて、データ線駆動回路１２０及びゲート線駆動回路１３０に制御信号を出力することで、これらを駆動する。
ここで、タイミング同期信号ＴＳＳには、垂直同期信号、水平同期信号、データイネーブル信号及びクロック信号等が含まれる。

データ線駆動回路１２０は、タイミングコントローラー１１０からの制御信号に基づいて、接続されたｎ本のデータ信号線Ｄ１～Ｄｎ及びマージ信号線ＭＳ１～ＭＳｎに信号を出力して駆動し、初期化電圧線Ｉｎｉ１～Ｉｎｉｎに初期化電圧Ｖｉｎｉを供給し、基準電圧線Ｒｅｆに基準電圧Ｖｒｅｆを供給する駆動回路である。
ここで、ｎは自然数である。

ゲート線駆動回路１３０は、タイミングコントローラー１１０からの制御信号に基づいて、高電位電圧線Ｖｄｄ、接続されたｍ本のゲート信号線であるスキャン信号線ＳＳ１～ＳＳｍ及びリセット信号線ＲＳ１～ＲＳｍに信号を出力して駆動する駆動回路である。
ここで、ｍは自然数である。

記憶部１４０は、少なくとも、各サブ画素又はパネル内の全サブ画素の平均の劣化データを記憶する。

また、発光表示装置１００には、データ信号線、マージ信号線、初期化電圧線、基準電圧線、高電位電圧線、スキャン信号線及びリセット信号線によって規定されるサブ画素Ｐが、マトリクス状に配置されている。
複数のサブ画素２００の各々は、発光素子と、該発光素子を発光させるためのピクセル回路と、を含む。
該発光素子は、ピクセル回路内に含まれる駆動トランジスタを介して高電位電圧Ｖｄｄの電力線から低電位電圧Ｖｓｓの電力線に流れる電流に応じて発光する。

図２は、図１に示す発光表示装置１００が備えるタイミングコントローラー１１０、記憶部１４０及びサブ画素２００の構成を示す図である。
図２に示すタイミングコントローラー１１０は、サブ画素基準電圧修正部１１１と、サブ画素しきい値電圧推測部１１２と、画像データ電圧修正部１１３と、サブ画素累積劣化計算部１１４と、を備える。

サブ画素基準電圧修正部１１１は、各サブ画素において、基準電圧に駆動トランジスタのしきい値電圧検出値Ｖｔｈｄを加算することで基準電圧を修正する。
サブ画素しきい値電圧推測部１１２は、各サブ画素において、駆動トランジスタのしきい値電圧を推測することでしきい値電圧推測値Ｖｔｈｅを生成する。
ここで、サブ画素しきい値電圧推測部１１２は、記憶部１４０から取得したサブ画素劣化データに基づいて各サブ画素の劣化状態であるしきい値電圧のシフト量を推測し、これに基づいてしきい値電圧推測値Ｖｔｈｅを生成する。
画像データ電圧修正部１１３は、画像データに基づくデータ電圧Ｖｄａｔａに、しきい値電圧検出値Ｖｔｈｄを加算することで画像データ電圧を修正する。
サブ画素累積劣化計算部１１４は、各サブ画素において、データ電圧Ｖｄａｔａの関数ｆ（Ｖｄａｔａ）を劣化データに加算していくことでサブ画素の累積劣化を計算する。

図２に示す記憶部１４０は、サブ画素劣化データ記憶部１４１を備える
サブ画素劣化データ記憶部１４１は、各サブ画素における劣化データを記憶する。

図２に示すサブ画素２００は、駆動トランジスタを含む電圧補償画素回路２１０と、発光素子２２０と、を備える。
電圧補償画素回路２１０は、しきい値電圧検出部２１１と、しきい値電圧補償部２１２と、を備える。
しきい値電圧検出部２１１は、各サブ画素における駆動トランジスタのしきい値電圧を検出することで、しきい値電圧検出値Ｖｔｈｄを生成する。
しきい値電圧補償部２１２は、データ電圧Ｖｄａｔａに、各サブ画素における駆動トランジスタのしきい値電圧検出値Ｖｔｈｄを加算することで、データ電圧の補償を行う。

発光素子２２０は、各画素の駆動トランジスタに接続されたアノードと、低電位電圧線Ｖｓｓに接続されたカソードと、アノードとカソードとの間の発光層と、を備える。
発光層は、カソードとアノードとの間に順次積層された、電子注入層、電子輸送層、有機発光層、正孔輸送層及び正孔注入層を備える。
発光素子２２０は、アノードとカソードとの間に正のバイアスが印加されると、カソードからの電子が電子注入層及び電子輸送層を経由して有機発光層に供給され、アノードからの正孔が正孔注入層及び正孔輸送層を経由して有機発光層に供給される。
有機発光層では、供給された電子と正孔との再結合により、電流密度に比例した輝度で蛍光物又は燐光物が発光する。
一方、発光素子２２０は、負のバイアスが印加されると、電荷を蓄積する容量素子として機能する。

図３は、図２に示すサブ画素２００を示す画素回路図である。
図３に示す画素回路図は、特許文献１に開示されたものと等価であるが、以下に説明するように、当該画素回路に対して、本発明を適用可能である。

図３に示す画素２００には、Ｎ型ＴＦＴ（Thin Film Transistor）であるトランジスタ３０１，３０２，３０３，３０４，３０５，３０６と、容量素子３０７，３０８と、発光素子３０９と、が設けられている。
ここで、トランジスタ３０１は、基準ＴＦＴであり、トランジスタ３０２は、データＴＦＴであり、トランジスタ３０３は、駆動ＴＦＴであり、トランジスタ３０４は、マージＴＦＴであり、トランジスタ３０５及びトランジスタ３０６は、リセットＴＦＴである。
また、容量素子３０７は、ストレージキャパシタである。
発光素子３０９は、図２に示す発光素子２２０に相当する。

また、図３には、基準電圧線Ｒｅｆと、第ｎのデータ信号線Ｄｎと、第ｍのスキャン信号線ＳＳｍと、第ｎのマージ信号線ＭＳｎと、第ｍのリセット信号線ＲＳｍと、高電位電圧線Ｖｄｄと、低電位電圧線Ｖｓｓと、初期化電圧線Ｉｎｉｎと、が示されている。

ここで、第ｍのリセット信号線ＲＳｍは、第ｍ－１のスキャン信号線ＳＳｍ－１に代替可能である。
このとき、トランジスタ３０５及びトランジスタ３０６は、初期化期間において、第ｍ－１のスキャン信号線ＳＳｍ－１の信号に応じてスイッチング可能である。
また、第ｎのマージ信号線ＭＳｎは、第ｍのスキャン信号線ＳＳｍと相反する極性を有する信号を供給する。

また、高電位電圧を供給する高電位電圧線Ｖｄｄと、高電位電圧線Ｖｄｄよりも低い低電位電圧を供給する低電位電圧線Ｖｓｓと、高電位電圧線Ｖｄｄよりも低く且つ低電位電圧線Ｖｓｓ以上の基準電圧を供給する基準電圧線Ｒｅｆと、は固定電位とされている。
ここで、基準電圧線Ｒｅｆは、低電位電圧線Ｖｓｓに代替可能である。

また、初期化電圧線Ｉｎｉｎは、第ｎ－１のマージ信号線ＭＳｎ－１に代替可能である。
このとき、初期化期間において、第ｎ－１のマージ信号線ＭＳｎ－１によりゲートオフ電圧Ｖｏｆｆを供給可能である。
なお、初期化電圧線Ｉｎｉｎの電圧は、低電位電圧線Ｖｓｓよりも低い電圧とする。

また、図３には、第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３が示されている。
第１ノードＮ１は、トランジスタ３０１のソースドレインの一方と、トランジスタ３０３のゲートと、トランジスタ３０４のソースドレインの一方と、トランジスタ３０５のソースドレインの一方と、に接続されている。
第２ノードＮ２は、トランジスタ３０２のソースドレインの他方と、トランジスタ３０４のソースドレインの他方と、容量素子３０７の一方の電極と、に接続されている。
第３ノードＮ３は、トランジスタ３０３のソースドレインの一方と、トランジスタ３０５のソースドレインの他方と、トランジスタ３０６のソースドレインの一方と、容量素子３０７の他方の電極と、容量素子３０８の一方の電極と、発光素子３０９の一方の電極と、に接続されている。

トランジスタ３０１のゲートは第ｍのスキャン信号線ＳＳｍに接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方は基準電圧線Ｒｅｆに接続されている。
トランジスタ３０１は、第ｍのスキャン信号線ＳＳｍの信号に応じて、プログラム期間に、第１ノードＮ１に基準電圧修正値Ｖｒｅｆ＋Ｖｔｈｅを供給する。
なお、基準電圧修正値Ｖｒｅｆ＋Ｖｔｈｅは、サブ画素基準電圧修正部１１１によって得られる。

トランジスタ３０２のゲートは第ｍのスキャン信号線ＳＳｍに接続され、ソースドレインの一方は第ｎのデータ信号線Ｄｎに接続され、ソースドレインの他方は第２ノードＮ２に接続されている。
トランジスタ３０２は、第ｍのスキャン信号線ＳＳｍの信号に応じて、プログラム期間に、第２ノードＮ２にデータ電圧修正値Ｖｄａｔａ＋Ｖｔｈｄを供給する。
なお、データ電圧修正値Ｖｄａｔａ＋Ｖｔｈｄは、画像データ電圧修正部１１３によって得られる。

トランジスタ３０３のゲートは第１ノードＮ１に接続され、ソースドレインの一方は第３ノードＮ３に接続され、ソースドレインの他方は高電位電圧線Ｖｄｄに接続されている。
トランジスタ３０３は、第１ノードＮ１に供給された電圧に応じて、高電位電圧線Ｖｄｄから第３ノードＮ３を経由して発光素子３０９に供給される電流を制御して、発光素子３０９を駆動する。

トランジスタ３０４のゲートは第ｎのマージ信号線ＭＳｎに接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方は第２ノードＮ２に接続されている。
トランジスタ３０４は、第ｎのマージ信号線ＭＳｎの信号に応じて、初期化期間及び発光期間に、第１ノードＮ１と第２ノードＮ２とを接続させる。

トランジスタ３０５のゲートは第ｍのリセット信号線ＲＳｍに接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方は第３ノードＮ３に接続されている。

トランジスタ３０６のゲートは第ｍのリセット信号線ＲＳｍに接続され、ソースドレインの一方は第３ノードＮ３に接続され、ソースドレインの他方は初期化電圧線Ｉｎｉｎに接続されている。

トランジスタ３０５及びトランジスタ３０６は、第ｍのリセット信号線ＲＳｍの信号に応じて、初期化期間に、第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３の各々を初期化電圧線Ｉｎｉｎの電圧とする。

容量素子３０７の一方の電極は第２ノードＮ２に接続され、他方の電極は第３ノードＮ３に接続されている。

容量素子３０８及び発光素子３０９のアノードは第３ノードＮ３に接続され、カソードは低電位電圧線Ｖｓｓに接続されている。
なお、容量素子３０８は、逆バイアス時に発光素子３０９が容量として機能することを示すものである。

図４は、図３に示す画素回路のタイミングチャートである。
図３に示す画素回路は、図４に示すように、初期化期間、プログラム期間及び発光期間で順次駆動される。

初期化期間は、トランジスタ３０４、トランジスタ３０５及びトランジスタ３０６のアクティブ駆動により、第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３の各々が初期化電圧Ｖｉｎｉとされる期間である。
プログラム期間は、トランジスタ３０１、トランジスタ３０２及びトランジスタ３０３のアクティブ駆動により、トランジスタ３０３のしきい値電圧を検出するとともに、しきい値電圧が補償されたデータ電圧Ｖｄａｔａ＋Ｖｔｈｄに対応する電圧が、容量素子３０７に記憶される期間である。
発光期間は、トランジスタ３０３及びトランジスタ３０４のアクティブ駆動により、容量素子３０７から供給される電圧に応じて、トランジスタ３０３が発光素子３０９を発光させる期間である。

＜初期化期間＞
第ｍのリセット信号線ＲＳｍにはリセット信号のゲートオン電圧Ｖｏｎが供給され、第ｎのマージ信号線ＭＳｎにはマージ信号ＭＳｎのゲートオン電圧Ｖｏｎが供給され、第ｎのスキャン信号線ＳＳｍにはスキャン信号ＳＳｍのゲートオフ電圧Ｖｏｆｆが供給される。
これにより、ゲートオン電圧Ｖｏｎに応じて、トランジスタ３０４、トランジスタ３０５及びトランジスタ３０６がオンする。
一方で、ゲートオフ電圧Ｖｏｆｆに応じてトランジスタ３０１及びトランジスタ３０２はオフし、第１ノードＮ１に供給された初期化電圧線Ｉｎｉｎの電圧によってトランジスタ３０３もオフする。
従って、初期化電圧線Ｉｎｉｎの電圧が、オン状態のトランジスタ３０４、トランジスタ３０５及びトランジスタ３０６を経由して第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３に供給されることで、第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３は、初期化電圧線Ｉｎｉｎの電圧で初期化されることになる。

初期化電圧線Ｉｎｉｎの電圧としては、低電位電圧Ｖｓｓよりも低い電圧が供給される。
例えば、初期化電圧線Ｉｎｉｎとして第ｎ－１のマージ信号線ＭＳｎ－１を使用すると、初期化電圧として第ｎ－１のマージ信号線ＭＳｎ－１のゲートオフ電圧Ｖｏｆｆを供給することができる。
その結果、第３ノードＮ３には低電位電圧Ｖｓｓよりも低い初期化電圧線Ｉｎｉｎの電圧が供給され、発光素子３０９には負のバイアスが印加されるため、発光素子３０９は発光せず、容量素子３０８及び発光素子３０９には、電荷が蓄積される。

なお、第ｍのリセット信号線ＲＳｍとしては、初期化期間において、ゲートオン電圧Ｖｏｎを供給する第ｍ－１のスキャン信号線ＳＳｍ－１を用いることができる。

一方、初期化期間において発光素子３０９の余分の発光を防止するために、第ｍのリセット信号線ＲＳｍにゲートオン電圧Ｖｏｎが供給されるリセット信号ＲＳｍのアクティブ期間は、ロー状態の初期化電圧が供給される期間内で短く設定される。
すなわち、第ｍ－１のスキャン信号線ＳＳｍ－１にゲートオン電圧Ｖｏｎが供給される第ｎ－１のスキャン信号のアクティブ期間が、第ｎ－１のマージ信号線ＭＳｎ－１にゲートオフ電圧Ｖｏｆｆが供給される第ｎ－１のマージ信号の非アクティブ期間内で該非アクティブ期間よりも短く設定される。

＜プログラム期間＞
プログラム期間には、トランジスタ３０１、トランジスタ３０２及びトランジスタ３０３がオンし、発光素子３０９が容量素子３０８として機能することでトランジスタ３０３のしきい値電圧が検出される。
同時に、容量素子３０７には、しきい値電圧が補償されたデータ電圧Ｖｄａｔａ＋Ｖｔｈｄに対応する電圧が記憶される。
そのため、第ｍのスキャン信号線ＳＳｍには第ｎのスキャン信号のゲートオン電圧Ｖｏｎが供給され、第ｎのマージ信号線ＭＳｎには第ｎのマージ信号のゲートオフ電圧Ｖｏｆｆが供給され、第ｍのリセット信号線ＲＳｍには第ｎのリセット信号のゲートオフ電圧Ｖｏｆｆが供給される。
これにより、ゲートオン電圧Ｖｏｎに応じてトランジスタ３０１及びトランジスタ３０２がオンし、第１ノードＮ１に供給された基準電圧修正値Ｖｒｅｆ＋Ｖｔｈｅによってトランジスタ３０３も、ソース－ドレイン電流が充分に小さくなるまでオン状態とされ、ゲートオフ電圧Ｖｏｆｆによってトランジスタ３０４、トランジスタ３０５及びトランジスタ３０６がオフする。
また、オン状態のトランジスタ３０２を経由してデータ電圧修正値Ｖｄａｔａ＋Ｖｔｈｄが供給されると、第２ノードＮ２の電圧は、ゲートオフ電圧Ｖｏｆｆの初期化電圧線Ｉｎｉｎの電圧からＶｄａｔａ＋Ｖｔｈｄに変動し、第２ノードＮ２の電圧の変動分に比例して第３ノードＮ３の電圧も変動する。

ここで、第３ノードＮ３の電圧は、低電位電圧Ｖｓｓよりも低いので、発光素子３０９は負のバイアス印加により容量素子３０８として機能する。
容量素子３０８として用いられる発光素子３０９は、第３ノードＮ３の電位が基準電圧Ｖｒｅｆからトランジスタ３０３のしきい値電圧を減算した値になるまで、すなわち、トランジスタ３０３のソースドレイン電流Ｉｄｓが十分に小さくなるまで、トランジスタ３０３を経由して電荷を蓄積する。
これにより、第３ノードＮ３では、基準電圧からしきい値電圧を引いた電圧値Ｖｒｅｆ－Ｖｔｈｄ、すなわち、トランジスタ３０３のしきい値電圧を検出可能である。
特に、発光素子３０９を容量素子３０８として機能させてしきい値電圧を検出するので、負のしきい値電圧も正確に検出可能である。
その結果、容量素子３０７は、オン状態のトランジスタ３０２を経由して供給されたデータ電圧Ｖｄａｔａと第３ノードＮ３に供給された電圧との差分を記憶することで、しきい値電圧が補償されたデータ電圧に応じた電圧を記憶する。

一方、第ｍのスキャン信号線ＳＳｍに供給される第ｎのスキャン信号のアクティブ期間は、第ｎのマージ信号線ＭＳｎに供給される第ｎのマージ信号の非アクティブ期間より短く設定される。
第ｍのリセット信号線ＲＳｍとしては、プログラム期間でゲートオフ電圧Ｖｏｆｆの第ｍ－１スキャン信号を供給する第ｍ－１のスキャン信号線ＳＳｍ－１を用いることができる。

＜発光期間＞
発光期間には、トランジスタ３０４がオンし、容量素子３０７の電圧に応じてトランジスタ３０３が発光素子３０９を発光させる。
そのため、第ｎのマージ信号線ＭＳｎには第ｎのマージ信号のゲートオン電圧Ｖｏｎが供給され、第ｍのリセット信号線ＲＳｍには第ｎのリセット信号のゲートオフ電圧Ｖｏｆｆが供給され、第ｍのスキャン信号線ＳＳｍには第ｎのスキャン信号のゲートオフ電圧Ｖｏｆｆが供給される。
これにより、ゲートオン電圧Ｖｏｎに応じてトランジスタ３０４がオンすることで、第１ノードＮ１と第２ノードＮ２とが接続され、ゲートオフ電圧Ｖｏｆｆに応じてトランジスタ３０１、トランジスタ３０２、トランジスタ３０５及びトランジスタ３０６がオフする。
また、トランジスタ３０３は、トランジスタ３０４を経由して第１ノードＮ１に供給された容量素子３０７の電圧に応じて、高電位電圧線Ｖｄｄから発光素子３０９に供給される出力電流Ｉｄｓを制御して発光素子３０９を発光させる。
発光素子３０９は、トランジスタ３０３の出力電流Ｉｄｓの密度に比例した輝度で発光する。

以上、Ｎ型ＴＦＴを用いた画素回路について説明したが、本発明はこれに限定されるものではなく、Ｐ型ＴＦＴを用いた他の画素回路にも適用可能である。

図５は、図２に示す画素２００を示すの他の画素回路図である。
なお、図５に示す画素回路図は、特許文献２に開示されたものと等価であるが、以下に説明するように、当該画素回路に対しても、本発明を適用可能である。

図５に示す画素２００には、Ｐ型ＴＦＴであるトランジスタ４０１，４０２，４０３，４０４と、容量素子４０５，４０６と、発光素子４０７と、が設けられている。
ここで、トランジスタ４０３が駆動ＴＦＴである。
発光素子４０７は、図２に示す発光素子２２０に相当する。

また、図５には、データ信号線Ｄｎと、スキャン信号線ＳＳｍと、図３に示すマージ信号線ＭＳｎに代えて設けられた発光信号線ＥＭｎと、高電位電圧線Ｖｄｄと、低電位電圧線Ｖｓｓと、初期化電圧線Ｉｎｉｎと、が示されている。

また、図５には、第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３が示されている。
第１ノードＮ１は、トランジスタ４０１のソースドレインの一方と、トランジスタ４０２のソースドレインの一方と、トランジスタ４０３のゲートと、容量素子４０６の一方の電極と、に接続されている。
第２ノードＮ２は、トランジスタ４０２のソースドレインの他方と、トランジスタ４０３のソースドレインの一方と、発光素子４０７のアノードと、に接続されている。
第３ノードＮ３は、容量素子４０５の一方の電極と、容量素子４０６の他方の電極と、トランジスタ４０３のソースドレインの他方と、トランジスタ４０４のソースドレインの一方と、に接続されている。

トランジスタ４０１のゲートはスキャン信号線ＳＳｍに接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方はデータ信号線Ｄｎに接続されている。
トランジスタ４０１は、スキャン信号線ＳＳｍのスキャン信号に応じてオンし、データ信号線Ｄｎと第１ノードＮ１とを互いに接続する。

トランジスタ４０２のゲートは初期化電圧線Ｉｎｉｎに接続され、ソースドレインの一方は第１ノードＮ１に接続され、ソースドレインの他方は第２ノードＮ２に接続されている。
トランジスタ４０２は、初期化電圧線Ｉｎｉｎの初期化信号に応じてオンし、第１ノードＮ１と第２ノードＮ２とを互いに接続する。

トランジスタ４０３のゲートは第１ノードＮ１に接続され、ソースドレインの一方は第２ノードＮ２に接続され、ソースドレインの他方は第３ノードＮ３に接続されている。
トランジスタ４０３は、発光信号線ＥＭｎの発光信号に応じてオンし、高電位電圧線Ｖｄｄと第３ノードＮ３とを接続する。

トランジスタ４０４のゲートは発光信号線ＥＭｎに接続され、ソースドレインの一方は第３ノードＮ３に接続され、ソースドレインの他方は高電位電圧線Ｖｄｄに接続されている。

容量素子４０５の一方の電極は第３ノードＮ３に接続され、他方の電極は高電位電圧線Ｖｄｄに接続されている。
容量素子４０５は、第３ノードＮ３の電圧を安定なものとする。

容量素子４０６の一方の電極は第１ノードＮ１に接続され、他方の電極は第３ノードＮ３に接続されている。

発光素子４０７のアノードは第２ノードＮ２に接続され、カソードは低電位電圧線Ｖｓｓに接続されている。

図６は、図５に示す画素回路のタイミングチャートである。
図５に示す画素回路は、図６に示すように、初期化（Initial）及びサンプリング（sampling）期間、書き込み（writing）期間及び発光（emission）期間で順次駆動される。

＜初期化期間＞
初期化期間においては、データ信号線Ｄｎには高電位電圧である基準電圧修正値Ｖｒｅｆ＋Ｖｔｈｅが供給され、スキャン信号線ＳＳｍには低電位電圧であるＶＧＬが供給され、初期化電圧線Ｉｎｉｎには低電圧であるＶＧＬが供給され、発光信号線ＥＭｎには高電圧であるＶＧＨが供給される。
これにより、トランジスタ４０１及びトランジスタ４０２はオンし、トランジスタ４０４はオフする。
従って、基準電圧修正値Ｖｒｅｆ＋Ｖｔｈｅが、オン状態のトランジスタ４０１及びトランジスタ４０２を経由して第１ノードＮ１及び第２ノードＮ２に供給されることで、第１ノードＮ１及び第２ノードＮ２は、基準電圧修正値Ｖｒｅｆ＋Ｖｔｈｅに初期化される。

なお、第３ノードＮ３の電圧が基準電圧修正値Ｖｒｅｆ＋Ｖｔｈｅになると、トランジスタ４０３がオフし、第３ノードＮ３の放電が停止する。
このとき、第３ノードＮ３の電圧は、容量素子４０５及び容量素子４０６に保存される。

＜書き込み期間＞
書き込み期間においては、データ信号線Ｄｎには低電位電圧であるデータ電圧修正値Ｖｄａｔａ＋Ｖｔｈｄが供給され、スキャン信号線ＳＳｍには低電位電圧であるＶＧＬが供給され、初期化電圧線Ｉｎｉｎには高電位電圧であるＶＧＨが供給され、発光信号線ＥＭｎには高電位電圧であるＶＧＨが供給される。
これにより、トランジスタ４０１はオンし、トランジスタ４０２、トランジスタ４０３及びトランジスタ４０４はオフする。
従って、データ電圧修正値Ｖｄａｔａ＋Ｖｔｈｄが、オン状態のトランジスタ４０１を経由して第１ノードＮ１に供給され、第１ノードＮ１の電圧は、データ電圧修正値Ｖｄａｔａ＋Ｖｔｈｄとなる。

＜発光期間＞
発光期間においては、データ信号線Ｄｎには高電位電圧である基準電圧修正値Ｖｒｅｆ＋Ｖｔｈｅが供給され、スキャン信号線ＳＳｍには高電位電圧であるＶＧＨが供給され、初期化電圧線Ｉｎｉｎには高電位電圧であるＶＧＨが供給され、発光信号線ＥＭｎには低電位電圧であるＶＧＬが供給される。
これにより、トランジスタ４０１及びトランジスタ４０２はオフし、トランジスタ４０４はオンし、発光素子４０７が発光する。
また、第１ノードＮ１に接続されたトランジスタ４０３のゲートは低電位電圧のＶｄａｔａ＋Ｖｔｈｄであるため、トランジスタ４０３がオンし、第３ノードＮ３に高電位電圧線Ｖｄｄの電圧を供給する。

次に、本発明を適用して、基準電圧修正値を基準電圧として用いるとともにデータ電圧修正値をデータ電圧として用いた図３に示す画素回路と、比較例とのシミュレーション結果について説明する。
ここで、シミュレーションに際しては、駆動トランジスタのしきい値電圧をＶｔｈとした。

図７（Ａ）は、本実施形態において、参照電圧Ｖｒｅｆ＝Ｖｔｈ＋１Ｖのときの検出電圧の時間変化を示す図である。Ｖｔｈによらず同じ検出電圧であるため、グラフの線がすべて重なっている。
図７（Ｂ）は、本実施形態において、参照電圧Ｖｒｅｆ＝Ｖｔｈ＋３Ｖのときの検出電圧の時間変化を示す図である。Ｖｔｈによらず同じ検出電圧であるため、グラフの線がすべて重なっている。

図８（Ａ）は、本実施形態において、参照電圧Ｖｒｅｆ＝Ｖｔｈ＋１Ｖのときのしきい値電圧に対する検出電圧の変化を示す図である。
図８（Ｂ）は、本実施形態において、参照電圧Ｖｒｅｆ＝Ｖｔｈ＋３Ｖのときのしきい値電圧に対する検出電圧の変化を示す図である。

図９（Ａ）は、比較例において、参照電圧Ｖｒｅｆ＝３Ｖのときの検出電圧の時間変化を示す図である。
図９（Ｂ）は、比較例において、参照電圧Ｖｒｅｆ＝５Ｖのときの検出電圧の時間変化を示す図である。

図１０（Ａ）は、比較例において、参照電圧Ｖｒｅｆ＝３Ｖのときのしきい値電圧に対する検出電圧の変化を示す図である。
図１０（Ｂ）は、比較例において、参照電圧Ｖｒｅｆ＝５Ｖのときのしきい値電圧に対する検出電圧の変化を示す図である。

図８（Ａ）と図１０（Ａ）とを比較すると、比較例においてはＶｔｈ＞５Ｖで駆動ＴＦＴがオンしなくなるのに対し、本実施形態においてはＶｔｈ≧５Ｖでも駆動ＴＦＴはオンしている。

図８（Ｂ）と図１０（Ｂ）とを比較すると、比較例においてはＶｔｈ＜１ＶでもＯＬＥＤが発光してしまうのに対し、本実施形態においてはＶｔｈ＜１ＶではＯＬＥＤが発光しない。

このようなシミュレーション結果に示されるように、本発明によれば電圧補償を適切に行うことができ、安定して高品質な表示が可能な発光表示装置を実現することができる。

以上説明したように、基準電圧値と駆動トランジスタのしきい値電圧推測値との和である基準電圧修正値を基準電圧として用いることで検出初期状態におけるしきい値電圧の検出が可能になり、データ電圧値と駆動トランジスタのしきい値電圧検出値との和であるデータ電圧修正値をデータ電圧として用いることでしきい値電圧の検出値による補償が可能になる。
これにより、適切な電圧補償が可能となり、安定して高品質な表示が可能な発光表示装置を実現することができる。

＜実施形態２＞
実施形態１ではデータカウンティング方式によってサブ画素ごとの劣化に基づいてしきい値電圧の推測を行っているが、本発明はこれに限定されるものではなく、本実施形態では、パネル全体の劣化に基づいてしきい値電圧の推測を行う。

図１１は、本実施形態に係る発光表示装置が備えるタイミングコントローラー１１０ａ、記憶部１４０ａ及び各サブ画素２００の構成を示す図である。
図１１に示すタイミングコントローラー１１０ａは、サブ画素しきい値電圧推測部１１２に代えてパネル平均しきい値推測部１１２ａを備え、サブ画素累積劣化計算部１１４に代えてパネル累積劣化計算部１１４ａを備える点が、図２に示すタイミングコントローラー１１０と異なる。
図１１に示す記憶部１４０ａは、サブ画素劣化データ記憶部１４１に代えてパネル平均劣化データ記憶部１４１ａを備える点が、図２に示す記憶部１４０と異なる。

パネル平均しきい値推測部１１２ａは、パネル全体における、駆動トランジスタのしきい値電圧平均値を推測することでしきい値電圧推測値Ｖｔｈｅを生成する。

パネル累積劣化計算部１１４ａは、パネル全体における、データ電圧Ｖｄａｔａの関数ｆ（Ｖｄａｔａ）をパネル全体における劣化データに加算することでパネル全体の平均の累積劣化を計算する。

パネル平均劣化データ記憶部１４１ａは、パネル全体における劣化データを記憶する。

以上説明したように、本実施形態によれば、画素ごとの劣化を検出することなく、実施形態１と同様の効果を奏する発光表示装置を得ることができる。

＜実施形態３＞
実施形態２では、パネル全体の劣化に基づいてしきい値電圧の推測を行い、しきい値電圧の検出とデータの書き込みとを同時に行っているが、本発明はこれに限定されるものではなく、本実施形態では、しきい値電圧の検出とデータの書き込みとを異なるタイミングで行う。

図１２は、本実施形態に係る発光表示装置が備えるタイミングコントローラー１１０ａ、記憶部１４０ａ及び各サブ画素２００ａの構成を示す図である。
図１２に示すサブ画素２００ａは、電圧補償画素回路２１０に代えて電圧補償画素回路２１０ａを備える点が、図１２に示す記憶部１４０と異なる。

電圧補償画素回路２１０ａは、しきい値電圧検出部２１１としきい値電圧補償部２１２との間に容量素子２１３を備える点が異なる。
容量素子２１３は、しきい値電圧検出部２１１が検出したしきい値電圧を保存し、しきい値電圧補償部２１２がこのしきい値電圧を取得可能に構成されている。
なお、ここではしきい値電圧の保存に容量素子２１３を用いているが、本発明はこれに限定されるものではなく、容量素子２１３に代えて他の記憶素子が設けられていてもよい。

以上説明したように、本実施形態によれば、しきい値電圧の検出とデータの書き込みとを異なるタイミングで行う、実施形態２と同様の効果を奏する発光表示装置を得ることができる。

なお、本発明は、上述の実施形態に限定されるものではなく、上述の構成に対して、構成要素の付加、削除又は転換を行った様々な変形例も含むものとする。

１００ 発光表示装置
１１０，１１０ａ タイミングコントローラー
１１１ サブ画素基準電圧修正部
１１２ サブ画素しきい値電圧推測部
１１２ａ パネル平均しきい値電圧推測部
１１３ 画素データ電圧修正部
１１４ サブ画素累積劣化計算部
１１４ａ パネル累積劣化計算部
１２０ データ線駆動回路
１３０ ゲート線駆動回路
１４０，１４０ａ 記憶部
１４１ サブ画素劣化データ記憶部
１４１ａ パネル平均劣化データ記憶部
２００，２００ａ サブ画素
２１０，２１０ａ 電圧補償画素回路
２１１ しきい値電圧検出部
２１２ しきい値電圧補償部
２１３ 容量素子
２２０ 発光素子
３０１，３０２，３０３，３０４，３０５，３０６ トランジスタ
３０７，３０８ 容量素子
３０９ 発光素子
４０１，４０２，４０３，４０４ トランジスタ
４０５，４０６ 容量素子
４０７ 発光素子

Claims (13)

1. 各サブ画素に含まれる駆動トランジスタのしきい値電圧を検出可能に構成された画素回路がマトリクス状に配置されて構成された発光表示装置であって、
   データカウンティング方式により前記駆動トランジスタのしきい値電圧を推測し、しきい値電圧推測値を生成するしきい値電圧推測部と、
   前記駆動トランジスタの前記しきい値電圧推測値に基づいて前記しきい値電圧を検出する時の基準電圧を修正して基準電圧修正値を生成する基準電圧修正部と、
   表示される画像データに基づくデータ電圧に、前記しきい値電圧の検出値であるしきい値電圧検出値を加算することで画像データ電圧を修正して画像データ電圧修正値を生成する画像データ電圧修正部と、
   前記データ電圧の関数で表される劣化データを累積していくことで累積劣化を計算する累積劣化計算部と、を備え、
   前記しきい値電圧推測部は、前記劣化データに基づいて劣化状態である前記しきい値電圧のシフト量を推測し、前記シフト量を前記しきい値電圧推測値とし、
   前記基準電圧修正値は、前記基準電圧と前記しきい値電圧推測値の和である、発光表示装置。
2. 前記しきい値電圧推測部は、各サブ画素の駆動トランジスタのしきい値電圧を推測し、
   前記累積劣化計算部は、各サブ画素の駆動トランジスタの劣化データを累積していくことで累積劣化を計算する請求項１に記載の発光表示装置。
3. 前記しきい値電圧推測部は、マトリクス状に配置された全サブ画素の駆動トランジスタのしきい値電圧の平均を推測し、
   前記累積劣化計算部は、マトリクス状に配置された全サブ画素の駆動トランジスタの劣化データを累積していくことで累積劣化を計算する請求項１に記載の発光表示装置。
4. 前記駆動トランジスタのしきい値電圧の検出と前記駆動トランジスタのしきい値電圧の補償とを同時に行う請求項２又は請求項３に記載の発光表示装置。
5. 前記駆動トランジスタのしきい値電圧の検出と前記駆動トランジスタのしきい値電圧の補償とを異なるタイミングで行う請求項３に記載の発光表示装置。
6. 前記基準電圧修正値は、前記駆動トランジスタのゲートに供給され、前記画像データ電圧修正値は、前記駆動トランジスタのソースに結合されたノードに供給され、前記ノードは、前記駆動トランジスタのゲートではない、請求項１に記載の発光表示装置。
7. 前記画素回路の各々は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、キャパシタ及び発光素子を含み、
   前記第３のトランジスタは前記駆動トランジスタであり、
   前記第１のトランジスタのゲートはスキャン信号線に接続され、前記第１のトランジスタのソースは第１のノードに接続され、前記第１のトランジスタのドレインは基準電圧線に接続され、
   前記第２のトランジスタのゲートは前記スキャン信号線に接続され、前記第２のトランジスタのソースは第２のノードに接続され、前記第２のトランジスタのドレインはデータ信号線に接続され、
   前記第３のトランジスタのゲートは前記第１のノードに接続され、前記第３のトランジスタのソースは第３のノードに接続され、前記第３のトランジスタのドレインは高電位電圧線に接続され、
   前記第４のトランジスタのゲートはマージ信号線に接続され、前記第４のトランジスタのソースは前記第２のノードに接続され、前記第４のトランジスタのドレインは前記第１のノードに接続され、
   前記第５のトランジスタのゲートはリセット信号線に接続され、前記第５のトランジスタのソースは前記第３のノードに接続され、前記第５のトランジスタのドレインは前記第１のノードに接続され、
   前記第６のトランジスタのゲートはリセット信号線に接続され、前記第６のトランジスタのソースは前記第３のノードに接続され、前記第６のトランジスタのドレインは初期化電圧線に接続され、
   前記キャパシタは、前記第２のノードと前記第３のノードの間に接続され、
   前記発光素子は、前記第３のノードと低電位電圧線の間に接続される、請求項１に記載の発光表示装置。
8. 前記画素回路の各々は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第１のキャパシタ、第２のキャパシタ及び発光素子を含み、
   前記第３のトランジスタは前記駆動トランジスタであり、
   前記第１のトランジスタのゲートはスキャン信号線に接続され、前記第１のトランジスタのソースはデータ信号線に接続され、前記第１のトランジスタのドレインは第１のノードに接続され、
   前記第２のトランジスタのゲートは初期化電圧線に接続され、前記第２のトランジスタのソースは前記第１のノードに接続され、前記第２のトランジスタのドレインは第２のノードに接続され、
   前記第３のトランジスタのゲートは前記第１のノードに接続され、前記第３のトランジスタのソースは第３のノードに接続され、前記第３のトランジスタのドレインは前記第２のノードに接続され、
   前記第４のトランジスタのゲートは発光信号線に接続され、前記第４のトランジスタのソースは高電位電圧線に接続され、前記第４のトランジスタのドレインは前記第３のノードに接続され、
   前記第１のキャパシタは、前記高電位電圧線と前記第３のノードの間に接続され、
   前記第２のキャパシタは、前記第２のノードと前記第１のノードの間に接続され、
   前記発光素子は、前記第２のノードと低電位電圧線の間に接続される、請求項１に記載の発光表示装置。
9. マトリクス状に配置されて、駆動トランジスタを含む電圧補償画素回路及び該電圧補償画素回路によって発光が制御される発光素子を含む複数のサブ画素と、
   タイミング同期信号及びデータ電流に基づいて、前記複数のサブ画素に接続されたデータ線駆動回路及びゲート線駆動回路に制御信号を出力するタイミングコントローラーと、
   複数の前記サブ画素の各々の劣化データ又は複数の前記サブ画素の平均の劣化データを記憶する記憶部と、
   を備え、
   前記タイミングコントローラーは、データカウンティング方式により推測した前記駆動トランジスタのしきい値電圧推測値を用いて基準電圧を修正することでしきい値電圧値の検出を可能にするとともに、検出したしきい値電圧検出値を用いて画像データ電圧を修正し、
   前記タイミングコントローラーは、前記記憶部から取得した前記劣化データに基づいて劣化状態である前記しきい値電圧のシフト量を推測し、前記シフト量を前記しきい値電圧推測値とし、
   基準電圧修正値は、前記基準電圧と前記しきい値電圧推測値の和である、発光表示装置。
10. 前記タイミングコントローラーは、複数の前記サブ画素の各々の駆動トランジスタのしきい値電圧を推測し、複数の前記サブ画素の各々の駆動トランジスタの劣化データを累積していくことで累積劣化を計算する、請求項９に記載の発光表示装置。
11. 前記タイミングコントローラーは、マトリクス状に配置された全サブ画素の駆動トランジスタのしきい値電圧の平均を推測し、マトリクス状に配置された全サブ画素の駆動トランジスタの劣化データを累積していくことで累積劣化を計算する、請求項９に記載の発光表示装置。
12. 前記駆動トランジスタのしきい値電圧の検出と前記駆動トランジスタのしきい値電圧の補償とを同時に行う請求項１０又は請求項１１に記載の発光表示装置。
13. 前記駆動トランジスタのしきい値電圧の検出と前記駆動トランジスタのしきい値電圧の補償とを異なるタイミングで行う請求項１１に記載の発光表示装置。

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