JP7532423B2 - 表示パネルおよび電子装置 - Google Patents

Description

本開示は、表示技術の技術分野に関し、特に、表示パネル及び電子装置に関する。

透明表示は、全く新しい表示技術として、観察者が表示スクリーを透過してスクリーンの後方の背景を見ることができ、その新しい表示効果はディスプレイの応用分野を広げ、広く注目されている。

本開示のいくつかの実施例は、表示パネルを提供し、ベース基板と、前記ベース基板に設けられた画素と、を含み、前記画素は、第１のサブ画素と第２のサブ画素とを有し、前記第１のサブ画素は、第１のサブ画素駆動回路と、前記第１のサブ画素駆動回路によって駆動される第１の発光素子とを有し、前記第２のサブ画素は、第２のサブ画素駆動回路と、前記第２のサブ画素駆動回路によって駆動される第２の発光素子とを有し、前記第１のサブ画素駆動回路および前記第２のサブ画素駆動回路は、ベース基板に平行な第１の方向に順次に配列され、ベース基板に平行で第１の方向に交差する第２の方向にそれぞれ延在し、前記第１の発光素子は、前記第１のサブ画素駆動回路に電気的に接続された第１のアノードを有し、前記第２の発光素子は、前記第２のサブ画素駆動回路に電気的に接続された第２のアノードを有し、前記第１のアノード及び前記第２のアノードのそれぞれの前記ベース基板での正投影は、前記第１のサブ画素駆動回路の前記ベース基板での正投影と、前記第２のサブ画素駆動回路の前記ベース基板での正投影とを部分的に覆い、前記第１のアノードの前記ベース基板での正投影と、前記第２のアノードの前記ベース基板での正投影とは重ならない。

いくつかの実施例において、前記第１のサブ画素駆動回路および第２のサブ画素駆動回路は、検出トランジスタと、蓄積容量と、スイッチングトランジスタとを有し、前記第２の方向において、前記検出トランジスタおよび前記スイッチングトランジスタは、前記蓄積容量の両側にそれぞれ配置され、前記第１のアノードおよび前記第２のアノードのうちの一方の前記ベース基板での正投影は、前記第１のサブ画素駆動回路における検出トランジスタの前記ベース基板での正投影を少なくとも部分的に覆い、かつ前記第２のサブ画素駆動回路における検出トランジスタの前記ベース基板での正投影を少なくとも部分的に覆い、前記第１のアノードおよび前記第２のアノードのうちの他方の前記ベース基板での正投影は、前記第１のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を少なくとも部分的に覆い、かつ前記第２のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を少なくとも部分的に覆う。

いくつかの実施例において、前記第１のアノードおよび前記第２のアノードのうちの前記一方の前記ベース基板での正投影は、前記第１のサブ画素駆動回路における蓄積容量の第１の部分の前記ベース基板での正投影を覆い、かつ前記第２のサブ画素駆動回路における蓄積容量の第１の部分の前記ベース基板での正投影を覆い、前記第１のアノードおよび前記第２のアノードのうちの前記他方の前記ベース基板での正投影は、前記第１のサブ画素駆動回路における蓄積容量の第２の部分の前記ベース基板での正投影を覆い、且つ前記第２のサブ画素駆動回路における蓄積容量の第２の部分の前記ベース基板での正投影を覆い、前記第１のサブ画素駆動回路および前記第２のサブ画素駆動回路のそれぞれにおいて、前記蓄積容量の第１の部分は、前記蓄積容量の第２の部分よりも前記検出トランジスタに近い。

いくつかの実施例において、前記第１のアノードおよび前記第２のアノードのうちの前記一方の前記ベース基板での正投影は、前記第１のサブ画素駆動回路における検出トランジスタの前記ベース基板での正投影を完全に覆い、かつ前記第２のサブ画素駆動回路における検出トランジスタの前記ベース基板での正投影を完全に覆い、前記第１のアノードおよび前記第２のアノードのうちの前記他方の前記ベース基板での正投影は、前記第１のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を完全に覆い、且つ前記第２のサブ画素駆動回路における前記スイッチングトランジスタの前記ベース基板での正投影を完全に覆う。

いくつかの実施例において、前記画素は、第３のサブ画素と第４のサブ画素とを更に有し、前記第３のサブ画素は、第３のサブ画素駆動回路と、前記第３のサブ画素駆動回路によって駆動される第３の発光素子とを有し、前記第４のサブ画素は、第４のサブ画素駆動回路と、前記第４のサブ画素駆動回路によって駆動される第４の発光素子とを有し、前記第１のサブ画素駆動回路、前記第２のサブ画素駆動回路、前記第３のサブ画素駆動回路及び前記第４のサブ画素駆動回路は、ベース基板に平行な第１の方向に沿って順次に配列され、前記第２の方向に沿ってそれぞれ延在し、
前記第３の発光素子は、前記第３のサブ画素駆動回路に電気的に接続された第３のアノードを有し、前記第４の発光素子は、前記第４のサブ画素駆動回路に電気的に接続された第４のアノードを有し、前記第３のアノードおよび前記第４のアノードのそれぞれの前記ベース基板での正投影は、いずれも前記第３のサブ画素駆動回路の前記ベース基板での正投影と、前記第４のサブ画素駆動回路の前記ベース基板での正投影とを部分的に覆い、前記第１のアノード、前記第２のアノード、前記第３のアノードおよび前記第４のアノードの前記ベース基板での正投影は、いずれも重ならない。

いくつかの実施例において、前記第３のサブ画素駆動回路および前記第４のサブ画素駆動回路は、検出トランジスタ、蓄積容量、スイッチングトランジスタをそれぞれ有し、前記第２の方向において、前記第３のサブ画素駆動回路および前記第４のサブ画素駆動回路の各サブ画素駆動回路において、前記検出トランジスタおよび前記スイッチングトランジスタは、前記蓄積容量の両側にそれぞれ配置され、前記第３のアノードおよび前記第４のアノードの一方の前記ベース基板での正投影は、前記第３のサブ画素駆動回路内の検出トランジスタの前記ベース基板での正投影を少なくとも部分的に覆い、かつ第４のサブ画素駆動回路内の検出トランジスタの前記ベース基板での正投影を少なくとも部分的に覆い、前記第３のアノードおよび前記第４のアノードの他方の前記ベース基板での正投影は、第３のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を少なくとも部分的に覆い、かつ第４のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を少なくとも部分的に覆う。

いくつかの実施例において、前記第３のアノードおよび前記第４のアノードの前記一方の前記ベース基板での正投影は、前記第３のサブ画素駆動回路における蓄積容量の第１の部分の前記ベース基板での正投影を覆い、且つ前記第４のサブ画素駆動回路における蓄積容量の第１の部分の前記ベース基板での正投影を覆い、前記第３のアノードおよび前記第４のアノードの前記他方の前記ベース基板での正投影は、前記第３のサブ画素駆動回路における蓄積容量の第２の部分の前記ベース基板での正投影を覆い、且つ前記第４のサブ画素駆動回路における蓄積容量の第２の部分の前記ベース基板での正投影を覆い、前記第３のサブ画素駆動回路および前記第４のサブ画素駆動回路のそれぞれにおいて、前記蓄積容量の第１の部分は、前記蓄積容量の第２の部分よりも前記検出トランジスタに近い。

いくつかの実施例において、前記第３のアノードと前記第４のアノードの前記一方の前記ベース基板での正投影は、前記第３のサブ画素駆動回路における検出トランジスタの前記ベース基板での正投影を完全に覆い、かつ前記第４のサブ画素駆動回路における検出トランジスタの前記ベース基板での正投影を完全に覆い、前記第３のアノードと前記第４のアノードの前記他方の前記ベース基板での正投影は、前記第３のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を完全に覆い、且つ前記第４のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を完全に覆う。

いくつかの実施例において、前記第１のサブ画素駆動回路、前記第２のサブ画素駆動回路、前記第３のサブ画素駆動回路および前記第４のサブ画素駆動回路は、それぞれ、前記蓄積容量の前記検出トランジスタから遠い側に位置し、前記蓄積容量と前記スイッチングトランジスタとの間に位置する駆動トランジスタをさらに含み、前記駆動トランジスタは、前記第２の方向に前記蓄積容量から順に遠くなるソース、ゲートおよびドレインを有し、前記検出トランジスタは、前記第２の方向に前記蓄積容量から順に遠くなって配置されたソース、ゲートおよびドレインを有し、前記蓄積容量は、前記ベース基板に順に積層された第１の容量電極、第２の容量電極および第３の容量電極を有し、前記駆動トランジスタのソース、前記第３の容量電極および前記検出トランジスタのソースは、同一層に配置され、一体構造に互いに接続されている。

いくつかの実施例において、前記表示パネルは、各サブ画素駆動回路における前記一体構造を有するソース／ドレイン金属層と、ソース／ドレイン金属層の前記ベース基板から遠い側に位置し、第１のアノード、第２のアノード、第３のアノードおよび第４のアノードを含むアノード層と、前記ソース／ドレイン金属層の前記ベース基板から遠い側に設けられ、かつ、前記アノード層の前記ベース基板に面する側に設けられた平坦化層と、をさらに含み、前記平坦化層には、前記第１のアノードが第１のアノードビアホールによって第１のサブ画素駆動回路の前記一体構造に電気的に接続される第１のアノードビアホールと、前記第２のアノードが第２のアノードビアホールによって第２のサブ画素駆動回路の前記一体構造に電気的に接続される第２のアノードビアホールと、前記第３のアノードが第３のアノードビアホールによって第３のサブ画素駆動回路の前記一体構造に電気的に接続される第３のアノードビアホールと、前記第４のアノードが第４のアノードビアホールによって第４のサブ画素駆動回路の前記一体構造に電気的に接続される第４のアノードビアホールと、が設けられている。

いくつかの実施例において、前記第１のアノードビアホール及び前記第２のアノードビアホールのうちの１方のアノードビアホールの前記ベース基板での正投影は、前記１つのアノードビアホールに電気的に接続されたサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影内に落ち込み、前記第１のアノードビアホール及び前記第２のアノードビアホールの他方のアノードビアホールの前記ベース基板での正投影は、前記他方のアノードビアホールに電気的に接続されたサブ画素駆動回路における蓄積容量の第３の容量電極の前記ベース基板での正投影内に落ち込み、前記第２の方向において、前記他方のアノードビアホールに電気的に接続されたサブ画素駆動回路における検出トランジスタのソースのベース基板での正投影と、前記他方のアノードビアホールに電気的に接続されたサブ画素駆動回路における駆動トランジスタのソースの前記ベース基板での正投影との間にあり、前記第３のアノードビアホール及び前記第４のアノードビアホールのうちの１方のアノードビアホールの前記ベース基板での正投影は、前記１方のアノードビアホールに電気的に接続されたサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影内に落ち込み、前記第３のアノードビアホール及び前記第４のアノードビアホールの他方のアノードビアホールの前記ベース基板での正投影は、前記他方のアノードビアホールに電気的に接続されたサブ画素駆動回路における蓄積容量の第３の容量電極の前記ベース基板での正投影内に落ち込み、前記第２の方向において、前記他方のアノードビアホールに電気的に接続されたサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影と、前記他方のアノードビアホールに電気的に接続されたサブ画素駆動回路における駆動トランジスタのソースの前記ベース基板での正投影との間にある。

いくつかの実施例において、前記第１のアノードビアホールの前記ベース基板での正投影の中心と、前記第３のアノードビアホール及び前記第４のアノードビアホールの一方の前記ベース基板での正投影の中心との直線接続線は、前記第１の方向に沿って延在し、前記第２のアノードビアホールの前記ベース基板での正投影の中心と、前記第３のアノードビアホール及び前記第４のアノードビアホールの他方の前記ベース基板での正投影の中心との直線接続線は、前記第１の方向に沿って延在する。

いくつかの実施例において、前記第１のアノードビアホールの前記ベース基板での正投影は、前記第１のサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影内に落ち込み、前記第２のアノードビアホールの前記ベース基板での正投影は、前記第２のサブ画素駆動回路における蓄積容量の第３の容量電極の前記ベース基板での正投影内に落ち込み、前記第２の方向において、前記第２のサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影と、前記第２のサブ画素駆動回路における駆動トランジスタのソースの前記ベース基板での正投影との間にあり、前記第３のアノードビアホールの前記ベース基板での正投影は、前記第３のサブ画素駆動回路における蓄積容量の第３の容量電極の前記ベース基板での正投影内に落ち込み、前記第２の方向において、前記第３のサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影と、前記第３のサブ画素駆動回路における駆動トランジスタのソースの前記ベース基板での正投影との間にあり、前記第４のアノードビアホールの前記ベース基板での正投影は、前記第４のサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影内に落ち込む。

いくつかの実施例において、各サブ画素駆動回路は、容量ビアホールをさらに有し、前記蓄積容量の第３の容量電極は、前記容量ビアホールによって前記第１の容量電極に電気的に接続される。

いくつかの実施例において、前記第１のサブ画素駆動回路において、前記容量ビアホールは、前記第１のアノードビアホールの前記蓄積容量に近い側に位置し、前記第１のアノードビアホールと前記蓄積容量との間に位置し、前記容量ビアホールの前記ベース基板での正投影の中心と前記第１のアノードビアホールの前記ベース基板での正投影の中心との直線接続線は、第２の方向に延在し、前記容量ビアホールの前記ベース基板での正投影と前記第１のアノードビアホールの前記ベース基板での正投影はいずれも前記第１のアノードの前記ベース基板での正投影内に落ち込み、前記第２のサブ画素駆動回路において、前記容量ビアホールは、前記第２のアノードビアホールの前記検出トランジスタに近い側に位置し、前記容量ビアホールの前記ベース基板での正投影の中心と前記第２のアノードビアホールの前記ベース基板での正投影の中心との直線接続線は、前記第２の方向に延在し、前記容量ビアホールの前記ベース基板での正投影と前記第２のアノードビアホールの前記ベース基板での正投影はいずれも前記第２のアノードの前記ベース基板での正投影内に落ち込み、前記第３のサブ画素駆動回路において、前記容量ビアホールは、前記第３のアノードビアホールの前記検出トランジスタに近い側に位置し、前記容量ビアホールの前記ベース基板での正投影の中心と前記第３のアノードビアホールの前記ベース基板での正投影の中心との直線接続線は、前記第２の方向に延在し、前記容量ビアホールの前記ベース基板での正投影と前記第３のアノードビアホールの前記ベース基板での正投影はいずれも前記第３のアノードの前記ベース基板での正投影内に落ち込み、前記第４のサブ画素駆動回路において、前記容量ビアホールは、前記第４のアノードビアホールの蓄積容量に近い側に位置し、前記第４のアノードビアホールと前記蓄積容量との間に位置し、前記容量ビアホールの前記ベース基板での正投影の中心と前記第４のアノードビアホールの前記ベース基板での正投影の中心との直線接続線は、前記第２の方向に延在し、前記容量ビアホールの前記ベース基板での正投影と前記第４のアノードビアホールの前記ベース基板での正投影はいずれも前記第４のアノードの前記ベース基板での正投影内に落ち込む。

いくつかの実施例において、各サブ画素駆動回路は、ソースビアホールをさらに有し、各サブ画素駆動回路の検出トランジスタは、アクティブ層をさらに有し、前記検出トランジスタのソースは前記ソースビアホールによってアクティブ層に接続され、前記第１のサブ画素駆動回路のソースビアホールの前記ベース基板での正投影は、前記第１のアノードビアホールの前記ベース基板での正投影内に落ち込み、前記第４のサブ画素駆動回路の前記ソースビアホールの前記ベース基板での正投影は、前記第４のアノードビアホールの前記ベース基板での正投影内に落ち込む。

いくつかの実施例において、前記表示パネルは、画素定義層をさらに含み、画素定義層は、前記第１の発光素子の発光材料層を収容するための第１の開口と、前記第２の発光素子の発光材料層を収容するための第２の開口と、前記第３の発光素子の発光材料層を収容するための第３の開口と、前記第４の発光素子の発光材料層を収容するための第４の開口と、を有し、前記第１の開口の前記ベース基板での正投影は、前記第１のアノードの前記ベース基板での正投影内に落ち込み、前記第２の開口の前記ベース基板での正投影は、前記第２のアノードの前記ベース基板での正投影内に落ち込み、前記第３の開口の前記ベース基板での正投影は、前記第３のアノードの前記ベース基板での正投影内に落ち込み、前記第４の開口の前記ベース基板での正投影は、前記第４のアノードの前記ベース基板での正投影内に落ち込む。

いくつかの実施例において、前記第１の開口の前記ベース基板での正投影は、前記第１のアノードビアホールの前記ベース基板での正投影と重ならず、前記第１の開口の前記ベース基板での正投影は、前記第１のサブ画素駆動回路の容量ビアホールの前記ベース基板での正投影と重ならず、前記第２の開口の前記ベース基板での正投影は、前記第２のアノードビアホールの前記ベース基板での正投影と重ならず、前記第２の開口の前記ベース基板での正投影は、前記第２のサブ画素駆動回路の容量ビアホールの前記ベース基板での正投影と重ならず、前記第３の開口の前記ベース基板での正投影は、前記第３のアノードビアホールの前記ベース基板での正投影と重ならず、前記第３の開口の前記ベース基板での正投影は、前記第３のサブ画素駆動回路の容量ビアホールの前記ベース基板での正投影と重ならず、前記第４の開口の前記ベース基板での正投影は、前記第４のアノードビアホールの前記ベース基板での正投影と重ならず、前記第４の開口の前記ベース基板での正投影は、前記第４のサブ画素駆動回路の容量ビアホールの前記ベース基板での正投影と重ならない。

いくつかの実施例において、前記第１のアノード、前記第２のアノード、前記第３のアノード、及び前記第４のアノードは、２×２行列状に配列され、前記第１のアノードと前記第２のアノードは、前記第２の方向に並んで配置され、前記第３のアノードと前記第４のアノードは、前記第２の方向に並んで配置される。

いくつかの実施例において、前記画素は、第１の方向に並んで配置された光透過領域と表示領域とを有し、前記第１のサブ画素、前記第２のサブ画素、前記第３のサブ画素および前記第４のサブ画素は、前記表示領域に位置している。

いくつかの実施例において、前記第２の方向は、前記第１の方向と直交する。

いくつかの実施例において、前記表示パネルは、ＯＬＥＤ表示パネルである。
本開示のいくつかの実施例は、前記実施例に記載の表示パネルを含む電子装置を提供している。

本開示の他の特徴、目的、及び利点は、以下の図面を参照してなされる非限定的な実施例の詳細な説明を読むことにより、より明らかとなるであろう。

図１は、本開示のいくつかの実施例による透明表示パネルの平面概略図である。 図２は、図１の領域Ａの拡大概略図である。 図３は、本開示のいくつかの実施例による透明表示パネルの単一画素の表示領域の断面構造概略図である。 図４は、本開示のいくつかの実施例による透明表示パネルの単一画素の平面構造概略図である。 図５は、本開示のいくつかの実施例による単一サブ画素の回路図である。 図６は、本開示のいくつかの実施例による透明表示パネルの製造工程において、第１の金属層のパターンを形成した後の単一画素の平面構造概略図である。 図７は、図６の線Ａ－Ａに沿った断面構造概略図である。 図８は、本開示のいくつかの実施例による透明表示パネルの製造工程において、アクティブ材料層のパターンを形成した後の単一画素の平面構造概略図である。 図９は、図８の線Ａ－Ａに沿った断面構造概略図である。 図１０は、本開示のいくつかの実施例による透明表示パネルの製造工程において、第２の金属層のパターンを形成した後の単一画素の平面構造概略図である。 図１１は、図１０の線Ａ－Ａに沿った断面構造概略図である。 図１２は、本開示のいくつかの実施例による透明表示パネルの製造工程において、第３の絶縁層のパターンを形成した後の単一画素の平面構造概略図である。 図１３は、図１２の線Ａ－Ａに沿った断面構造概略図である。 図１４は、図４の線Ａ－Ａに沿った断面構造概略図である。 図１５は、本開示のいくつかの実施例による透明表示パネルの製造工程において、第４の絶縁層及び平坦化層のパターンを形成した後の単一画素の平面構造概略図である。 図１６は、図１５の線Ａ－Ａに沿った断面構造概略図である。 図１７は、本開示のいくつかの実施例による透明表示パネルの製造工程において、アノード層パターンを形成した後の単一画素の平面構造概略図である。 図１８は、図１７の線Ａ－Ａに沿った断面構造概略図である。 図１９は、本開示のいくつかの実施例による透明表示パネルの製造工程において、画素定義層、発光材料層、カソード、及び封止層のパターンを形成した後の単一画素の平面構造概略図である。 図２０は、図１９の線Ａ－Ａに沿った断面構造概略図である。 図２１は、本開示の比較例による単一画素での各アノードの分布の概略図である。 図２２は、本開示のいくつかの実施例による透明表示パネルの単一画素の各アノードの分布の概略図である。 図２３は、本開示のいくつかの実施例による透明表示パネルの単一画素の各アノードの分布の概略図である。 図２４は、本開示のいくつかの実施例による透明表示パネルの単一画素の各アノードの分布の概略図である。

以下、図面および実施例を参照しながら、本開示をさらに詳細に説明する。本明細書に記載の具体的な実施例は、関連発明を説明するためのものにすぎず、本発明を限定するものではないことを理解されたい。なお、説明の便宜上、図面は発明に関連する部分のみを示している。

なお、矛盾しない限り、本開示における実施例および実施例における特徴は、互いに組み合わせることができる。

さらに、以下の詳細な説明では、説明を容易にするために、本開示の実施例の完全な理解を提供するために、多数の具体的な詳細が記載される。しかしながら、これらの具体的な詳細なしに１つまたは複数の実施例が実施されてもよいことは明らかである。

第１、第２などの用語によって、異なる素子を説明できるが、これらの素子は、前記用語によって限定されるものではない。これらの用語は、単に１つの素子を別の素子から区別するために使用される。例えば、実施例の範囲を逸脱することなく、第１の素子は第２の素子と命名され、同様に、第２の素子は第１の素子と命名されることができる。本明細書で使用される「及び／又は」という用語は、関連項目のうちの１つ以上の任意の組み合わせ及び全ての組み合わせを含む。

素子または層が別の素子または層の「上」に「形成される」と記載する場合、この素子または層は、別の素子または層に直接にまたは間接に形成することができる。すなわち、例えば、中間素子や中間層が存在してもよい。逆に、素子または層が別の素子または層の「上」に「直接に形成される」と記載する場合、中間素子または中間層が存在しない。同様な方式によって、素子または層の間の関係を説明するための用語（例えば、「…の間に位置する」と「…の間に直接に位置する」、「隣接する」と「直接に隣接する」）を解釈すべきである。

本明細書で使用される用語は、特定の実施例を説明するだけのものであり、実施例を限定することを意図していない。文脈が別途明確に指示しない限り、本明細書で使用される単数形態は、複数形態も含むことを意味する。「含む」及び／又は「備える」という用語を用いる場合、前記特徴、全体、ステップ、操作、素子及び／又は部品が存在することを意味しており、１つ又は複数の他の特徴、全体、ステップ、操作、素子、部品及び／又はそれらの組合せの存在または追加を排除するものではないことは理解されるであろう。

ここで、特に断らない限り、「同一層に位置する」、「同一層に設けられる」とは、第１の部材と第２の部材とを同じ材料で、同じパターニング工程で形成できることを一般的に意味する。「異なる層に位置する」、「異なる層に設けられる」とは、第１の部材及び第２の部材が異なるパターニング工程によって形成されることを一般的に意味する。

本明細書において、特に断らない限り、「画素」という記述は、画素構造を示し、「サブ画素」という記述は、サブ画素構造を示す。

本明細書の以下の実施例において、透明表示パネルが全てＯＬＥＤ表示パネルである場合を例として説明するが、透明表示パネルが例えばＰＬＥＤ表示パネル、量子ドット表示パネル等の他の種類の表示パネルであってもよいことは、当業者に理解されるであろう。

本開示のいくつかの実施例は、表示パネル、特に、透明表示パネルを提供する。図１は、本開示のいくつかの実施例による透明表示パネルの平面概略図であり、図１に示すように、透明表示パネル１００は、ベース基板１０と、ベース基板１０に設けられ陳列して配列された複数の画素Ｐを含む。画素アレイの行方向は例えば第１の方向Ｘであり、列方向は例えば第２の方向Ｙであり、第１の方向Ｘと第２の方向Ｙとは互いに交差し、例えば直交する。

図２は、図１の領域Ａの拡大概略図であり、図２には、４つの画素Ｐのみが示されている。図２に示すように、各画素Ｐは、光透過領域ＴＡと表示領域ＤＡとを含む。各画素Ｐにおいて、光透過領域ＴＡと表示領域ＤＡは第１の方向に並んで配列される。本実施例では、図２に示すように、各画素Ｐにおいて、光透過領域ＴＡと表示領域ＤＡは、左右に配置されており、光透過領域ＴＡは、表示領域ＤＡの左側に位置している。当業者にとって理解されるように、他の実施例では、光透過領域ＴＡは表示領域ＤＡの右側に位置してもよく、いくつかの実施例では、一部の画素において光透過領域ＴＡは表示領域ＤＡの左側に位置し、他の画素において光透過領域ＴＡは表示領域ＤＡの右側に位置してもよい。

図３は、本開示のいくつかの実施例による画素の表示領域の断面構造概略図を示しており、図３に示すように、画素Ｐの表示領域ＤＡにおいて、図３に示すように、ベース基板１０に第１の金属層２０、第１の絶縁層３０、アクティブ材料層４０、第２の絶縁層５０、第２の金属層６０、第３の絶縁層７０、第３の金属層８０、第４の絶縁層９０、第５の絶縁層１１０、第１の電極層１２０、画素定義層１３０、発光材料層１４０、第２の電極層１５０、封止層１６０、カラーフィルム層ＣＦ、ブラックマトリックス層ＢＭ、及び封止カバー１７０がこの順に配置される。いくつかの実施例において、第４の絶縁層９０は、省略される。

ベース基板１０及び封止カバー１７０は、例えば、光透過特性が良好なガラス材料で作製され、第１の絶縁層３０は、例えば、バッファ層であり、本明細書においてバッファ層３０と称してもよく、第２の絶縁層５０は、例えば、ゲート絶縁層であり、本明細書においてゲート絶縁層５０と称してもよく、第３の絶縁層７０は、例えば、層間誘電体層であり、本明細書において層間誘電体層７０と称してもよく、第４の絶縁層９０は、例えば、パッシベーション層であり、本明細書においてパッシベーション層９０と称してもよい。第５の絶縁層１１０は、例えば平坦化層であり、本明細書において平坦化層１１０と称してもよい。平坦化層１１０は、例えば樹脂などの有機材料によって形成され、画素定義層１３０も有機材料によって形成される。いくつかの実施例において、平坦化層１１０自体が絶縁の役割を有するため、パッシベーション層９０を設置しなくてもよい。

図３は、画素表示領域の単一のサブ画素の断面層構造を模式的に示したものであり、表示領域が有する層を示すためのものであり、平面図における各層の具体的な位置を示すものではないことが理解される。

図３に示すように、単一のサブ画素は駆動トランジスタＤＴを含み、第１の金属層２０はシールド層２１を含み、前記アクティブ材料層４０は駆動トランジスタＤＴのアクティブ層４１を含み、前記シールド層は駆動トランジスタＤＴのアクティブ層４１をシールドし、外光が駆動トランジスタＤＴのアクティブ層４１に入射してサブ画素の表示に悪影響を及ぼすことを防止することができる。第２の金属層６０は、駆動トランジスタＤＴのゲート６１を含み、第３の金属層８０は、駆動トランジスタＤＴの例えばドレイン等の第１の電極８１と、ソース等の第２の電極８２とを含む。第１の電極層１２０は、例えばアノード層であり、ここではアノード層１２０とも呼ばれ、サブ画素内の発光素子Ｄのアノードを含む。第２の電極層１５０は、例えばカソード層であり、本明細書ではカソード層１５０とも称され、サブ画素における発光素子Ｄのカソードを含む。例示として、封止層１６０は、ベース基板１０と垂直な方向に順次に積層された第１の無機層１６１、有機層１６２、及び第２の無機層１６３を含むことができる。

いくつかの実施例において、カラーフィルム層ＣＦ及びブラックマトリックスＢＭは、カバー１７０に予め形成され、カラーフィルム層ＣＦ及びブラックマトリックスＢＭが形成されたカバー１７０と、ベース基盤１０に封止層１６０が形成された表示基板とを、位置合わせて貼り合わせ、透明表示パネル１００を形成することができる。代替的な実施例において、カラーフィルム層ＣＦは、ベース基板１０を含む表示基板に設置され、例えば、封止層１６０に直接に設置され、または平坦化層１１０と第３の金属層８０との間に位置してもよく、そして、カバー１７０と表示基板とを位置合わせて貼り合わせ、透明表示パネル１００を形成することができる。いくつかの実施例において、ブラックマトリックスＢＭは、さらに互いに異なる色の積層されたカラーフィルタ層ＣＦで代替しでもよい。

いくつかの実施例において、発光材料層１４０は蒸着により全面的に形成され、図３に示すように、例えば、発光素子Ｄはいずれも白色光を発光し、カラーフィルム層ＣＦは、異なるサブ画素に対応する領域において異なる色を透過することにより、カラー表示を実現する。

いくつかの実施例において、発光材料層１４０は、印刷で画素定義層１３０の開口領域に形成され、異なる色のサブ画素は、異なる色の光を発光する発光材料層１４０を印刷することができ、この場合、カラーフィルム層ＣＦは省略され、さらに、カバー１７０及びブラックマトリックスも省略され得る。

いくつかの実施例において、光を透過しないか又は光透過効果がよくない第１の金属層２０、第２の金属層６０、第３の金属層８０、アノード層１２０、平坦化層１１０、画素定義層１３０、ブラックマトリクスＢＭ、及びカラーフィルム層ＣＦのうちの少なくとも１つの層は、光透過領域ＴＡに設けられず、例えば、上記の各層はいずれも光透過領域ＴＡに設けられず、光透過領域ＴＡの透明効果を保障する。

以下の実施例では、透明表示パネルにおける単一画素構成と、単一画素の画素駆動回路について詳細に説明する。

図４は、図２の領域Ｂの拡大概略図であり、本開示のいくつかの実施例による単一画素の表示領域の平面構造概略図を示し、図４に示すように、画素Ｐの表示領域ＤＡは、第１のサブ画素、第２のサブ画素、第３のサブ画素および第４のサブ画素という４つのサブ画素を含み、例えば、４つのサブ画素はそれぞれ赤色サブ画素、緑色サブ画素、青色サブ画素及び白色サブ画素であることができる。当業者が理解されるように、各サブ画素がサブ画素駆動回路と、サブ画素駆動回路に位置する発光素子Ｄとを備え、そして、各サブ画素のサブ画素駆動回路がその対応的な発光素子Ｄを駆動できるように確保されていれば、４つのサブ画素の発光素子は、実際の必要に応じてその形状及び配置を調整することができる。本技術分野において、画素定義層は、発光素子の発光領域の位置および形状を制限し、前記発光素子の発光材料層は画素定義層の開口に配置され、実際の必要に応じて画素定義層の開口位置および形状を調整して、有機発光素子の発光材料層の位置および形状を調整することができる。

各サブ画素の構造及び位置関係を明確に表現するために、図４では、各サブ画素の発光素子及び各発光素子を取り囲む画素定義層を図示していない。主に第１のサブ画素、第２のサブ画素、第３のサブ画素及び第４のサブ画素のサブ画素駆動回路、すなわち第１のサブ画素駆動回路ＳＰＣ１、第２のサブ画素駆動回路ＳＰＣ２、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４を示したが、図４に示すように、第１のサブ画素駆動回路ＳＰＣ１、第２のサブ画素駆動回路ＳＰＣ２、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４はいずれも第２の方向Ｙに延在し、画素Ｐにおいて第１の方向Ｘに順次並んで配列されており、第１のサブ画素駆動回路ＳＰＣ１、第２のサブ画素駆動回路ＳＰＣ２、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４が画素Ｐの画素駆動回路を構成している。したがって、図４を、本開示のいくつかの実施例による単一画素に対する画素駆動回路の構成概略図としてもよい。本実施例では、第１のサブ画素駆動回路ＳＰＣ１、第２のサブ画素駆動回路ＳＰＣ２、第３のサブ画素駆動回路ＳＰＣ３、及び第４のサブ画素駆動回路ＳＰＣ４が、前記画素Ｐの光透過領域ＴＡから順に離れて並んでいる。

本実施例では４つのサブ画素を有する画素構造を例に挙げて説明したが、当業者にとって理解されるように、他の実施例では、単一画素は他の数のサブ画素、例えば赤色サブ画素、緑色サブ画素及び青色サブ画素という３つのサブ画素を有してもよい。

図５は、本開示の実施例による単一サブ画素の回路図であり、以下、図４及び図５に関連して、本開示の実施例による単一画素Ｐについて解釈して説明する。

図４に示すように、各画素Ｐは、１本の第１のゲート線ＧＬ１、１本の第２のゲート線ＧＬ２、１本の第１の電源線ＶＤＤＬ、１本の第２の電源線ＶＳＳＬ、１本の検出線ＳＬ、及び、４本のデータラインＤＬに対応している。図５に示すように、第１のサブ画素駆動回路ＳＰＣ１、第２のサブ画素駆動回路ＳＰＣ２、第３のサブ画素駆動回路ＳＰＣ３、及び第４のサブ画素駆動回路ＳＰＣ４のそれぞれは、第１のトランジスタＴ１（スイッチングトランジスタＴ１ともいう）、第２のトランジスタＴ２（駆動トランジスタＴ２ともいう）、及び第３のトランジスタＴ３（検出トランジスタＴ３ともいう）、及び蓄積容量Ｃｓｔを備えている。第１のゲート線ＧＬ１は各サブ画素駆動回路に第１の制御信号Ｇ１を提供し、第２のゲート線ＧＬ２は各サブ画素に第２の制御信号Ｇ２を提供し、第１のデータラインＤＬ１、第２のデータラインＤＬ２、第３のデータラインＤＬ３及び第４のデータラインＤＬ４はそれぞれ第１のサブ画素駆動回路ＳＰＣ１、第２のサブ画素駆動回路ＳＰＣ２、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４にデータ信号Ｄａｔａを提供し、第１の電源線ＶＤＤＬは各サブ画素駆動回路に一定の第１の電圧信号、例えばＶＤＤ電圧信号を提供し、第２の電源線ＶＳＳＬは各サブ画素駆動回路に一定の第２の電圧信号、例えばＶＳＳ電圧信号を提供する。検出線ＳＬは、各画素駆動回路にリセット信号を提供するとともに、例えば第２のトランジスタＴ２の閾値電圧の各サブ画素駆動回路の電気的な特性をサンプリング検出することにより、外部補償を行い、良好な表示効果を取得する。

具体的には、各サブ画素駆動回路は、スイッチングトランジスタＴ１、駆動トランジスタＴ２、検出トランジスタＴ３、および蓄積容量Ｃｓｔを有する。駆動トランジスタＴ２は、図３の駆動トランジスタＤＴであり、スイッチングトランジスタＴ１のゲートは、第１のゲート線ＧＬ１によって提供される第１の制御信号Ｇ１を受信し、スイッチングトランジスタＴ１の第１の電極は、例えばドレインであり、データラインＤＬによって提供されるデータ信号Ｄａｔａを受信し、スイッチングトランジスタＴ１の第２の電極は、例えばソースであり、蓄積容量Ｃｓｔの第２の容量電極ＣｓｔＥ２および駆動トランジスタＴ２のゲートに電気的に接続され、これらの三者は、第１のノードＧで電気的に接続され、スイッチングトランジスタＴ１は、第１の制御信号Ｇ１に応答して駆動トランジスタＴ２のゲートおよび蓄積容量Ｃｓｔにこのデータ信号Ｄａｔａを書き込むように配置される。

駆動トランジスタＴ２の第１の電極は、例えば、ドレインであり、第１の電源接続線ＶＤＤＬＳによって第１の電源線ＶＤＤＬに電気的に接続され、第１の電源線ＶＤＤＬから提供される第１の電圧信号、例えば、ＶＤＤ電圧信号を受信し、駆動トランジスタＴ２の第２の電極は、例えば、ソースであり、蓄積容量Ｃｓｔの第２の容量電極ＣｓｔＥ２に電気的に接続され、発光素子Ｄのアノードに電気的に接続されるように配置され、駆動トランジスタＴ２は、駆動トランジスタＴ２のゲートの電圧の制御によって発光素子Ｄを駆動するための電流を制御するように配置される。

検出トランジスタＴ３のゲートは、第２のゲート線ＧＬ２から提供される第２の制御信号Ｇ２を受信し、検出トランジスタＴ３の第１の電極は、例えばソースであり、駆動トランジスタＴ２の第２の電極及び蓄積容量Ｃｓｔの第１の容量電極ＣｓｔＥ１に電気的に接続され、三者は、第２のノードＳで電気的に接続され、検出トランジスタＴ３の第２の電極は、例えばドレインであり、検出接続線ＳＬＳによって検出線ＳＬに電気的に接続され、検出線ＳＬからリセット信号を取得し、検出線ＳＬにサンプリング検出信号ＳＥＮを提供し、検出トランジスタＴ３は、第２の制御信号Ｇ２に応答して前記サブ画素駆動回路の電気的特性を検出して外部補償を実現するように配置され、当該電気的な特性は、例えば、スイッチングトランジスタＴ１の閾値電圧、及び／又は、キャリア遷移率、あるいは発光素子の閾値電圧、駆動電流などを含む。

発光素子Ｄのアノードは、駆動トランジスタＴ２の第２の電極、例えばソースに電気的に接続され、発光素子Ｄのカソードは、第２の電源線ＶＳＳＬに電気的に接続され、例えばスルーホールによって電気的に接続されてＶＳＳ電圧信号が入力される。発光素子Ｄは、これに流れる電流に基づいて発光を実現し、発光強度は発光素子Ｄに流れる電流の強度によって定まる。

いくつかの実施例では、蓄積容量Ｃｓｔは、第１の容量電極ＣｓｔＥ１に電気的に接続された第３の容量電極ＣｓｔＥ３を備える。第１の容量電極ＣｓｔＥ１、第２の容量電極ＣｓｔＥ２及び第３の容量電極ＣｓｔＥ２は、ベース基板１０に順に積層されている。第１の容量電極ＣｓｔＥ１と第２の容量電極ＣｓｔＥ２は、互いに重なる領域を有し、第１の容量電極ＣｓｔＥ１と第２の容量電極ＣｓｔＥ２は、第１の容量を構成する。第３の容量電極ＣｓｔＥ３と第２の容量電極ＣｓｔＥ２は、互いに重なる領域を有し、第３の容量電極ＣｓｔＥ３と第２の容量電極ＣｓｔＥ２は、第２の容量を構成し、蓄積容量Ｃｓｔは第１の容量及び第２の容量の並列接続と見ることができ、これによって、蓄積容量Ｃｓｔの容量値が増加する。

本開示の実施例で用いられるトランジスタは、薄膜トランジスタ又は電界効果トランジスタ又は他の特性が同じスイッチング素子であってもよく、本開示の実施例では、薄膜トランジスタを例に説明する。ここで用いられるトランジスタのソース、ドレインは、構造的に対称であることができ、そのソース、ドレインは構造的に区別がなくてもよい。本開示の実施例において、トランジスタのゲート以外の２つの電極を区別するために、その一方の電極が第１の電極であり、他方の電極が第２の電極であることが直接的に説明される。また、トランジスタの特性に応じて、トランジスタをＮ型トランジスタおよびＰ型トランジスタに分けることができる。トランジスタがＰ型トランジスタである場合、ターンオン電圧はローレベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ、またはその他の適切な電圧）であり、ターンオフ電圧はハイレベル電圧（例えば、５Ｖ、１０Ｖ、またはその他の適切な電圧）であり、トランジスタがＮ型トランジスタである場合、ターンオン電圧は、ハイレベル電圧（例えば、５Ｖ、１０Ｖ、又は他の適切な電圧）であり、ターンオフ電圧は、ローレベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ、又は他の適切な電圧）である。なお、本明細書における説明では、トランジスタがＮ型トランジスタである例を用いて説明するが、本開示を限定するものではない。

図４に示すように、単一画素Ｐの対応領域内、すなわち図４に示す範囲内では、第１のゲート線ＧＬ１及び第２のゲート線ＧＬ２はいずれも第１の方向Ｘに延び、例えば直線状となり、第１のゲート線ＧＬ１及び第２のゲート線ＧＬ２はそれぞれ光透過領域ＴＡの両側に設けられ、すなわち光透過領域ＴＡは第１のゲート線ＧＬ１と第２のゲート線ＧＬ２の間に挟まれる。他の実施例において、第１のゲート線ＧＬ１及び第２のゲート線ＧＬ２は光透過領域ＴＡ内に穿設されてもよい。単一画素Ｐの対応領域内、すなわち図４に示す範囲内では、第１の電源線ＶＤＤＬ、第２の電源線ＶＳＳＬ、検出線ＳＬ及び４本のデータラインＤＬはいずれも第２の方向Ｙに延び、例えば直線状となる。具体的には、検出線ＳＬは、第２のサブ画素駆動回路ＳＰＣ２、第３のサブ画素駆動回路ＳＰＣ３の間に位置している。第１のデータラインＤＬ１及び第２のデータラインＤＬ２は、第１のサブ画素駆動回路ＳＰＣ１と第２のサブ画素駆動回路ＳＰＣ２との間に設けられ、第１のデータラインＤＬ１は第２のデータラインＤＬ２よりも第１のサブ画素駆動回路ＳＰＣ１に近く、第２のデータラインＤＬ２は第１のデータラインＤＬ１よりも第２のサブ画素駆動回路ＳＰＣ２に近く、すなわち、第１のデータラインＤＬ１は第１のサブ画素駆動回路ＳＰＣ１と第２のデータラインＤＬ２との間に位置し、第２のデータラインＤＬ２は第１のデータラインＤＬ１と第２のサブ画素駆動回路ＳＰＣ２との間に位置する。第３のデータラインＤＬ３及び第４のデータラインＤＬ４は、第３のサブ画素駆動回路ＳＰＣ３と第４のサブ画素駆動回路ＳＰＣ４との間に設けられ、第３のデータラインＤＬ３は第４のデータラインＤＬ４よりも第３のサブ画素駆動回路ＳＰＣ３に近く、第４のデータラインＤＬ４は第３のデータラインＤＬ３よりも第４のサブ画素駆動回路ＳＰＣ４に近く、すなわち、第３のデータラインＤＬ３は第３のサブ画素駆動回路ＳＰＣ３と第４のデータラインＤＬ４との間に位置し、第４のデータラインＤＬ４は第３のデータラインＤＬ３と第４のサブ画素駆動回路ＳＰＣ４との間に位置する。第２の電源線ＶＳＳＬは、第１のサブ画素駆動回路ＳＰＣ１の第１のデータラインＤＬ１から遠い側、すなわち光透過領域ＴＡと第１のサブ画素駆動回路ＳＰＣ１との間に位置し、第１の電源線ＶＤＤＬは、第４のサブ画素駆動回路ＳＰＣ４の第４のデータラインＤＬ４から遠い側に位置する。本実施例では、第１のサブ画素駆動回路ＳＰＣ１の構成と第４のサブ画素駆動回路ＳＰＣ４の構成とが検出線ＳＬに対して鏡面対称であり、第２のサブ画素駆動回路ＳＰＣ２の構成と第３のサブ画素駆動回路ＳＰＣ３の構成とが検出線ＳＬに対して鏡面対称である。

図４、図６～図１４は、本開示の実施例の表示パネルの製造過程の概略図であり、透明表示パネルの１つの画素Ｐの構造を示し、本実施例において、透明表示パネルがトップエミッション型ＯＬＥＤ表示パネルである場合を例に挙げて説明する。単一画素Ｐは、表示領域ＤＡ及び光透過領域ＴＡを含み、表示領域ＤＡには、光透過領域ＴＡから順次遠くに配列された第１のサブ画素駆動回路ＳＰＣ１、第２のサブ画素駆動回路ＳＰＣ２、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４が設けられ、各々のサブ画素の画素駆動回路は、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３及び蓄積容量Ｃｓｔを含む。

図６は、本開示のいくつかの実施例に係る透明表示パネルの製造工程において、第１の金属層のパターンを形成した後の単一画素の平面構造概略図であり、図７は、図６の線Ａ－Ａに沿った断面構造概略図である（なお、図６の線Ａ－Ａによる切断位置は、以下の他の図の線Ａ－Ａによる切断位置と一致する）。図６および図７に示すように、まず、ベース基板に第１の金属層２０のパターンを形成する。具体的に、ベース基板１０に第１の金属フィルムを蒸着し、パターニング工程を通じて第１の金属フィルムをパターニングし、ベース基板１０にシールド層２１及び検出接続線ＳＬＳを含む第１の金属層２０のパターンを形成する。各サブ画素駆動回路は、１つのシールド層２１を含んでおり、検出接続線ＳＬＳは、４つのサブ画素駆動回路に跨って第１の方向Ｘに延在する帯状構造となっている。検出接続線ＳＬＳは、後に形成される検出線ＳＬに接続されるように配置され、これにより、検出線ＳＬが各サブ画素駆動回路にリセット信号を提供し、各サブ画素駆動回路の電気的な特性、例えば第２のトランジスタＴ２の閾値電圧をサンプリング検出し、外部補償を実現する。いくつかの実施例では、シールド層２１は、細長い矩形であり、第２の方向Ｙに延在する。シールド層２１は、後に形成される各トランジスタのチャネルに対して遮光処理を行うように配置され、これにより、トランジスタに照射される光強度を低減し、リーク電流を低減して、トランジスタ特性への光照射の影響を低減する。シールド層２１の中央部（点線枠で囲んだ部分）は、第１の容量の一方の容量電極、すなわち第１の容量電極ＣｓｔＥ１とし、後に形成される第２の容量電極ＣｓｔＥ２とで第１の容量を形成するように配置されている。第２の方向Ｙにおいて、シールド層２１の長さは、後に形成されるスイッチングトランジスタＴ１のゲートと検出トランジスタＴ３のゲートとの間の距離よりも長い。いくつかの実施例において、シールド層２１の長さは、後に形成されるスイッチングトランジスタＴ１のドレインと第３のトランジスタＴ３のドレインとの間の距離よりも長い。図４及び図６を参照すると、第１のサブ画素駆動回路ＳＰＣ１における第１の金属層２０のパターンと第４のサブ画素駆動回路ＳＰＣ４における第１の金属層２０のパターンとは、後に形成される検出線ＳＬに対して鏡面対称である。第２のサブ画素駆動回路ＳＰＣ２における第１の金属層２０のパターンと、第３のサブ画素駆動回路ＳＰＣ３における第１の金属層２０のパターンとは、後に形成される検出線ＳＬに対して鏡像対称である。このパターニング工程の後、表示領域ＤＡにはシールド層２１及び検出接続線ＳＬＳが形成され、光透過領域ＴＡには第１の金属層が配置されない。

図８は、本開示のいくつかの実施例に係る透明表示パネルの製造工程において、アクティブ材料層のパターンを形成した後の単一画素の平面構造概略図であり、図９は、図８のＡ－Ａに沿った断面構造概略図である。次に、図８及び図９に示すように、アクティブ材料層４０のパターンを形成し、具体的には、前記パターンが形成されたベース基板１０に、第１の絶縁フィルム及び例えば金属酸化物フィルムというアクティブ材料フィルムを順次蒸着し、パターニング工程によりアクティブ材料フィルムをパターニングして、第１の金属層２０のパターンを覆う第１の絶縁層３０および第１の絶縁層３０に形成されたアクティブ材料層４０のパターンを形成する。アクティブ材料層４０は、各サブ画素駆動回路に設けられたスイッチングトランジスタＴ１のアクティブ層（第１のアクティブ層Ｔ１ａともいう）、駆動トランジスタＴ２のアクティブ層（第２のアクティブ層Ｔ２ａともいう）、検出トランジスタＴ３のアクティブ層（第３のアクティブ層Ｔ３ａともいう）、及び第２の容量電極ＣｓｔＥ２を含む。第２の容量電極ＣｓｔＥ２のベース基板１０での正投影と第１の容量電極ＣｓｔＥ１のベース基板１０での正投影とは、重なる領域があり、第１の容量電極ＣｓｔＥ１と第２の容量電極ＣｓｔＥ２とが第１の容量を形成する。

いくつかの実施例によって、第１のアクティブ層Ｔ１ａ、第２のアクティブ層Ｔ２ａ、及び第３のアクティブ層Ｔ３ａのベース基板１０での正投影と、シールド層２１のベース基板１０での正投影とが重なる領域があるので、シールド層２１は、スイッチングトランジスタＴ１、駆動トランジスタＴ２、及び検出トランジスタＴ３のチャネル領域をシールドし、チャネルへの光の影響を避け、漏れ電流の発生によるチャネルの影響によって表示効果に影響を与えることを防止することができる。第１のアクティブ層Ｔ１ａ、第２のアクティブ層Ｔ２ａ、第３のアクティブ層Ｔ３ａ及び第２の容量電極ＣｓｔＥ２のいずれか二方は、間隔を置いて設置され、すなわち、第１のアクティブ層Ｔ１ａのベース基板１０での正投影、第２のアクティブ層Ｔ２ａのベース基板１０での正投影、第３のアクティブ層Ｔ３ａのベース基板１０での正投影、及び第２の容量電極ＣｓｔＥ２のベース基板１０での正投影の間に、重なる領域がない。これにより、関連要求に応じて、スイッチングトランジスタＴ１、駆動トランジスタＴ２及び検出トランジスタＴ３のチャネルのアスペクト比を設計することができる。いくつかの実施例において、図８及び図９に示すように、第１のサブ画素駆動回路ＳＰＣ１及び第４のサブ画素駆動回路ＳＰＣ４における第２の容量電極ＣｓｔＥ２と第３のアクティブ層Ｔ３ａとの間に間隔領域４２が設けられ、第２のサブ画素駆動回路ＳＰＣ２及び第３のサブ画素駆動回路ＳＰＣ３の第２の容量電極ＣｓｔＥ２の途中には、切欠領域４３が設けられており、間隔領域４２および切欠領域４３には、アクティブ材料層４０が存在していない。いくつかの実施例において、図４及び図８に示すように、第１のサブ画素駆動回路ＳＰＣ１のアクティブ材料層４０のパターンと第４のサブ画素駆動回路ＳＰＣ４のアクティブ材料層４０のパターンとは、後に形成される検出線ＳＬに対して鏡像対称であり、第２のサブ画素駆動回路ＳＰＣ２のアクティブ材料層４０のパターンと第３のサブ画素駆動回路ＳＰＣ３のアクティブ材料層４０のパターンとは、後に形成される検出線ＳＬに対して鏡像対称である。このパターニング工程の後、アクティブ材料層４０のパターンは、表示領域ＤＡに形成され、ベース基板１０およびベース基板１０に設けられた第１の絶縁層３０を含む光透過領域ＴＡに形成されていない。

図１０は、本開示のいくつかの実施例に係る透明表示パネルの製造工程において、第２の金属層のパターンを形成した後の単一画素の平面構造概略図であり、図１１は、図１０の線Ａ－Ａに沿った断面構造概略図である。図１０および図１１に示すように、第２の金属層６０のパターンを形成し、以下の工程を含む。前記パターンが形成されたベース基板１０に、第２の絶縁フィルムおよび第２の金属フィルムを順次蒸着し、パターニング工程により第２の絶縁フィルムおよび第２の金属フィルムをパターニングし、第２の絶縁層５０のパターンおよび第２の絶縁層５０に設けられた第２の金属層６０のパターンを形成する。いくつかの実施例において、第２の絶縁層５０のパターンと、第２の金属層６０のパターンとは、同一のマスクを用いて形成され、同一のパターンを具備している。第２の金属層６０のパターンは、各画素Ｐに対応して形成された第１のゲート線ＧＬ１、第２のゲート線ＧＬ２、第１の電源接続線ＶＤＤＬＳ、第１の補助線６２、第２の補助線６３、並びに、各サブ画素駆動回路に形成されたスイッチングトランジスタＴ１のゲート（第１のゲートＴ１gともいう）、駆動トランジスタＴ２のゲート（第２のゲートＴ２gともいう）、検出トランジスタＴ３のゲート（第３のゲートＴ３gともいう）を含んでいる。第２の金属層６０のパターンは、各サブ画素駆動回路に形成された第１のゲート接続線６４及び第２のゲート接続線６５も含んでいる。図１０に示すように、単一画素Ｐに対応する領域、すなわち図１０に示す領域では、第１のゲート線ＧＬ１及び第２のゲート線ＧＬ２は平行に設けられ、いずれも第１の方向Ｘに沿って直線的に延在し、第１のゲート線ＧＬ１は光透過領域ＴＡの下側に位置し、第２のゲート線ＧＬ２は光透過領域ＴＡの上側に位置している。すなわち光透過領域ＴＡは、第１のゲート線ＧＬ１と第２のゲート線ＧＬ２との間に介在している。各サブ画素駆動回路も、第１のゲート線ＧＬ１と第２のゲート線ＧＬ２との間に介在している。

第１のゲートＴ１gは、第１の方向Ｘに延在し、第１のアクティブ層Ｔ１ａにわたって設けられ、第２の方向Ｙに延在する第１のゲート接続線６４によって、第１のゲート線ＧＬ１に電気的に接続されている。具体的には、第１のゲートＴ１gは、接続端部Ｔ１g１と自由端部Ｔ１g２とを含み、第１のゲート接続線６４は、第１の端部６４１と第２の端部６４２とを含む。第１のゲート接続線６４の第１の端部６４１は、第１のゲート線ＧＬ１に電気的に接続され、第１のゲート接続線６４の第２の端部６４２は、第１のゲートＴ１gの接続端部Ｔ１g１に電気的に接続される。いくつかの実施例において、第１のゲートＴ１g１、第１のゲート接続線６４、及び第１のゲート線ＧＬ１は、一体構造である。第２のゲートＴ２gは、第１の方向Ｘに延在し、第２のアクティブ層Ｔ２ａにわたって設けられ、第２の容量電極ＣｓｔＥ２と重なる領域を有する。第３のゲートＴ３gは、第１の方向Ｘに延在し、第３のアクティブ層Ｔ３ａにわたって設けられ、第２の方向Ｙに延在する第２のゲート接続線６５によって、第２のゲート線ＧＬ２に電気的に接続されている。具体的には、第３のゲートＴ３gは、接続端部Ｔ３g１及び自由端部Ｔ３g２を含み、第２のゲート接続線６５は、第１の端部６５１及び第２の端部６５２を含む。第２のゲート接続線６５の第１の端部６５１は、第２のゲート線ＧＬ２に電気的に接続され、第２のゲート接続線６５の第２の端部６５２は、第３のゲートＴ３gの接続端部Ｔ３g１に電気的に接続されている。いくつかの実施例において、第３のゲートＴ３g、第２のゲート接続線６５、及び第２のゲート線ＧＬ２は、一体構造である。

第１の補助線６２は、第２の電源線ＶＳＳＬが位置する領域に形成され、第２の方向Ｙに延在し、後に形成される第２の電源線ＶＳＳＬに電気的に接続されるように配置されている。これにより、後に形成される第２の電源線ＶＳＳＬがビアホールを介して第１の補助線６２と並列に設けられ、第２の電源線ＶＳＳＬのインピーダンスを効果的に低減する。いくつかの実施例では、第１の補助線６２は、第１のゲートＴ１gと第３のゲートＴ３gとの間に配置される。当業者にとって理解されるように、第１の補助線６２は必須ではなく、いくつかの実施例では省略可能である。

第２の補助線６３は、第１の電源線ＶＤＤＬが位置する領域に形成され、第２の方向Ｙに延在し、後に形成される第１の電源線ＶＤＤＬに電気的に接続されるように配置されている。これにより、後に形成される第１の電源線ＶＤＤＬがビアホールを介して第２の補助線６３と並列に設けられ、第１の電源線ＶＤＤＬのインピーダンスを効果的に低減する。いくつかの実施例では、第２の補助線６３は、第１のゲートＴ１gと第３のゲートＴ３gとの間に配置される。当業者にとって理解されるように、第２の補助線６３は必須ではなく、いくつかの実施例では省略可能である。

第１の電源接続線ＶＤＤＬＳは、第１の方向Ｘに延在し、４つのサブ画素駆動回路にわたって設けられており、後に形成される第１の電源線ＶＤＤＬに電気的に接続されるように配置されている。いくつかの実施例において、第１の電源接続線ＶＤＤＬＳは第２の補助線６３に電気的に接続され、両者は例えば一体構造である。

図１１に示すように、第２の絶縁層５０のパターンは、第２の金属層６０のパターンと同じであり、すなわち、第２の絶縁層５０は、第２の金属層６０の下方に位置し、第２の金属層６０以外の領域には、第２の絶縁層５０が設けられていない。図１０に示すように、第１の電源接続線ＶＤＤＬＳに加えて、第１のサブ画素駆動回路ＳＰＣ１における第２の金属層のパターンと第４のサブ画素駆動回路ＳＰＣ４における第２の金属層のパターンとは、後に形成される検出線ＳＬに対して鏡面対称であり、第２のサブ画素駆動回路ＳＰＣ２における第２の金属層のパターンと第３のサブ画素駆動回路ＳＰＣ３における第２の金属層のパターンとは、後に形成される検出線ＳＬに対して鏡面対称である。

いくつかの実施例において、この工程は、導体化処理をさらに含む。導体化処理は、第２の金属層６０のパターンの形成後、第１のゲートＴ１g、第２のゲートＴ２g及び第３のゲートＴ３gを含む第２の金属層６０のパターンをシールドとしてプラズマ処理を行い、第１のゲートＴ１g、第２のゲートＴ２g及び第３のゲートＴ３gによってシールドされた領域のアクティブ材料層４０（すなわちアクティブ材料層４０と第１のゲートＴ１g、第２のゲートＴ２g及び第３のゲートＴ３gとが重なる領域）をそれぞれトランジスタのチャネル領域とする。第２の金属層６０でシールドされていない領域のアクティブ材料層４０が導体化され、導体化された第２の容量電極ＣｓｔＥ２と導体化されたソースドレイン領域が形成される。今回のパターニング工程の後、第２の金属層６０のパターンは、表示領域ＤＡに形成され、光透過領域ＴＡには形成されず、光透過領域ＴＡは、ベース基板１０及びベース基板１０に設けられた第１の絶縁層３０を含む。

図１２は、本開示のいくつかの実施例に係る透明表示パネルの製造工程において、第３の絶縁層のパターンを形成した後の単一画素の平面構造概略図であり、図１３は、図１２の線Ａ－Ａに沿った断面構造概略図である。図１２および図１３に示すように、次に、第３の絶縁層７０のパターンを形成する。第３の絶縁層７０のパターンを形成することは、以下の工程を含む。すなわち、上記パターンが形成されたベース基板１０に第３の絶縁フィルムを蒸着し、パターニング工程により第３の絶縁フィルムをパターニングして上記構造を覆う第３の絶縁層７０のパターンを形成し、第３の絶縁層７０に複数のビアホールが設けられており、複数のビアホールは、第１のゲートＴ１gの両側に位置する第１のビアホールＶ１と第２のビアホールＶ２、第２のゲートＴ２gの両側に位置する第３のビアホールＶ３と第４のビアホールＶ４、第３のゲートＴ３gの両側に位置する第５のビアホールＶ５と第６のビアホールＶ６、検出接続線ＳＬＳと検出線との交差位置に位置する第７のビアホールＶ７と、検出接続線ＳＬＳと検出トランジスタＴ３のドレインとの交差位置に位置する第８のビアホールＶ８、第２のゲートＴ２gと第２の容量電極ＣｓｔＥ２の境界に位置する第９のビアホールＶ９、アクティブ材料層４０が覆われていないシールド層２１の位置、例えば、間隔領域４２または切欠領域４３の位置に位置する第１０のビアホールＶ１０、第１４のビアホールＶ１４、第１の補助線６２の位置に位置する複数の第１１のビアホールＶ１１と、第２の補助線６３の位置に位置する複数の第１２のビアホールＶ１２、を含む。

第１のビアホールＶ１および第２のビアホールＶ２内の第３の絶縁層７０は、エッチングされ、第１のアクティブ層Ｔ１ａの両端の表面を露出する。第３のビアホールＶ３は第１の電源接続線ＶＤＤＬＳと第２のアクティブ層Ｔ２ａとの境界に配置され、第３のビアホールＶ３内の第３の絶縁層７０はエッチングされ、第２のアクティブ層Ｔ２ａの表面及び第１の電源接続線ＶＤＤＬＳの表面を露出し、第４のビアホールＶ４内の第３の絶縁層７０はエッチングされ、第２のアクティブ層Ｔ２ａの表面を露出する。第５のビアホールＶ５および第６のビアホールＶ６内の第３の絶縁層７０はエッチングされ、第３のアクティブ層Ｔ３ａの両端の表面を露出する。第７のビアホールＶ７は、検出接続線ＳＬＳと後に形成される検出線ＳＬとが重なる位置に配置され、各サブ画素駆動回路内に１つの第８のビアホールＶ８が形成され、第７のビアホールＶ７および第８のビアホールＶ８内の第１の絶縁層３０および第３の絶縁層７０はエッチングされ、検出接続線ＳＬＳの表面を露出する。第９のビアホールＶ９は、第２のゲートＴ２gと第２の容量電極ＣｓｔＥ２との境界に位置し、第９のビアホールＶ９内の第３の絶縁層７０がエッチングされ、第２のゲートＴ２gの表面及び第２の容量電極ＣｓｔＥ２の表面を露出する。第１のサブ画素駆動回路ＳＰＣ１及び第４のサブ画素駆動回路ＳＰＣ４中の第１０のビアホールＶ１０のベース基板１０での正投影は、第２の容量電極ＣｓｔＥ２と第３のアクティブ層Ｔ３ａとの間の間隔領域４２のベース基板１０での正投影内に位置し、第２のサブ画素駆動回路ＳＰＣ２及び第３のサブ画素駆動回路ＳＰＣ３中の第１０のビアホールＶ１０のベース基板での正投影は、第２の容量電極ＣｓｔＥ２の中部の切欠領域４３のベース基板１０での正投影内に位置する。第１０のビアホールＶ１０内の第１の絶縁層３０および第３の絶縁層７０は、エッチングされ、シールド層２１の表面を露出する。

第１４のビアホールＶ１４内の第３の絶縁層７０はエッチングされ、第１の絶縁層３０を露出する。第１４のビアホールＶ１４は、工程の対称性のために設計され、第２のサブ画素駆動回路ＳＰＣ２及び第３のサブ画素駆動回路ＳＰＣ３のみに形成されており、それのベース基板１０での正投影は、第２の容量電極ＣｓｔＥ２の中部の切欠領域４３のベース基板１０での正投影内に位置し、第１のサブ画素駆動回路ＳＰＣ１及び第４のサブ画素駆動回路ＳＰＣ４に存在しない。以降の工程では、各サブ画素駆動回路にはいずれもアノードに接続するための第１３のビアホールＶ１３が形成される。第１のサブ画素駆動回路ＳＰＣ１及び第４のサブ画素駆動回路ＳＰＣ４において、後に形成される第１３のビアホールＶ１３は、第３の絶縁層７０のみを貫通する第６のビアホールＶ６を覆ってブッシュホールを形成し、第２のサブ画素駆動回路ＳＰＣ２及び第３のサブ画素駆動回路ＳＰＣ３において、後に形成される第１３のビアホールＶ１３は、切欠領域４３に位置し、第１０のビアホールＶ１０に近く、サブ画素駆動回路の工程対称性のために、第２のサブ画素駆動回路ＳＰＣ２及び第３のサブ画素駆動回路ＳＰＣ３での第１３のビアホールＶ１３がある位置に、第１のサブ画素駆動回路ＳＰＣ１及び第４のサブ画素駆動回路ＳＰＣ４における第６のビアホールＶ６と類似する第１４のビアホールＶ１４が形成され、これにより、後に形成される第１３のビアホールＶ１３は、第１４のビアホールＶ１４を覆ってブッシュホールを形成する。第１４のビアホールＶ１４は必須ではなく、いくつかの実施例では設けられなくてもよい。

第１１のビアホールＶ１１は第１の補助線６２に位置し、すなわち、の複数の第１１のビアホールＶ１１のベース基板１０での正投影は、第１の補助線６２のベース基板１０での正投影内に落ち込む。複数の第１１のビアホールＶ１１は離間して設けられ、第１１のビアホールＶ１１内の第３の絶縁層７０がエッチングされ、第１の補助線６２の表面を露出する。

複数の第１２のビアホールＶ１２は、第２の補助線６３に位置し、複数の第１２のビアホールＶ１２のベース基板１０での正投影は、第２の補助線６３のベース基板１０での正投影内に落ち込む。複数の第１２のビアホールＶ１２が離間して設けられ、第１２のビアホールＶ１２内の第３の絶縁層７０がエッチングされ、第２の補助線６３の表面を露出する。今回のパターニング工程の後、複数のビアホールパターンが表示領域ＤＡに形成され、光透過領域ＴＡは、ベース基板１０上に積層された第１の絶縁層３０と第３の絶縁層７０とを含む。

図４は、本開示のいくつかの実施例に係る透明表示パネルの製造工程において、第３の金属層のパターンを形成した後の単一画素の平面構造概略図であり、図１４は、図４の線Ａ－Ａに沿った断面構造概略図である。図４および図１４に示すように、次に、第３の金属層８０のパターンを形成し、具体的には、上記パターンが形成されたベース基板に、第３の金属フィルムを蒸着し、パターニング工程により、第３金属フィルムをパターニングして、第３の絶縁層７０に第３の金属層パターンを形成する。第３の金属層８０は、各画素Ｐに対応する第１の電源線ＶＤＤＬ、第２の電源線ＶＳＳＬ、検出線ＳＬ及び４本のデータラインＤＬと、各サブ画素に形成されたスイッチングトランジスタＴ１のソース及びドレイン（第１のソースＴ１ｓ及び第１のドレインＴ１ｄともいう）、駆動トランジスタＴ２のソース及びドレイン（第２のソースＴ２ｓ及び第２のドレインＴ２ｄともいう）、検出トランジスタＴ３のソース及びドレイン（第３のソースＴ３ｓ及び第３のドレインＴ３ｄともいう）、第３の容量電極ＣｓｔＥ３とを備え、図１４は、図４の線Ａ－Ａに沿う断面概略図である。図４及び図１４に示すように、第１のドレインＴ１ｄ及び第１のソースＴ１ｓは、それぞれ第１のビアホールＶ１及び第２のビアホールＶ２によって、第１のゲートＴ１gの両側にある第１のアクティブ層Ｔ１ａの導体化端部に電気的に接続され、スイッチングトランジスタＴ１を形成する。第２のドレインＴ２ｄ及び第２のソースＴ２ｓは、それぞれ第３のビアホールＶ３及び第４のビアホールＶ４によって、第２のゲートＴ２gの両側にある第２のアクティブ層Ｔ２ａの導体化端部に電気的に接続され、駆動トランジスタＴ２を形成し、そして、第２のドレインＴ２ｄは、第３のビアホールＶ３によって、第１の電源接続線ＶＤＤＬＳに電気的に接続される。第３のドレインＴ３ｄと第３のソースＴ３ｓは、それぞれ第５のビアホールＶ５と第６のビアホールＶ６によによって、第３のゲートＴ３gの両側にある第３のアクティブ層Ｔ３ａの導体化端部に電気的に接続され、検出トランジスタＴ３を形成する。また、第３のドレインＴ３ｄは、第８のビアホールＶ８を介して検出接続線ＳＬＳに電気的に接続され、検出線ＳＬは、第７のビアホールを介して、検出接続線ＳＬＳに電気的に接続され、これにより、検出線は、各サブ画素駆動回路の検出トランジスタＴ３のドレインＴ３ｄに電気的に接続されている。第１のソースＴ１ｓは、図５の第１のノードＧと理解すべきである第９のビアホールＶ９によって、第２のゲートＴ２ｇ及び第２の容量電極ＣｓｔＥ２に電気的に接続される。第３の容量電極ＣｓｔＥ３は、第１０のビアホールＶ１０によって、シールド層２１に電気的に接続され、第１４のビアホールＶ１４を充填する。第３の容量電極ＣｓｔＥ３は、第２のソースＴ２ｓ及び第３のソースＴ３ｓに電気的に接続されており、一体構造であってもよい。第２の電源線ＶＳＳＬは、複数の第１１のビアホールＶ１１を介して、第１の補助線６２に電気的に接続されており、第２の電源線ＶＳＳＬの伝送抵抗を低減する。第１の電源線ＶＤＤＬは、複数の第１２のビアホールＶ１２を介して、第２の補助線６３に電気的に接続され、第１の電源線ＶＤＤＬの伝送抵抗を低減し、第２の補助線６３を介して、第１の電源接続線ＶＤＤＬＳを介して駆動トランジスタＴ２の第２のドレインＴ２ｄにＶＤＤ電圧信号を伝達する。図４に示すように、第１のサブ画素駆動回路ＳＰＣ１における第３の金属層８０のパターンと、第４のサブ画素駆動回路ＳＰＣ４における第３の金属層８０のパターンとは、後に形成された検出線ＳＬに対して鏡面対称であり、第２のサブ画素駆動回路ＳＰＣ２における第３の金属層８０のパターンと、第３のサブ画素駆動回路ＳＰＣ３における第３の金属層８０のパターンとは、後に形成された検出線ＳＬに対して鏡面対称である。

今回のパターニング工程の後、第３の金属層８０のパターンは、表示領域ＤＡに形成され、光透過領域ＴＡに形成されず、光透過領域ＴＡは、ベース基板１０と、ベース基板１０に設けられた第１の絶縁層３０、第３の絶縁層７０と、を含む。

図１５は、本開示のいくつかの実施例による透明表示パネルの製造工程において、第４の絶縁層及び平坦化層のパターンを形成した後の単一画素の平面構造概略図であり、図１６は、図１５のＡ－Ａに沿った断面構造概略図である。次に、図１５及び図１６に示すように、第４の絶縁層９０及び平坦化層１１０のパターンを形成し、具体的には、上記パターンが形成されたベース基板１０に、先ず、第４の絶縁フィルムを蒸着し、第４の絶縁フィルムに対するパターニング工程、例えば露光、現像、エッチング等により、各サブ画素駆動回路におけるビアホールを有する第４の絶縁層９０のパターンを形成する。そして、第４の絶縁層９０のパターンが形成されたベース基板１０に平坦化膜を塗布し、平坦化膜に対するパターニング工程、例えば露光、現像、エッチングなどによって、平坦化層１１０のパターンを形成し、平坦化層１１０のパターンは、画素Ｐの表示領域ＤＡにのみ設けられ、光透過領域ＴＡには設けられず、平坦化層１１０のパターンも各サブ画素駆動回路におけるビアホールを有し、各サブ画素駆動回路において、平坦化層１１０のビアホールと第４の絶縁層９０のビアホールとが整合し、両者が平坦化層１１０と第４の絶縁層９０とを貫通する第１３のビアホールＶ１３を構成し、第１３のビアホールＶ１３のサイズは、他のビアホールよりも著しく大きい。いくつかの実施例において、図１５及び図１６に示したように、第１のサブ画素駆動回路ＳＰＣ１及び第４のサブ画素駆動回路ＳＰＣ４において、第１３のビアホールＶ１３は、検出トランジスタＴ３のソースＴ３ｓの位置に位置し、具体的には、第１３のビアホールＶ１３は第６のビアホールＶ６を覆い、すなわち、第6のビアホールV6のベース基板10での正投影は、第13のビアホールV13のベース基板10での正投影以内に落ち込み、これにより、レイアウトスペースを節約し、後に形成される画素定義層の開口領域を最大限に大きくすることができる。第１３のビアホールＶ１３内の第４の絶縁層９０および平坦化層１１０は、エッチングされ、検出トランジスタＴ３のソースＴ３ｓの表面を露出する。第２のサブ画素駆動回路ＳＰＣ２及び第３のサブ画素駆動回路ＳＰＣ３において、第１３のビアホールＶ１３は、第２の容量電極ＣｓｔＥ２の開口４３の位置に位置し、第１０のビアホールＶ１０に隣接し、いくつかの実施例において、第１３のビアホールＶ１３は第１４のビアホールＶ１４を覆い、すなわち、第１４のビアホールＶ１４のベース基板１０での正投影は、ベース基板１０への第１３のビアホールＶ１３の正投影内に落ち込み、これにより、第１のサブ画素駆動回路ＳＰＣ１及び第４のサブ画素駆動回路ＳＰＣ４におけるブッシュホールと類似する構成が形成され、工程の均一性が向上する。第１３のビアホールＶ１３内の第４の絶縁層９０および平坦化層１１０は、エッチングされ、第３の容量電極ＣｓｔＥ３の表面を露出する。各サブ画素駆動回路において、第１３のビアホールＶ１３は、第１０のビアホールＶ１０に隣接し、両者は第２の方向Ｙに面一であり、すなわち、第１３のビアホールＶ１３の中心と第１０のビアホールＶ１０の中心とを結ぶ直線は、第２の方向Ｙと平行である。第１のサブ画素駆動回路ＳＰＣ１及び第４のサブ画素駆動回路ＳＰＣ４において、第１３のビアホールＶ１３は、第１０のビアホールＶ１０よりも第２のゲート線ＧＬ２に近く、第２のサブ画素駆動回路ＳＰＣ２及び第３のサブ画素駆動回路ＳＰＣ３において、第１３のビアホールＶ１３は第１０のビアホールＶ１０よりも第２のゲート線ＧＬ２から遠くなる。当業者にとって理解されるように、各サブ画素駆動回路の第１０のビアホールＶ１０は、第４の絶縁層９０および平坦化層１１０によってシールドされるべきであるが、第１０のビアホールＶ１０と第１３のビアホールＶ１３との位置関係を明確に示すために、図１５では、各サブ画素駆動回路の第１０のビアホールＶ１０を点線で図示した。図１５に示すように、第１のサブ画素駆動回路ＳＰＣ１における第４の絶縁層９０及び平坦化層１１０のパターンと、第４のサブ画素駆動回路ＳＰＣ４における第４の絶縁層９０及び平坦化層１１０のパターンとは、後に形成された検出線ＳＬに対して鏡像対称であり、第２のサブ画素駆動回路ＳＰＣ２における第４の絶縁層９０及び平坦化層１１０のパターンと、第３のサブ画素駆動回路ＳＰＣ３における第４の絶縁層９０及び平坦化層１１０のパターンとは、後に形成された検出線ＳＬに対して鏡像対称である。今回のパターニング工程の後、光透過領域ＴＡは、ベース基板１０に積層された第１の絶縁層３０、第３の絶縁層７０、第４の絶縁層９０を含む。

図１７は、本開示の実施例に係る透明表示パネルの製造工程において、アノード層のパターンを形成した後の単一画素の平面構造概略図であり、図１８は、図１７の線Ａ－Ａに沿った断面構造概略図である。次に、図１７および図１８に示すように、アノード層１２０のパターンを形成する。具体的には、上記パターンが形成されたベース基板に、透明導電性薄膜、例えばＩＴＯ、ＩＺＯを積層し、パターニング工程により、透明導電性薄膜をパターニングして、平坦化層１１０にアノード層１２０のパターンを形成し、アノード層１２０は、少なくとも各サブ画素の発光素子Ｄのアノード１２００、すなわち、第１のサブ画素の第１の発光素子の第１のアノード１２０１、第２のサブ画素の第２の発光素子の第２のアノード１２０２、第３のサブ画素の第３の発光素子の第３のアノード１２０３、第４のサブ画素の第４の発光素子の第４のアノード１２０４を含む。各サブ画素駆動回路における駆動トランジスタＴ２のソースＴ２ｓ、検出トランジスタＴ３のソースＴ３ｓ及び第３の容量電極ＣｓｔＥ３は、互いに接続された一体構造であり、各サブ画素において、アノード１２００は、対応するサブ画素駆動回路における第１３のビアホールＶ１３（ここではアノードビアホールＶ１３とも呼ぶ）によってこの一体構造に電気的に接続され、これにより、各サブ画素のアノード１２００とそのサブ画素駆動回路の駆動トランジスタＴ２のソースＴ２ｓとの電気的接続が実現され、図１７において、各サブ画素駆動回路の第１３のビアホールＶ１３はアノード１２００によってシールドされるべきであるが、第１３のビアホールＶ１３とアノード１２００との位置関係を明確に示すために、図１７では、各サブ画素駆動回路の第１３のビアホールＶ１３を点線パターンで示している。いくつかの実施例では、４つのアノード１２００はいずれも表示領域ＤＡ内に位置し、各アノード１２００は、例えば矩形状、ひし形、正方形という四角形であってもよい。他の実施例において、各アノード１２００は、例えば円形、多角形などのほかの形状であってもよい。４つのアノード１２００は表示領域ＤＡ内で２×２マトリクス状に配列される。いくつかの実施例において、図１７及び図１８に示すように、第１のアノード１２０１は、左上に位置し、第１のサブ画素駆動回路ＳＰＣ１の第１３のビアホールＶ１３を介して第１のサブ画素駆動回路ＳＰＣ１の検出トランジスタＴ３のソースＴ３ｓに電気的に接続され、第２のアノード１２０２は、左下に位置し、第２のサブ画素駆動回路ＳＰＣ２の第１３のビアホールＶ１３を介して第２のサブ画素駆動回路ＳＰＣ２の第３の容量電極ＣｓｔＥ３に電気的に接続され、第３のアノード１２０３は、右下に位置し、第３のサブ画素駆動回路ＳＰＣ３の第１３のビアホールＶ１３を介して第３のサブ画素駆動回路ＳＰＣ３の第３の容量電極ＣｓｔＥ３に電気的に接続され、第４のアノード１２０４は、右上に位置し、第４のサブ画素駆動回路ＳＰＣ４の第１３のビアホールＶ１３を介して第４のサブ画素駆動回路ＳＰＣ４の検出トランジスタＴ３のソースＴ３ｓに電気的に接続されている。

いくつかの可能な実施例によって、表示領域ＤＡにおけるアノード１２００の配置方式は、実際の要求に応じて調節されてもよく、本開示では具体的に限定しない。光透過領域ＴＡの光透過率を保障するために、アノード層１２０は、通常、光透過領域ＴＡに設けられず、今回のパターニング工程後、光透過領域ＴＡの膜層構造は変化しない。

図１９は、本開示のいくつかの実施例に係る透明表示パネルの製造過程において、画素定義層、発光材料層、カソード及び封止層のパターンを形成した後の単一画素の平面構造概略図であり、図２０は、図１９の線Ａ－Ａに沿った断面構造概略図であり、明瞭化のために、図１９では、画素定義層、発光材料層、カソード及び封止層パターンを省略し、画素定義層の開口のみを示し、画素定義層、発光材料層、カソード及び封止層は、図２０に具現されたものである。図１９、図２０に示すように、画素定義層、発光材料層、カソード、及び封止層のパターンを形成し、具体的には、前記パターンが形成されたベース基板１０に画素定義膜層を塗布し、マスク、露光、及び現像工程によって画素定義層１３０のパターンを形成し、画素定義層１３０は、各サブ画素のアノード１２００に対応する開口１３００、すなわち、第１のアノード１２０１、第２のアノード１２０２、第３のアノード１２０３、及び第４のアノード１２０４にそれぞれ対応する第１の開口１３０１、第２の開口１３０２、第３の開口１３０３、及び第４の開口１３０４を有する。第１の開口１３０１、第２の開口１３０２、第３の開口１３０３、第４の開口１３０４は、それぞれ第１の発光素子、第２の発光素子、第３の発光素子および第４の発光素子の発光領域を制限する。各開口１３００のベース基板１０での正投影は、その対応アノード１２００のベース基板１０での正投影内に落ち込み、各開口１３００は、その対応アノード１２００の一部を露出させる。その後、発光材料層１４０が、前述のように形成された開口１３００内に形成され、対応アノード１２００に電気的に接続される。次に、カソードフィルムを堆積し、パターニング工程によりカソード層１５０のパターンを形成し、カソード層１５０は、少なくもと各サブ画素の発光素子Ｄのカソードを含み、カソード層１５０は、発光材料層１４０及び第２の電源線ＶＳＳＬにそれぞれ電気的に接続される。いくつかの実施例において、図１９および図２０に示すように、各サブ画素の発光素子Ｄのカソードは一体構造であり、いくつかの実施例によっては、複数の画素Ｐの各サブ画素の発光素子Ｄのカソードはすべて一体に形成され、一体構造であり、複数の画素Ｐの光透過領域ＴＡおよび表示領域ＤＡを覆う。続いて、カソード層１５０上に、例えば、無機材料／有機材料／無機材料の積層構造からなる封止層１６０を形成する。いくつかの実施例において、カソード層１５０は、複数の方式、例えばレーザ穿孔によって、第２の電源線ＶＳＳＬに電気的に接続されてもよい。今回の工程後、いくつかの実施例において、光透過領域ＴＡは、ベース基板１０と、ベース基板１０に設けられる第１の絶縁層３０、第３の絶縁層７０、第４の絶縁層９０、カソード層１５０及び封止層１６０を含むことができる。当業者にとって理解されるように、光透過領域ＴＡにおける第１の絶縁層３０、第３の絶縁層７０、第４の絶縁層９０、カソード層１５０及び封止層１６０はいずれも必須ではなく、いくつかの実施例では、上記各層の形成工程おいて、実際の必要に応じて光透過領域ＴＡにおける上記層を除去してもよい。

以上により、透明表示パネルの画素構造が基本的に完成する。図４～２０に示すように、１つの画素Ｐについて、画素Ｐの表示領域ＤＡでは、第１のサブ画素駆動回路ＳＰＣ１、第２のサブ画素駆動回路ＳＰＣ２、第３のサブ画素駆動回路ＳＰＣ３および第４のサブ画素駆動回路ＳＰＣ４は、ベース基板１０に平行な第１の方向Ｘに沿って順次に並んでおり、いずれも前記第１の方向Ｘに垂直な第２の方向Ｙに延びている。第１のサブ画素駆動回路ＳＰＣ１、第２のサブ画素駆動回路ＳＰＣ２、第３のサブ画素駆動回路ＳＰＣ３および第４のサブ画素駆動回路ＳＰＣ４のそれぞれにおいて、検知トランジスタＴ３、蓄積容量ＣｓｔおよびスイッチングトランジスタＴ１が第２の方向Ｙに沿って順次に配列され、検知トランジスタＴ３およびスイッチングトランジスタＴ１は、蓄積容量Ｃｓｔの両側にそれぞれ位置する。第１のゲート線ＧＬ１は、スイッチングトランジスタＴ１における蓄積容量Ｃｓｔから遠い側に位置し、第２のゲート線ＧＬ２は、検出トランジスタＴ３における蓄積容量Ｃｓｔから遠い側に位置する。第１のアノード１２０１、第２のアノード１２０２、第３のアノード１２０３および第４のアノード１２０４は、表示領域ＤＡにおいて、２×２行列に配置されている。具体的には、第１のアノード１２０１は、２×２の行列の左上に位置し、第１のアノード１２０１のベース基板１０での正投影が、第１のサブ画素駆動回路ＳＰＣ１及び第２のサブ画素駆動回路ＳＰＣ２における検出トランジスタＴ３のベース基板１０での正投影を覆い、第１のサブ画素駆動回路ＳＰＣ１及び第２のサブ画素駆動回路ＳＰＣ２における蓄積容量Ｃｓｔの検出トランジスタＴ３に近い部分のベース基板１０での正投影を覆い、すなわち、第１のサブ画素駆動回路ＳＰＣ１及び第２のサブ画素駆動回路ＳＰＣ２における蓄積容量Ｃｓｔの第１の部分Ｃｓｔ１のベース基板１０での正投影を少なくとも覆う。第２のアノード１２０２は、２×２の行列の左下に位置し、第２のアノード１２０２のベース基板１０での正投影が、第１のサブ画素駆動回路ＳＰＣ１及び第２のサブ画素駆動回路ＳＰＣ２におけるスイッチングトランジスタＴ１のベース基板１０での正投影を覆い、第１のサブ画素駆動回路ＳＰＣ１及び第２のサブ画素駆動回路ＳＰＣ２における蓄積容量ＣｓｔのスイッチングトランジスタＴ１に近い部分のベース基板１０での正投影を覆い、すなわち第１のサブ画素駆動回路ＳＰＣ１及び第２のサブ画素駆動回路ＳＰＣ２における蓄積容量Ｃｓｔの第２の部分Ｃｓｔ２のベース基板１０での正投影を覆う。第３のアノード１２０３は、２×２の行列の右下に位置し、第２のアノード１２０２のベース基板１０での正投影は、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４におけるスイッチングトランジスタＴ１のベース基板１０での正投影を覆い、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４における蓄積容量ＣｓｔのスイッチングトランジスタＴ１に近い部分のベース基板１０での正投影を覆い、すなわち、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４における蓄積容量Ｃｓｔの第２の部分Ｃｓｔ２のベース基板１０での正投影を覆う。第４のアノード１２０４は、２×２の行列の右上に位置し、第４のアノード１２０４のベース基板１０での正投影が、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４における検出トランジスタＴ３のベース基板１０での正投影を覆い、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４における蓄積容量Ｃｓｔの検出トランジスタＴ３に近い部分のベース基板１０での正投影を覆い、すなわち、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４における蓄積容量Ｃｓｔの第１の部分Ｃｓｔ１のベース基板１０での正投影を覆う。

比較実施例においては、図２１に示すように、４つのサブ画素の発光素子のアノード１２００'が、基本的に、それが対応するサブ画素駆動回路のみを覆い、各発光素子のアノード１２００'が、第２の方向Ｙに延びる短冊状であり、その結果、各発光素子も、第２の方向Ｙに延びる短冊状であり、表示領域ＤＡにおいて第１の方向Ｘに順次に配列される。透明表示パネルの高解像度を具備する場合、単一の表示領域ＤＡの第１の方向Ｘに沿った幅が狭く、たとえば、各発光素子の発光領域の第１の方向に沿った幅が非常に小さく、製造工程が複雑化し、各発光素子の表示色がクロスカラー化しやすい。

比較例に比べて、本開示のいくつかの実施例において、第１のアノード１２０１、第２のアノード１２０２、第３のアノード１２０３および第４のアノード１２０４が、第１の方向Ｘに、基板で２つのサブ画素駆動回路の幅を覆うため、第１のアノード１２０１、第２のアノード１２０２、第３のアノード１２０３および第４のアノード１２０４が位置する第１～４の発光素子の第１の方向Ｘの幅が広く、製造が容易であり、各発光素子の表示のクロスカラーの問題を低減または回避することができる。

図１７に示された第１のアノード１２０１、第２のアノード１２０２、第３のアノード１２０３及び第４のアノード１２０４について、表示領域の形状、及び、第１のゲート線ＧＬ１、第２のゲート線ＧＬ２、データラインＤＬ、検出線ＳＬ、第１の電源線ＶＤＤＬ、第２の電源線ＶＳＳＬ等の配線との位置関係は例示に過ぎず、当業者であれば、実際な需要に応じて、各アノード１２００のサイズや形状等を設計することができ、いくつかの実施例において、第１のアノード１２０１、第２のアノード１２０２、第３のアノード１２０３及び第４のアノード１２０４のいずれか２つの間に重なり又は接触しない限り、第１のアノード１２０１、第２のアノード１２０２、第３のアノード１２０３及び第４のアノード１２０４はいずれもその隣接の上記配線の少なくとも一部を覆うことができる。

いくつかの実施例において、図４～２０に示すように、各サブ画素駆動回路において、駆動トランジスタＴ２は、第２の方向Ｙに、蓄積容量Ｃｓｔから順に遠くなるソースＴ２ｓ、ゲートＴ２ｇ、ドレーンＴ２ｄを含み、検出トランジスタＴ３は、第２の方向Ｙに蓄積容量Ｃｓｔから順に遠くなるソースＴ３ｓ、ゲートＴ３ｇ、ドレーンＴ３ｄを含み、蓄積容量Ｃｓｔは、ベース基板１０に順に積層された第１の容量電極ＣｓｔＥ１、第２の容量電極ＣｓｔＥ２、及び第３の容量電極ＣｓｔＥ３を含み、第１の容量電極ＣｓｔＥ１のベース基板１０での正投影と第２の容量電極ＣｓｔＥ２のベース基板１０での正投影とは重なり領域があり、両者が第１の容量を形成し、第３の容量電極ＣｓｔＥ３のベース基板１０での正投影と第２の容量電極ＣｓｔＥ２のベース基板１０での正投影とは重なり領域があり、両者が第２の容量を形成し、第１の容量電極ＣｓｔＥ１と第３の容量電極ＣｓｔＥ３は、第１０のビアホールＶ１０（本明細書では、容量ビアホールとも称する）を通じて電気的に接続され、蓄積容量Ｃｓｔは、第１の容量と第２の容量との並列接続とされ、２つの容量電極のみを有する蓄積容量に比べて蓄積容量の容量を増加させることができる。

各サブ画素駆動回路において、駆動トランジスタＴ２のソースＴ２ｓ、前記第３の容量電極ＣｓｔＥ３及び検出トランジスタＴ３のソースＴ３ｓは、一体構造に互いに接続され、第３の金属層８０（本明細書では、ソース／ドレイン金属層８０ともいう）内に位置している。アノード１２００は、第４の絶縁層９０及び平坦化層１１０を貫通する第１３のビアホールＶ１３（本明細書では、アノードビアホールＶ１３とも称する）によって、上記構造に電気的に接続され、サブ画素駆動回路が相応する各発光素子を駆動することを実現する。各サブ画素駆動回路のアノードビアホールＶ１３は、対応アノード１２００で覆われている。４つのサブ画素駆動回路の長条状の配布方式および４つのアノード１２００の２×２の行列配列方式（図１７に示す）により、第１のサブ画素駆動回路ＳＰＣ１のアノードビアホールＶ１３は、第１のサブ画素駆動回路ＳＰＣ１における第２のゲート線ＧＬ２に近くかつ第１のアノード１２０１に覆われた部分に位置し、第２のサブ画素駆動回路ＳＰＣ２のアノードビアホールＶ１３は、第２のサブ画素駆動回路ＳＰＣ２における第１のゲート線ＧＬ１に近くかつ第２のアノード１２０２に覆われた部分に位置し、第３のサブ画素駆動回路ＳＰＣ３のアノードビアホールＶ１３は、第３のサブ画素駆動回路ＳＰＣ３における第１のゲート線ＧＬ１に近くかつ第３のアノード１２０３に覆われた部分に位置し、第４のサブ画素駆動回路ＳＰＣ４のアノードビアホールＶ１３は、第４のサブ画素駆動回路ＳＰＣ４における第２のゲート線ＧＬ２に近くかつ第４のアノード１２０４に覆われた部分に位置する必要がある。

具体的には、図４～図２０に示すように、第１のサブ画素駆動回路ＳＰＣ１において、アノードビアホールＶ１３（以下、第１のサブ画素駆動回路ＳＰＣ１におけるアノードビアホールＶ１３を第１のアノードビアホールとも称し、Ｖ１３１とも称する）のベース基板１０での正投影は、検出トランジスタＴ３のソースＴ３ｓのベース基板１０での正投影内に落ち込み、第１のアノード１２０１は、第１のアノードビアホールＶ１３１を介して検出トランジスタＴ３のソースＴ３ｓに電気的に接続され、検出トランジスタＴ３のソースＴ３ｓは、第６のビアホールＶ６（本明細書では、ソースビアホールＶ６とも称する）を介してアクティブ層Ｔ３ａに電気的に接続され、大きいサイズの第１のアノードビアホールＶ１３１は、ソースビアホールＶ６の上方に重なってブッシュホールを形成し、ソースビアホールＶ６のベース基板１０での正投影は、第１のアノードビアホールＶ１３１のベース基板１０での正投影内に落ち込む。第２のサブ画素駆動回路ＳＰＣ２において、アノードビアホールＶ１３（以下、第２のサブ画素駆動回路ＳＰＣ２におけるアノードビアホールＶ１３を第２のアノードビアホールとも称し、Ｖ１３２と記す）のベース基板１０での正投影は、第３の容量電極ＣｓｔＥ３のベース基板１０での正投影内に落ち込み、第２のアノード１２０２は、第２のアノードビアホールＶ１３２を通じて蓄積容量Ｃｓｔの第３の容量電極ＣｓｔＥ３に電気的に接続される。第３のサブ画素駆動回路ＳＰＣ３において、アノードビアホールＶ１３（以下、第３のサブ画素駆動回路ＳＰＣ３におけるアノードビアホールＶ１３を第３のアノードビアホールとも呼び、Ｖ１３と記す）のベース基板１０での正投影は、第３の容量電極ＣｓｔＥ３のベース基板１０での正投影に落ち込み、第３のアノード１２０３は、第３のアノードビアホールＶ１３３を介して蓄積容量Ｃｓｔの第３の容量電極ＣｓｔＥ３に電気的に接続される。第４のサブ画素駆動回路ＳＰＣ４において、アノードビアホールＶ１３（以下、第４のサブ画素駆動回路ＳＰＣ４におけるアノードビアホールＶ１３を第４のアノードビアホールともいい、Ｖ１３４と記載する）のベース基板１０での正投影は、検出トランジスタＴ３のソースＴ３ｓのベース基板１０での正投影内に落ち込み、第４のアノード１２０４は、第４のアノードビアホールＶ１３４を通じて検出トランジスタＴ３のソースＴ３ｓに電気的に接続され、検出トランジスタＴ３のソースＴ３ｓは、第６のビアホールＶ６（本明細書では、ソースビアホールＶ６ともいう）を通じてアクティブ層Ｔ３ａに電気的に接続され、サイズが大きい第４のアノードビアホールＶ１３４は、ソースビアホールＶ６の上方に重なってブッシュホールを形成し、ソースビアホールＶ６のベース基板１０での正投影は、第４のアノードビアホールＶ１３４のベース基板１０での正投影内に落ち込む。

いくつかの実施例において、図４～図２０に示すように、第１のアノードビアホールＶ１３１、第２のアノードビアホールＶ１３２、第３のアノードビアホールＶ１３３および第４のアノードビアホールＶ１３４の形状およびサイズは、基本的に同じである。第１のアノードビアホールＶ１３１のベース基板１０での正投影の中心と第４のアノードビアホールＶ１３４のベース基板での正投影の中心との直線接続線は、第１の方向Ｘに沿って延びており、即ち、第１のアノードビアホールＶ１３１から第２のゲート線ＧＬ２までの距離と、第４のアノードビアホールＶ１３４から第２のゲート線ＧＬ２までの距離とは、基本的に等しい。第２のアノードビアホールＶ１３２のベース基板１０での正投影の中心と第３のアノードビアホールＶ１３３のベース基板での正投影の中心との直線接続線は、第１の方向Ｘに沿って延びており、即ち、第２のアノードビアホールＶ１３２から第１のゲート線ＧＬ１までの距離と、第３のアノードビアホールＶ１３３から第１のゲート線ＧＬ１までの距離とは、基本的に等しく、これにより、工程の均一性が保証される。

いくつかの実施例において、アノードビアホールＶ１３は、第４の絶縁層９０及び厚さのより大きな平坦化層１１０を貫通し、それによって、アノードビアホールＶ１３は、より大きな段差を生じ、平坦層１１０は、アノードビアホールＶ１３の近傍の上面において平坦性が低く、容量ビアホールＶ１０は、第１の絶縁層３０及び第３の絶縁層７０を貫通し、大きな深さを有し、単層の絶縁層のみを貫通するビアホールと比較してより大きな段差を生じ、容量ビアホールＶ１０は、平坦化層１１０によって覆われているが、容量ビアホールＶ１０における平坦層１１０の平坦性もよくない。各発光素子を形成する発光材料層１４０には、発光素子の良好な発光均一性を保障するために、平坦層１１０の平坦度の良い部分に形成する必要がある。したがって、図１９に示すように、その後の画素定義層１３０の開口１３００を形成する際に、アノードビアホールＶ１３と容量ビアホールＶ１０を避ける必要がある。そこで、開口１３００の設計の便宜上、開口１３００をできるだけ大きくし、各サブ画素駆動回路において、アノードビアホールＶ１３と容量ビアホールＶ１０の両方が隣接する。細長い各サブ画素駆動回路において、アノードビアホールＶ１３と容量ビアホールＶ１０の両方が、隣接しており、例えば、サブ画素駆動回路の延在方向、すなわち第２の方向Ｙに沿って、順次に並列されていてもよい。具体的には、各サブ画素駆動回路において、アノードビアホールＶ１３と容量ビアホールＶ１０とは、隣接しており、第２の方向Ｙに面一であり、すなわち、アノードビアホールＶ１３の中心と容量ビアホールＶ１０の中心との直線接続線は、第２の方向Ｙと平行である。

図１９は、画素定義層１３０の各開口１３００の位置を示し、アノードビアホールＶ１３と容量ビアホールＶ１０の位置を点線のパターンで示している。図１９に示すように、アノードビアホールＶ１３と容量ビアホールＶ１０は、いずれも画素定義層１３０とアノード層１２０とによって覆われている。第１の開口１３０１は、第１のサブ画素の第１の発光素子の発光領域を限定し、第１の開口１３０１のベース基板１０での正投影は、第１のアノード１２０１のベース基板１０での正投影の範囲内に落ち込み、第１の開口１３０１は、第１のサブ画素駆動回路ＳＰＣ１におけるアノードビアホールＶ１３及び容量ビアホールＶ１０を避け、すなわち、第１の開口１３０１のベース基板１０での正投影は、第１のサブ画素駆動回路ＳＰＣ１におけるアノードビアホールＶ１３及び容量ビアホールＶ１０のベース基板１０での正投影と重ならない。第２の開口１３０２は、第２のサブ画素の第２の発光素子の発光領域を限定し、第２の開口１３０２のベース基板１０での正投影は、第２のアノード１２０２のベース基板１０での正投影の範囲内に落ち込み、第２の開口１３０１は、第２のサブ画素駆動回路ＳＰＣ２のアノードビアホールＶ１３及び容量ビアホールＶ１０を避け、すなわち、第２の開口１３０２のベース基板１０での正投影と、第２のサブ画素駆動回路ＳＰＣ２のアノードビアホールＶ１３及び容量ビアホールＶ１０のベース基板１０での正投影とが重ならない。第３の開口１３０３は、第３のサブ画素の第３の発光素子の発光領域を限定し、第３の開口１３０３のベース基板１０での正投影は、第３のアノード１２０３のベース基板１０での正投影の範囲内に落ち込み、第３の開口１３０３は、第３のサブ画素駆動回路ＳＰＣ３のアノードビアホールＶ１３及び容量ビアホールＶ１０を避け、すなわち、第３の開口１３０３のベース基板１０での正投影が、第３のサブ画素駆動回路ＳＰＣ３のアノードビアホールＶ１３及び容量ビアホールＶ１０のベース基板１０での正投影と重ならない。第４の開口１３０４は、第４のサブ画素の第４の発光素子の発光領域を限定し、第４の開口１３０４のベース基板１０での正投影は、第４のアノード１２０４のベース基板１０での正投影内に落ち込み、第４の開口１３０４は、第４のサブ画素駆動回路ＳＰＣ４におけるアノードビアホールＶ１３及び容量ビアホールＶ１０を避け、第４の開口１３０４のベース基板１０での正投影と、第４のサブ画素駆動回路ＳＰＣ４におけるアノードビアホールＶ１３及び容量ビアホールＶ１０のベース基板１０での正投影とが重ならない。

透明表示パネルの製造工程において、アノードビアホールＶ１３は、面積が大きく、深さが深いため、レイアウト設計時に、開口１３００とアノードビアホールＶ１３との距離が近すぎてしまうと、開口１３００とビアホールＶ１３との間の画素定義層の崩壊が起こりやすくなる。このため、開口１３００とビアホールＶ１３との距離は、できるだけ大きく、例えば、所定の距離よりも大きく保たれる。いくつかの実施例において、図１９に示すように、各サブ画素駆動回路において、アノードビアホールＶ１３と容量ビアホールＶ１０とは、隣接しており、第２の方向Ｙに面一であり、アノードビアホールＶ１３の中心と容量ビアホールＶ１０との接続線は、第２の方向Ｙに平行である。また、第１のサブ画素駆動回路ＳＰＣ１及び第４のサブ画素駆動回路ＳＰＣ４において、アノードビアホールＶ１３は第１０のビアホールＶ１０よりも第２のゲート線ＧＬ２に近く、第２のサブ画素駆動回路ＳＰＣ２及び第３のサブ画素駆動回路ＳＰＣ３において、アノードビアホールＶ１３は第１０のビアホールＶ１０よりも第２のゲート線ＧＬ２から遠くにある。以上のような設計により、第１の開口１３０１と第２の開口１３０２のそれぞれと第２の画素駆動回路ＳＰＣ２のアノードビアホールＶ１３との距離を所定の距離よりも大きく確保した場合、第１の開口１３０１を第２の開口１３０２にできるだけ近づけることができ、第１の開口１３０１の面積を最大限にすることができる。同様に、第３の開口１３０３と第４の開口１３０４のそれぞれと第２の画素駆動回路ＳＰＣ４のアノードビアホールＶ１３との距離を所定の距離よりも大きく確保する場合には、第４の開口１３０４を第３の開口１３０３にできるだけ近づけることができ、第４の開口１３０４の面積を最大限にすることができる。

上記実施例では、図１９に示したように、第１のアノード１２０１、第２のアノード１２０２、第３のアノード１２０３および第４のアノード１２０４が表示領域ＤＡにおいて２×２行列状に配置され、第１のアノード１２０１は第１のサブ画素駆動回路ＳＰＣ１および第２のサブ画素駆動回路ＳＰＣ２の上半分を基本的に覆い、第２のアノード１２０２は第１のサブ画素駆動回路ＳＰＣ１および第２のサブ画素駆動回路ＳＰＣ２の下半分を基本的に覆い、第３のアノード１２０３は第３のサブ画素駆動回路ＳＰＣ３および第４のサブ画素駆動回路ＳＰＣ４の下半分を基本的に覆い、第４のアノード１２０４は第３のサブ画素駆動回路ＳＰＣ３および第４のサブ画素駆動回路ＳＰＣ４の上半分を基本的に覆い、第１のアノードビアホールＶ１３１は第１のサブ画素駆動回路ＳＰＣ１の上半分に位置し、第２のアノードビアホールＶ１３２は第２のサブ画素駆動回路ＳＰＣ２の下半分に位置し、第３のアノードビアホールＶ１３３は第３のサブ画素駆動回路ＳＰＣ３の下半分に位置し、第４のアノードビアホールＶ１３４は第４のサブ画素駆動回路ＳＰＣ４の上半分に位置している。このような設計の透明表示パネルによれば、４つの発光素子の製造が容易であり、各発光素子の表示がクロスカラーになる問題を低減又は回避することができる。選択的には、第１のアノードビアホールＶ１３１と第４のアノードビアホールＶ１３４は第１の方向Ｘに面一しており、すなわち、第１のアノードビアホールＶ１３１の中心と第４のアノードビアホールＶ１３４の中心との直線接続線は第１の方向Ｘに延在してもよい。第２のアノードビアホールＶ１３２と第３のアノードビアホールＶ１３３は第１の方向Ｘに面一しており、第２のアノードビアホール１３２の中心と第３のアノードビアホールＶ１３３の中心との直線接続線は第１の方向Ｘに延在され、これによって透明表示パネルの製造工程の均一性を改善させることができる。

いくつかの実施例において、図２２に示すように、第１のアノード１２０１、第２のアノード１２０２、第３のアノード１２０３及び第４のアノード１２０４は、表示領域ＤＡに２×２行列状に配置され、第１のアノード１２０１は、第１のサブ画素駆動回路ＳＰＣ１及び第２のサブ画素駆動回路ＳＰＣ２の下半分を基本的に覆い、第２のアノード１２０２は、第１のサブ画素駆動回路ＳＰＣ１及び第２のサブ画素駆動回路ＳＰＣ２の上半分を基本的に覆い、第３のアノード１２０３は、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４の下半分を基本的に覆い、第４のアノード１２０４は、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４の上半分を基本的に覆い、第１のアノードビアホールＶ１３１は、第１のサブ画素駆動回路ＳＰＣ１の下半分に位置し、第２のアノードビアホールＶ１３２は、第２のサブ画素駆動回路ＳＰＣ２の上半分に位置し、第３のアノードビアホールＶ１３３は、第３のサブ画素駆動回路ＳＰＣ３の下半分に位置し、第４のアノードビアホールＶ１３４は、第４のサブ画素駆動回路ＳＰＣ４の上半分に位置する。このような設計の透明表示パネルによれば、４つの発光素子の製造が容易であり、各発光素子の表示がクロスカラーになる問題を低減又は回避することができる。選択的には、第１のアノードビアホールＶ１３１と第３のアノードビアホールＶ１３３とが第１の方向Ｘに面一しており、すなわち、第１のアノードビアホール１３１の中心と第３のアノードビアホールＶ１３３の中心との直線接続線は、第１の方向Ｘに延在する。第２のアノードビアホールＶ１３２と第４のアノードビアホールＶ１３４が第１の方向Ｘに面一しており、すなわち、第２のアノードビアホール１３２の中心と第４のアノードビアホールＶ１３４の中心との直線接続線が第１の方向Ｘに延在し、これによって透明表示パネルの製造工程の均一性を改善させることができる。

いくつかの実施例において、図２３に示すように、第１のアノード１２０１、第２のアノード１２０２、第３のアノード１２０３及び第４のアノード１２０４は、表示領域ＤＡにおいて２×２行列状に配列され、第１のアノード１２０１は、第１のサブ画素駆動回路ＳＰＣ１及び第２のサブ画素駆動回路ＳＰＣ２の下半分を基本的に覆い、第２のアノード１２０２は、第１のサブ画素駆動回路ＳＰＣ１及び第２のサブ画素駆動回路ＳＰＣ２の上半分を基本的に覆い、第３のアノード１２０３は、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４の上半分を基本的に覆い、第４のアノード１２０４は、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４の下半分を基本的に覆い、第１のアノードビアホールＶ１３１は、第１のサブ画素駆動回路ＳＰＣ１の下半分に位置し、第２のアノードビアホールＶ１３２は、第２のサブ画素駆動回路ＳＰＣ２の上半分に位置し、第３のアノードビアホールＶ１３３は、第３のサブ画素駆動回路ＳＰＣ３の上半分に位置し、第４のアノードビアホールＶ１３４は、第４のサブ画素駆動回路ＳＰＣ４の下半分に位置する。このような設計の透明表示パネルによれば、４つの発光素子の製造が容易であり、各発光素子の表示がクロスカラーになる問題を低減又は回避することができる。選択的には、第１のアノードビアホールＶ１３１と第４のアノードビアホールＶ１３４が第１の方向Ｘに面一しており、すなわち、第１のアノードビアホールＶ１３１の中心と第４のアノードビアホールＶ１３４の中心との直線接続線が第１の方向Ｘに延在している。第２のアノードビアホールＶ１３２と第３のアノードビアホールＶ１３３は第１の方向Ｘに面一しており、すなわち第２のアノードビアホール１３２の中心と第３のアノードビアホールＶ１３３の中心との直線接続線は第１の方向Ｘに延在され、これによって透明表示パネルの製造工程の均一性を改善させることができる。

いくつかの実施例において、図２４に示すように、第１のアノード１２０１、第２のアノード１２０２、第３のアノード１２０３及び第４のアノード１２０４は、表示領域ＤＡに２×２行列状に配列され、第１のアノード１２０１は、第１のサブ画素駆動回路ＳＰＣ１及び第２のサブ画素駆動回路ＳＰＣ２の上半分を基本的に覆い、第２のアノード１２０２は、第１のサブ画素駆動回路ＳＰＣ１及び第２のサブ画素駆動回路ＳＰＣ２の下半分を基本的に覆い、第３のアノード１２０３は、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４の上半分を基本的に覆い、第４のアノード１２０４は、第３のサブ画素駆動回路ＳＰＣ３及び第４のサブ画素駆動回路ＳＰＣ４の下半分を基本的に覆い、第１のアノードビアホールＶ１３１は、第１のサブ画素駆動回路ＳＰＣ１の上半分に位置し、第２のアノードビアホールＶ１３２は、第２のサブ画素駆動回路ＳＰＣ２の下半分に位置し、第３のアノードビアホールＶ１３３は、第３のサブ画素駆動回路ＳＰＣ３の上半分に位置し、第４のアノードビアホールＶ１３４は、第４のサブ画素駆動回路ＳＰＣ４の下半分に位置する。このような設計の透明表示パネルによれば、四つの発光素子の製造が容易であり、各発光素子の表示がクロスカラーになる問題を低減又は回避することができる。選択的には、第１のアノードビアホールＶ１３１と第３のアノードビアホールＶ１３３とが第１の方向Ｘに面一しており、すなわち、第１のアノードビアホールＶ１３１の中心と第３のアノードビアホールＶ１３３の中心との直線接続線が第１の方向Ｘに延在している。第２のアノードビアホールＶ１３２と第４のアノードビアホールＶ１３４が第１の方向Ｘに面一しており、すなわち、第２のアノードビアホール１３２の中心と第４のアノードビアホールＶ１３４の中心との直線接続線が第１の方向Ｘに延在され、これによって透明表示パネルの製造工程の均一性を改善させることができる。

当業者は、上述の実施例において、アノードビアホールＶ１３が対応するサブ画素駆動回路の上半分に位置する場合、当該サブ画素駆動回路は、図４～２０の第１のサブ画素駆動回路ＳＰＣ１又は第１のサブ画素駆動回路ＳＰＣ４の構造を採用できることを理解することができる。アノードビアホールＶ１３が対応するサブ画素駆動回路の下半分に位置する場合、当該サブ画素駆動回路は、図４～図２０の第２のサブ画素駆動回路ＳＰＣ２又は第３のサブ画素駆動回路ＳＰＣ３の構造を採用することができる。

本開示のいくつかの実施例は、電子装置、具体的には透明電子装置を提供し、上述の実施例のいずれかに記載の透明表示パネルを含む。前記透明電子装置は、透視用のショーウインドウ、交通手段の車両の窓など、透視及び表示機能を有する製品又は部品に用いることができる。

以上の説明は、本開示の好適な実施例及びその応用技術の原理の説明に過ぎない。本開示に係る発明の範囲は、上記技術特徴の特定な組合せの技術案に過ぎず、本発明の思想から逸脱せず上記技術特徴またはその均等特徴の組合せからなる他の技術案も含む。例えば、上記特徴と本開示に開示される（これに限らず）同様な機能を有する技術特徴とを互いに交換してなる技術案も含む。

１０ ベース基板
２０ 第１の金属層
２１ シールド層
３０ 第１の絶縁層
４０ アクティブ材料層
４１ アクティブ層
４２ 間隔領域
４３ 切欠領域
５０ 第２の絶縁層
６０ 第２の金属層
６１ ゲート
６２ 第１の補助線
６３ 第２の補助線
６４ 第１のゲート接続線
６５ 第２のゲート接続線
７０ 第３の絶縁層
８０ 第３の金属層
９０ 第４の絶縁層
１００ 透明表示パネル
１１０ 第５の絶縁層
１２０ 第１の電極層
１３０ 画素定義層
１４０ 発光材料層
１５０ 第２の電極層
１６０ 封止層
１７０ 封止カバー
６４１ 第１の端部
６４２ 第２の端部
６５１ 第１の端部
６５２ 第２の端部

Claims (22)

1. ベース基板と、
   前記ベース基板に設けられた画素と、を含み、
   前記画素は、第１のサブ画素と第２のサブ画素とを含み、前記第１のサブ画素は、第１のサブ画素駆動回路と、前記第１のサブ画素駆動回路によって駆動される第１の発光素子とを含み、前記第２のサブ画素は、第２のサブ画素駆動回路と、前記第２のサブ画素駆動回路によって駆動される第２の発光素子とを含み、前記第１のサブ画素駆動回路および前記第２のサブ画素駆動回路は、前記ベース基板に平行な第１の方向に順次に配列され、前記ベース基板に平行で前記第１の方向に交差する第２の方向にそれぞれ延在し、
   前記第１の発光素子は、前記第１のサブ画素駆動回路に電気的に接続された第１のアノードを含み、前記第２の発光素子は、前記第２のサブ画素駆動回路に電気的に接続された第２のアノードを含み、前記第１のアノード及び前記第２のアノードのそれぞれの前記ベース基板での正投影は、いずれも前記第１のサブ画素駆動回路の前記ベース基板での正投影と、前記第２のサブ画素駆動回路の前記ベース基板での正投影とを部分的に覆い、前記第１のアノードの前記ベース基板での正投影と、前記第２のアノードの前記ベース基板での正投影とは重ならず、
   前記第１のサブ画素駆動回路および第２のサブ画素駆動回路は、いれずれも検出トランジスタと、蓄積容量と、スイッチングトランジスタとを含み、前記第２の方向において、前記検出トランジスタおよび前記スイッチングトランジスタは、前記蓄積容量の両側にそれぞれ配置され、前記第１のアノードおよび前記第２のアノードのうちの一方の前記ベース基板での正投影は、前記第１のサブ画素駆動回路における検出トランジスタの前記ベース基板での正投影を少なくとも部分的に覆い、かつ前記第２のサブ画素駆動回路における検出トランジスタの前記ベース基板での正投影を少なくとも部分的に覆い、前記第１のアノードおよび前記第２のアノードのうちの他方の前記ベース基板での正投影は、前記第１のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を少なくとも部分的に覆い、かつ前記第２のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を少なくとも部分的に覆う
   表示パネル。
2. 前記第１のアノードおよび前記第２のアノードのうちの前記一方の前記ベース基板での正投影は、前記第１のサブ画素駆動回路における蓄積容量の第１の部分の前記ベース基板での正投影を覆い、かつ前記第２のサブ画素駆動回路における蓄積容量の第１の部分の前記ベース基板での正投影を覆い、前記第１のアノードおよび前記第２のアノードのうちの前記他方の前記ベース基板での正投影は、前記第１のサブ画素駆動回路における蓄積容量の第２の部分の前記ベース基板での正投影を覆い、且つ前記第２のサブ画素駆動回路における蓄積容量の第２の部分の前記ベース基板での正投影を覆い、前記第１のサブ画素駆動回路および前記第２のサブ画素駆動回路のそれぞれにおいて、前記蓄積容量の第１の部分は、前記蓄積容量の第２の部分よりも前記検出トランジスタに近い
   請求項１に記載の表示パネル。
3. 前記第１のアノードおよび前記第２のアノードのうちの前記一方の前記ベース基板での正投影は、前記第１のサブ画素駆動回路における検出トランジスタの前記ベース基板での正投影を完全に覆い、かつ前記第２のサブ画素駆動回路における検出トランジスタの前記ベース基板での正投影を完全に覆い、前記第１のアノードおよび前記第２のアノードのうちの前記他方の前記ベース基板での正投影は、前記第１のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を完全に覆い、且つ前記第２のサブ画素駆動回路における前記スイッチングトランジスタの前記ベース基板での正投影を完全に覆う
   請求項１または２に記載の表示パネル。
4. 前記画素は、第３のサブ画素と第４のサブ画素とを更に含み、前記第３のサブ画素は、第３のサブ画素駆動回路と、前記第３のサブ画素駆動回路によって駆動される第３の発光素子とを含み、前記第４のサブ画素は、第４のサブ画素駆動回路と、前記第４のサブ画素駆動回路によって駆動される第４の発光素子とを含み、前記第１のサブ画素駆動回路、前記第２のサブ画素駆動回路、前記第３のサブ画素駆動回路及び前記第４のサブ画素駆動回路は、前記ベース基板に平行な第１の方向に沿って順次に配列され、前記第２の方向に沿ってそれぞれ延在し、
   前記第３の発光素子は、前記第３のサブ画素駆動回路に電気的に接続された第３のアノードを含み、前記第４の発光素子は、前記第４のサブ画素駆動回路に電気的に接続された第４のアノードを含み、前記第３のアノードおよび前記第４のアノードのそれぞれの前記ベース基板での正投影は、いずれも前記第３のサブ画素駆動回路の前記ベース基板での正投影と、前記第４のサブ画素駆動回路の前記ベース基板での正投影とを部分的に覆い、前記第１のアノード、前記第２のアノード、前記第３のアノードおよび前記第４のアノードの前記ベース基板での正投影は、いずれも重ならない
   請求項１～３のいずれか一項に記載の表示パネル。
5. 前記第３のサブ画素駆動回路および前記第４のサブ画素駆動回路は、いずれも検出トランジスタ、蓄積容量、スイッチングトランジスタを含み、前記第２の方向において、前記第３のサブ画素駆動回路および前記第４のサブ画素駆動回路の各サブ画素駆動回路において、前記検出トランジスタおよび前記スイッチングトランジスタは、前記蓄積容量の両側にそれぞれ配置され、
   前記第３のアノードおよび前記第４のアノードの一方の前記ベース基板での正投影は、前記第３のサブ画素駆動回路内の検出トランジスタの前記ベース基板での正投影を少なくとも部分的に覆い、かつ第４のサブ画素駆動回路内の検出トランジスタの前記ベース基板での正投影を少なくとも部分的に覆い、前記第３のアノードおよび前記第４のアノードの他方の前記ベース基板での正投影は、第３のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を少なくとも部分的に覆い、かつ第４のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を少なくとも部分的に覆う
   請求項４に記載の表示パネル。
6. 前記第３のアノードおよび前記第４のアノードの前記一方の前記ベース基板での正投影は、前記第３のサブ画素駆動回路における蓄積容量の第１の部分の前記ベース基板での正投影を覆い、且つ前記第４のサブ画素駆動回路における蓄積容量の第１の部分の前記ベース基板での正投影を覆い、前記第３のアノードおよび前記第４のアノードの前記他方の前記ベース基板での正投影は、前記第３のサブ画素駆動回路における蓄積容量の第２の部分の前記ベース基板での正投影を覆い、且つ前記第４のサブ画素駆動回路における蓄積容量の第２の部分の前記ベース基板での正投影を覆い、前記第３のサブ画素駆動回路および前記第４のサブ画素駆動回路のそれぞれにおいて、前記蓄積容量の第１の部分は、前記蓄積容量の第２の部分よりも前記検出トランジスタに近い
   請求項５に記載の表示パネル。
7. 前記第３のアノードと前記第４のアノードの前記一方の前記ベース基板での正投影は、前記第３のサブ画素駆動回路における検出トランジスタの前記ベース基板での正投影を完全に覆い、かつ前記第４のサブ画素駆動回路における検出トランジスタの前記ベース基板での正投影を完全に覆い、前記第３のアノードと前記第４のアノードの前記他方の前記ベース基板での正投影は、前記第３のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を完全に覆い、且つ前記第４のサブ画素駆動回路におけるスイッチングトランジスタの前記ベース基板での正投影を完全に覆う
   請求項５又は６に記載の表示パネル。
8. 前記第１のサブ画素駆動回路、前記第２のサブ画素駆動回路、前記第３のサブ画素駆動回路および前記第４のサブ画素駆動回路は、それぞれ、前記蓄積容量の前記検出トランジスタから遠い側に位置し、前記蓄積容量と前記スイッチングトランジスタとの間に位置する駆動トランジスタをさらに含み、
   前記駆動トランジスタは、前記第２の方向に前記蓄積容量から順に遠くなるソース、ゲートおよびドレインを含み、前記検出トランジスタは、前記第２の方向に前記蓄積容量から順に遠くなって配置されたソース、ゲートおよびドレインを含み、前記蓄積容量は、前記ベース基板に順に積層された第１の容量電極、第２の容量電極および第３の容量電極を含み、前記駆動トランジスタのソース、前記第３の容量電極および前記検出トランジスタのソースは、同一層に配置され、一体構造に互いに接続されている
   請求項５～７のいずれか一項に記載の表示パネル。
9. 前記表示パネルは、
   各サブ画素駆動回路における前記一体構造を含むソース／ドレイン金属層と、
   ソース／ドレイン金属層の前記ベース基板から遠い側に位置し、第１のアノード、第２のアノード、第３のアノードおよび第４のアノードを含むアノード層と、
   前記ソース／ドレイン金属層の前記ベース基板から遠い側に設けられ、かつ、前記アノード層の前記ベース基板に面する側に設けられた平坦化層と、をさらに含み、
   前記平坦化層には、
   前記第１のアノードが第１のアノードビアホールによって第１のサブ画素駆動回路の前記一体構造に電気的に接続される第１のアノードビアホールと、
   前記第２のアノードが第２のアノードビアホールによって第２のサブ画素駆動回路の前記一体構造に電気的に接続される第２のアノードビアホールと、
   前記第３のアノードが第３のアノードビアホールによって第３のサブ画素駆動回路の前記一体構造に電気的に接続される第３のアノードビアホールと、
   前記第４のアノードが第４のアノードビアホールによって第４のサブ画素駆動回路の前記一体構造に電気的に接続される第４のアノードビアホールと、が設けられている
   請求項８に記載の表示パネル。
10. 前記第１のアノードビアホール及び前記第２のアノードビアホールのうちの１方のアノードビアホールの前記ベース基板での正投影は、前記１方のアノードビアホールに電気的に接続されたサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影内に落ち込み、
    前記第１のアノードビアホール及び前記第２のアノードビアホールの他方のアノードビアホールの前記ベース基板での正投影は、前記他方のアノードビアホールに電気的に接続されたサブ画素駆動回路における蓄積容量の第３の容量電極の前記ベース基板での正投影内に落ち込み、前記第２の方向において、前記他方のアノードビアホールに電気的に接続されたサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影と、前記他方のアノードビアホールに電気的に接続されたサブ画素駆動回路における駆動トランジスタのソースの前記ベース基板での正投影との間にあり、
    前記第３のアノードビアホール及び前記第４のアノードビアホールのうちの１方のアノードビアホールの前記ベース基板での正投影は、前記１方のアノードビアホールに電気的に接続されたサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影内に落ち込み、
    前記第３のアノードビアホール及び前記第４のアノードビアホールの他方のアノードビアホールの前記ベース基板での正投影は、前記他方のアノードビアホールに電気的に接続されたサブ画素駆動回路における蓄積容量の第３の容量電極の前記ベース基板での正投影内に落ち込み、前記第２の方向において、前記他方のアノードビアホールに電気的に接続されたサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影と、前記他方のアノードビアホールに電気的に接続されたサブ画素駆動回路における駆動トランジスタのソースの前記ベース基板での正投影との間にある
    請求項９に記載の表示パネル。
11. 前記第１のアノードビアホールの前記ベース基板での正投影の中心と、前記第３のアノードビアホール及び前記第４のアノードビアホールの一方の前記ベース基板での正投影の中心との直線接続線は、前記第１の方向に沿って延在し、前記第２のアノードビアホールの前記ベース基板での正投影の中心と、前記第３のアノードビアホール及び前記第４のアノードビアホールの他方の前記ベース基板での正投影の中心との直線接続線は、前記第１の方向に沿って延在する
    請求項９または１０に記載の表示パネル。
12. 前記第１のアノードビアホールの前記ベース基板での正投影は、前記第１のサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影内に落ち込み、
    前記第２のアノードビアホールの前記ベース基板での正投影は、前記第２のサブ画素駆動回路における蓄積容量の第３の容量電極の前記ベース基板での正投影内に落ち込み、前記第２の方向において、前記第２のサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影と、前記第２のサブ画素駆動回路における駆動トランジスタのソースの前記ベース基板での正投影との間にあり、
    前記第３のアノードビアホールの前記ベース基板での正投影は、前記第３のサブ画素駆動回路における蓄積容量の第３の容量電極の前記ベース基板での正投影内に落ち込み、前記第２の方向において、前記第３のサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影と、前記第３のサブ画素駆動回路における駆動トランジスタのソースの前記ベース基板での正投影との間にあり、
    前記第４のアノードビアホールの前記ベース基板での正投影は、前記第４のサブ画素駆動回路における検出トランジスタのソースの前記ベース基板での正投影内に落ち込む
    請求項９または１１に記載の表示パネル。
13. 各サブ画素駆動回路は、容量ビアホールをさらに含み、前記蓄積容量の第３の容量電極は、前記容量ビアホールによって前記第１の容量電極に電気的に接続される
    請求項１２に記載の表示パネル。
14. 前記第１のサブ画素駆動回路において、前記容量ビアホールは、前記第１のアノードビアホールの前記蓄積容量に近い側に位置し、前記第１のアノードビアホールと前記蓄積容量との間に位置し、前記容量ビアホールの前記ベース基板での正投影の中心と前記第１のアノードビアホールの前記ベース基板での正投影の中心との直線接続線は、前記第２の方向に延在し、前記容量ビアホールの前記ベース基板での正投影と前記第１のアノードビアホールの前記ベース基板での正投影はいずれも前記第１のアノードの前記ベース基板での正投影内に落ち込み、
    前記第２のサブ画素駆動回路において、前記容量ビアホールは、前記第２のアノードビアホールの前記検出トランジスタに近い側に位置し、前記容量ビアホールの前記ベース基板での正投影の中心と前記第２のアノードビアホールの前記ベース基板での正投影の中心との直線接続線は、前記第２の方向に延在し、前記容量ビアホールの前記ベース基板での正投影と前記第２のアノードビアホールの前記ベース基板での正投影はいずれも前記第２のアノードの前記ベース基板での正投影内に落ち込み、
    前記第３のサブ画素駆動回路において、前記容量ビアホールは、前記第３のアノードビアホールの前記検出トランジスタに近い側に位置し、前記容量ビアホールの前記ベース基板での正投影の中心と前記第３のアノードビアホールの前記ベース基板での正投影の中心との直線接続線は、前記第２の方向に延在し、前記容量ビアホールの前記ベース基板での正投影と前記第３のアノードビアホールの前記ベース基板での正投影はいずれも前記第３のアノードの前記ベース基板での正投影内に落ち込み、
    前記第４のサブ画素駆動回路において、前記容量ビアホールは、前記第４のアノードビアホールの蓄積容量に近い側に位置し、前記第４のアノードビアホールと前記蓄積容量との間に位置し、前記容量ビアホールの前記ベース基板での正投影の中心と前記第４のアノードビアホールの前記ベース基板での正投影の中心との直線接続線は、前記第２の方向に延在し、前記容量ビアホールの前記ベース基板での正投影と前記第４のアノードビアホールの前記ベース基板での正投影はいずれも前記第４のアノードの前記ベース基板での正投影内に落ち込む
    請求項１３に記載の表示パネル。
15. 各サブ画素駆動回路は、ソースビアホールをさらに含み、各サブ画素駆動回路の検出トランジスタは、アクティブ層をさらに含み、前記検出トランジスタのソースは前記ソースビアホールによってアクティブ層に接続され、
    前記第１のサブ画素駆動回路のソースビアホールの前記ベース基板での正投影は、前記第１のアノードビアホールの前記ベース基板での正投影内に落ち込み、
    前記第４のサブ画素駆動回路のソースビアホールの前記ベース基板での正投影は、前記第４のアノードビアホールの前記ベース基板での正投影内に落ち込む
    請求項１２に記載の表示パネル。
16. 前記表示パネルは、画素定義層をさらに含み、
    画素定義層は、
    前記第１の発光素子の発光材料層を収容するための第１の開口と、
    前記第２の発光素子の発光材料層を収容するための第２の開口と、
    前記第３の発光素子の発光材料層を収容するための第３の開口と、
    前記第４の発光素子の発光材料層を収容するための第４の開口と、を有し、
    前記第１の開口の前記ベース基板での正投影は、前記第１のアノードの前記ベース基板での正投影内に落ち込み、前記第２の開口の前記ベース基板での正投影は、前記第２のアノードの前記ベース基板での正投影内に落ち込み、前記第３の開口の前記ベース基板での正投影は、前記第３のアノードの前記ベース基板での正投影内に落ち込み、前記第４の開口の前記ベース基板での正投影は、前記第４のアノードの前記ベース基板での正投影内に落ち込む
    請求項１３または１４に記載の表示パネル。
17. 前記第１の開口の前記ベース基板での正投影は、前記第１のアノードビアホールの前記ベース基板での正投影と重ならず、前記第１の開口の前記ベース基板での正投影は、前記第１のサブ画素駆動回路の容量ビアホールの前記ベース基板での正投影と重ならず、
    前記第２の開口の前記ベース基板での正投影は、前記第２のアノードビアホールの前記ベース基板での正投影と重ならず、前記第２の開口の前記ベース基板での正投影は、前記第２のサブ画素駆動回路の容量ビアホールの前記ベース基板での正投影と重ならず、
    前記第３の開口の前記ベース基板での正投影は、前記第３のアノードビアホールの前記ベース基板での正投影と重ならず、前記第３の開口の前記ベース基板での正投影は、前記第３のサブ画素駆動回路の容量ビアホールの前記ベース基板での正投影と重ならず、
    前記第４の開口の前記ベース基板での正投影は、前記第４のアノードビアホールの前記ベース基板での正投影と重ならず、前記第４の開口の前記ベース基板での正投影は、前記第４のサブ画素駆動回路の容量ビアホールの前記ベース基板での正投影と重ならない
    請求項１６に記載の表示パネル。
18. 前記第１のアノード、前記第２のアノード、前記第３のアノード、及び前記第４のアノードは、２×２行列状に配列され、前記第１のアノードと前記第２のアノードは、前記第２の方向に並んで配置され、前記第３のアノードと前記第４のアノードは、前記第２の方向に並んで配置される
    請求項４～１７のいずれか一項に記載の表示パネル。
19. 前記画素は、前記第１の方向に並んで配置された光透過領域と表示領域とを有し、前記第１のサブ画素、前記第２のサブ画素、前記第３のサブ画素および前記第４のサブ画素は、前記表示領域に位置している
    請求項４～１８のいずれか一項に記載の表示パネル。
20. 前記第２の方向は、前記第１の方向と直交する
    請求項１～１９のいずれか一項に記載の表示パネル。
21. 前記表示パネルは、ＯＬＥＤ表示パネルである
    請求項１～２０のいずれか一項に記載の表示パネル。
22. 請求項１～２１のいずれか一項に記載の表示パネルを含む
    電子装置。

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