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JP7567191B2 - 半導体モジュール - Google Patents

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semiconductor
gate
auxiliary
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憲一郎 佐藤
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Fuji Electric Co Ltd
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Description

本発明は、半導体モジュールに関する。
半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＦＷＤ（Free Wheeling Diode）等の半導体素子が設けられた基板を有し、インバータ装置等に利用されている（例えば特許文献１－３参照）。
特許文献１には、並列接続された半導体チップ、当該半導体チップを接続する上面板電極及び各電極パターンを備える半導体モジュールが記載されている。特許文献２には、並列接続された半導体チップを有するモジュールにおいて、信号配線パターンを絶縁基板上に配置せず、中継基板に集約し、実装面積を低減することが記載されている。特許文献３には、制御信号導体パターンを有する絶縁板を、並列接続された半導体チップの上側に配置することが記載されている。特許文献４には、ゲート信号やソース信号等の信号線を所望の外部端子に引き出すため、パワー半導体チップが載置された基板の同一面上にパターンを形成することが記載されている。
特開２００９－３０２５５２号公報 国際公開第２０１７／１６３６１２号 特開２０００－０５８７４４号公報 特開２０１８－１６０６９９号公報
上記したように、半導体モジュールにおいては、複数の半導体素子を駆動させるためのゲート信号やソース信号等の信号線を所望の外部端子に引き出すために、半導体素子が載置された基板と同一面上に配線パターンを形成することが一般的である。また、これらの半導体素子の同一電極間が金属板によって電気的に接続される。
しかしながら、半導体素子が載置される基板は高価であり、主配線には大電流が流れることで発熱するため、放熱対策が必要である。一方で上記のような信号線（制御配線）は、主配線に比べて大電流が流れないため、放熱対策が不要である。このため、同一基板に主配線と信号配線を設けることは、基板全体の大型化・高コスト化の要因となり、更にはモジュール全体の小型化の妨げとなる。
本発明はかかる点に鑑みてなされたものであり、比較的安価な構成で小型化を実現することが可能な半導体モジュールを提供することを目的の１つとする。
本発明の一態様の半導体モジュールは、主配線層が形成された積層基板と、上面電極及び下面電極を有し、前記主配線層の上面に配置されて前記下面電極が前記主配線層に導電接続された第１半導体素子及び第２半導体素子と、端部を有し、前記第１半導体素子の前記上面電極に前記端部が導電接続された金属板と、前記端部に搭載された制御配線用の制御基板と、を備え、前記制御基板は、前記端部の上面に配置された絶縁板と、前記絶縁板の上面に配置された配線層と、を有する。
本発明によれば、比較的安価な構成で小型化を実現することが可能である。
本実施の形態に係る半導体モジュールの平面図である。 図１に示す所定の半導体素子周辺の部分拡大図である。 図２に示す半導体モジュールをＡ－Ａ線に沿って切断した断面図である。 本実施の形態に係る半導体素子及び制御基板の等価回路図である。 比較例に係る半導体モジュールの平面図である。 第１変形例に係る制御基板周辺の平面図である。 第１変形例に係る半導体素子及び制御基板の等価回路図である。 第２変形例に係る制御基板周辺の平面図である。 第３変形例に係る制御基板周辺の平面図である。 第４変形例に係る半導体モジュールの平面図である。 第５変形例に係る半導体モジュールの平面図である。
以下、本発明を適用可能な半導体モジュールについて説明する。図１は、本実施の形態に係る半導体モジュールの平面図である。図２は、図１に示す所定の半導体素子周辺の部分拡大図である。図３は、図２に示す半導体モジュールをＡ－Ａ線に沿って切断した断面図である。図４は、本実施の形態に係る半導体素子及び制御基板の等価回路図である。なお、以下に示す半導体モジュールはあくまで一例にすぎず、これに限定されることなく適宜変更が可能である。また、以下の図においては、便宜上、ゲート配線の端部を白抜きの丸（○）で示し、補助配線及びその他のセンス配線の端部を黒丸（●）で示している。なお、本明細書において、「エミッタ」という文言は「ソース」という文言に読み替えられ、「コレクタ」という文言は「ドレイン」という文言に読み替えられてよい。これらの文言は、モジュールに適用される半導体素子の種類に応じて選択可能である。
また、以下の図において、複数の半導体モジュールが並ぶ方向（又は直列接続される上アームと下アームの並び方向）をＸ方向、所定アームにおいて並列接続される複数の半導体素子の並び方向をＹ方向、高さ方向をＺ方向と定義することにする。図示されたＸ、Ｙ、Ｚの各軸は互いに直交し、右手系を成している。また、場合によっては、Ｘ方向を左右方向、Ｙ方向を前後方向、Ｚ方向を上下方向と呼ぶことがある。これらの方向（前後左右上下方向）は、説明の便宜上用いる文言であり、半導体モジュールの取付姿勢によっては、ＸＹＺ方向のそれぞれとの対応関係が変わることがある。例えば、半導体モジュールの放熱面側（冷却器側）を下面側とし、その反対側を上面側と呼ぶことにする。また、本明細書において、平面視は、半導体モジュールの上面をＺ方向正側からみた場合を意味する。
本実施の形態に係る半導体モジュールは、例えばパワーモジュール等の電力変換装置に適用されるものであり、インバータ回路を構成するパワーモジュールである。図１では、単一の半導体モジュール１について説明する。例えば、半導体モジュールが三相インバータ回路を構成する場合、図１の半導体モジュールがＵ相、Ｖ相、Ｗ相の順にＸ方向に３つ並んで配置される。
図１から図４に示すように、半導体モジュール１は、ベース板１０と、ベース板１０上に配置される積層基板２と、積層基板２上に配置される複数の半導体素子と、積層基板２及び半導体素子を収容するケース部材１１と、ケース部材１１内に充填される封止樹脂１２と、を含んで構成される。
ベース板１０は、上面と下面を有する長方形の板である。ベース板１０は、放熱板として機能する。また、ベース板１０は、Ｘ方向に長い平面視矩形状を有している。ベース板１０は、例えば銅、アルミニウム又はこれらの合金等からなる金属板であり、表面にメッキ処理が施されてもよい。
ベース板１０の上面には、平面視矩形状で且つ枠状のケース部材１１が配置される。ケース部材１１は、例えば合成樹脂によって成形され、接着剤（不図示）を介してベース板１０の上面に接合される。ケース部材１１は、ベース板１０の外形に沿った形状を有し、Ｘ方向で対向する一対の側壁部１３と、Ｙ方向で対向する一対の側壁部１３とを四隅で連結して枠状に形成される。ケース部材１１は、積層基板２、半導体素子や封止樹脂１２を収容する空間を画定する。
Ｘ方向又はＹ方向で対向する一対の側壁部１３の上面は、平坦面となっている。Ｙ方向で対向する一対の側壁部１３のうち、Ｙ方向正側に位置する側壁部１３には、外部接続用の制御端子１４が配置されている。制御端子１４は、後述する上下アーム毎にＸ方向で５列並んだ端部を有している。Ｘ方向外側の２つは、ゲート端子１４ａ及び補助端子１４ｂであり、Ｘ方向内側の３つは、センス端子Ａ，Ｋ，Ｓである。上アーム側の制御端子１４及び下アーム側の制御端子１４は、それぞれＹ方向正側に位置する側壁部１３に並んで配置されている。詳細は後述するが、Ｘ方向正側が上アーム側であり、Ｘ方向負側が下アーム側である。
これらの制御端子１４は、一体成型により側壁部１３に埋め込まれている。制御端子１４の各々の端部は側壁部１３の上面に露出するように配置されている。制御端子１４は、例えば銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材の板状体を折り曲げ等して形成される。詳細は後述するが、制御端子１４の各々の端部には、制御用の配線部材が接続される。
また、ケース部材１１のＹ方向で対向する一対の側壁部１３において、Ｙ方向正側には、ケース端子としての出力端子１５（Ｍ端子）が設けられており、Ｙ方向負側には、ケース端子としての正極端子１６（Ｐ端子）及び負極端子１７（Ｎ端子）が設けられている。出力端子１５は、上アーム側の制御端子１４と下アーム側の制御端子１４の間に配置されている。正極端子１６及び負極端子１７は、Ｘ方向に並んで配置されている。Ｘ方向正側に正極端子１６が位置し、Ｘ方向負側に負極端子１７が位置している。これらのケース端子は、主電流の外部接続端子を構成し、例えば、銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材を用いて、プレス加工等によって形成される。
また、ケース部材１１の内側において、ベース板１０の上面には、積層基板２が配置されている。積層基板２は、金属層と絶縁層とを積層して形成され、例えば、ＤＣＢ（Direct Copper Bonding）基板やＡＭＢ（Active Metal Brazing）基板、あるいは金属ベース基板で構成される。具体的に積層基板２は、絶縁板２０と、絶縁板２０の下面に配置された放熱板２１と、絶縁板２０の上面に配置された複数の回路板２２と、を有する。積層基板２は、例えば平面視矩形状に形成される。
絶縁板２０は、Ｚ方向に所定の厚みを有し、上面と下面を有する平板状に形成される。絶縁板２０は、例えばアルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等のセラミックス材料、エポキシ等の樹脂材料、又はセラミックス材料をフィラーとして用いたエポキシ樹脂材料等の絶縁材料によって形成される。なお、絶縁板２０は、絶縁層又は絶縁フィルムと呼ばれてもよい。
放熱板２１は、Ｚ方向に所定の厚みを有し、絶縁板２０の下面全体を覆うように形成される。放熱板２１は、例えば銅やアルミニウム等の熱伝導性の良好な金属板によって形成される。
絶縁板２０の上面（主面）には、複数の回路板２２が、電気的に互いに絶縁された状態で、独立して島状に形成されている。複数の回路板２２は、銅箔等によって形成される所定厚みの金属層で構成される。複数の回路板２２は、主電流が流れる主配線層を構成する。具体的に複数の回路板２２は、第１～第３導電層２３－２５を含んで構成される。
第１導電層２３は、絶縁板２０のＸ方向正側に偏って配置され、Ｙ方向に長い平面視矩形状を有している。第１導電層２３のＹ方向負側の端部には、正極端子１６が接続される。詳細は後述するが、第１導電層２３の上面には、上アームを構成する２つの半導体素子３ａ、３ｂが配置される。
第２導電層２４は、第１導電層２３よりもＸ方向負側に配置され、Ｙ方向負側の端部が開放された平面視Ｕ字形状を有している。具体的に第２導電層２４は、所定方向（Ｙ方向）に延び、所定方向に交差する方向（Ｘ方向）で対向する一対の長尺部２４ａ、２４ｂと、一対の長尺部２４ａ、２４ｂの一端同士を連結する連結部２４ｃと、を有している。長尺部２４ａがＸ方向負側に位置し、長尺部２４ｂがＸ方向正側に位置している。また、長尺部２４ａは、長尺部２４ｂよりもＸ方向の幅が大きくなっている。詳細は後述するが、長尺部２４ａの上面には、下アームを構成する２つの半導体素子３ａ、３ｂが配置される。連結部２４ｃは、一対の長尺部２４ａ、２４ｂのＹ方向正側の端部同士を連結する。
第３導電層２５は、第１導電層２３よりもＸ方向負側で且つ第２導電層２４よりもＹ方向負側に配置され、平面視Ｔ字形状を有している。具体的に第３導電層２５は、Ｘ方向に延びる長尺部２５ａと、長尺部２５ａの途中からＹ方向正側に延びる長尺部２５ｂと、を有している。長尺部２５ａは、絶縁板２０のＹ方向負側の端部に配置されている。長尺部２５ａのＸ方向負側の端部には、負極端子１７が接続される。長尺部２５ｂは、一対の長尺部２４ａ、２４ｂの間に挟まれるように配置されている。
回路板２２（主配線層）の上面の所定箇所には、半田等の接合材Ｂ（図３参照）を介して複数の半導体素子が配置されている。これにより、半導体素子の下面電極が主配線層に導電接続される。半導体素子は、例えばシリコン（Ｓｉ）、炭化けい素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の半導体基板によって平面視方形状に形成される。本実施の形態において、半導体素子は、ＩＧＢＴ素子とＦＷＤ素子の機能を一体化したＲＣ（Reverse Conducting）－ＩＧＢＴ素子、又はパワーＭＯＳＦＥＴ素子で構成される。
なお、半導体素子は、これに限定されず、ＩＧＢＴ、パワーＭＯＳＦＥＴ、ＢＪＴ（Bipolar junction transistor）等のスイッチング素子、ＦＷＤ等のダイオードを組み合わせて構成されてもよい。また、半導体素子として、逆バイアスに対して十分な耐圧を有するＲＢ（Reverse Blocking）－ＩＧＢＴ等を用いてもよい。また、半導体素子の形状、配置数、配置箇所等は適宜変更が可能である。なお、本実施の形態における半導体素子は、半導体基板にトランジスタなどの機能素子を形成した、縦型のスイッチング素子である。
本実施の形態では、１相につき、４つの半導体素子が配置されている。具体的に本実施の形態では、上アームを構成する２つの半導体素子３ａ、３ｂ（第１半導体素子）と、下アームを構成する他の２つの半導体素子３ａ、３ｂ（第２半導体素子）とが設けられている。上アームがＸ方向正側に位置し、下アームがＸ方向負側に位置している。すなわち、上アームと下アームは、複数の制御端子１４の並び方向（Ｘ方向）に沿って並んで配置されている。
各半導体素子は、それぞれ上面電極と下面電極を有している。上面電極は、エミッタ電極、ソース電極、又は主電極と呼ばれてよい。下面電極は、コレクタ電極、ドレイン電極、又は主電極と呼ばれてよい。また、各半導体素子は、制御電極としてのゲート電極（不図示）が上面の外周側に偏って配置されている。すなわち、ゲート電極は、各半導体素子の一辺側に偏って配置されている。半導体素子３ａ、３ｂにおいて、ゲート電極の隣に、上面電極に接続されたゲート駆動用の補助電極が設けられてもよい。補助電極は、半導体素子がＭＯＳＦＥＴの場合は駆動用ソース電極と呼称され、ＩＧＢＴの場合は駆動用エミッタ電極と呼称されることがある。詳細は後述するが、Ｙ方向正側に位置する２つの半導体素子３ａは、センス機能を有するセンスチップで構成され、上面に温度・電流センス用のセンス電極（不図示）を有している。
上アームを形成する２つの半導体素子３ａ、３ｂは、第１導電層２３の上面に配置され、電気的に並列接続されている。半導体素子３ａ、３ｂは、Ｙ方向（所定方向）に並んで配置されている。Ｙ方向正側に一方の半導体素子３ａが位置し、Ｙ方向負側に他方の半導体素子３ｂが位置している。
下アームを形成する２つの半導体素子３ａ、３ｂは、第２導電層２４（長尺部２４ａ）の上面に配置され、電気的に並列接続されている。半導体素子３ａ、３ｂは、Ｙ方向（所定方向）に並んで配置されている。Ｙ方向正側に一方の半導体素子３ａが位置し、Ｙ方向負側に他方の半導体素子３ｂが位置している。
各アームにおいて、半導体素子３ａ、３ｂは、互いのゲート電極が内向きでＹ方向に対向するように配置されている。また、上アームと下アームは、積層基板２のＸ方向中央を挟んで対称に配置され、直列接続されている。
また、各半導体素子の上面電極と所定の回路板２２とは、主電流配線部材としての金属板４により電気的に接続される。金属板４は、各半導体素子に対応して配置される。なお、本実施の形態では、各金属板が、全て同じ構成を有するため、共通の符号を付して説明する。
上アームの半導体素子３ａ、３ｂの上面電極は、金属板４を介して第２導電層２４（長尺部２４ｂ）に導電接続される。下アームの半導体素子３ａ、３ｂの上面電極は、金属板４を介して第３導電層２５（長尺部２５ｂ）に導電接続される。
金属板４は、例えば、銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材を用いて、プレス加工等によって折り曲げて形成される。具体的に金属板４は、図３に示すように、所定の半導体素子の上面電極に接合される第１接合部４０と、所定の回路板２２（導電層）に接合される第２接合部４１と、第１接合部４０及び第２接合部４１を連結する連結部４２と、によって構成される。第１接合部４０は、金属板４の一方の端部を構成し、第２接合部４１は、金属板４の他方の端部を構成する。なお、図３に示す金属板４の形状はあくまで一例を示すものであり、適宜変更が可能である。また、金属板４は、リードフレームと呼ばれてもよい。また、各金属板４は、図１に示す平面視において、Ｘ方向に延びている。これらの接続により、一相分の主回路が形成される。
また、本実施の形態では、主配線層が形成された積層基板２とは別に、制御配線用の配線層が形成された制御基板５が搭載されている。制御基板５は、金属層と絶縁層とを積層して形成され、例えばプリント基板で構成される。制御基板５は、アーム毎に１つずつ設けられ、所定の金属板４（第１接合部４０）の上面に配置されている。制御基板５の配置箇所については後述する。
図２から図４に示すように、制御基板５は、第１接合部４０の上面に配置された絶縁板５０と、絶縁板５０の上面に形成されたゲート配線層５１及び補助配線層５２と、を含んで構成される。絶縁板５０は、第１接合部４０よりも小さい平面視矩形状を有している。ゲート配線層５１及び補助配線層５２は、銅箔等によって形成される所定厚みの金属層で構成される。ゲート配線層５１及び補助配線層５２は、配線層を構成する。ゲート配線層５１及び補助配線層５２は、Ｙ方向に沿って延びており、Ｘ方向に並んで配置されている。
ゲート配線層５１は、絶縁板５０のＸ方向負側に偏って配置されており、Ｙ方向負側の端部が開放された平面視Ｕ字形状を有している。具体的にゲート配線層５１は、所定方向（Ｙ方向）に延び、所定方向に交差する方向（Ｘ方向）で対向する一対の長尺部５１ａ、５１ｂと、一対の長尺部５１ａ、５１ｂの一端同士を連結する連結部５１ｃと、を有している。長尺部５１ａがＸ方向正側に位置し、長尺部５１ｂがＸ方向負側に位置している。連結部５１ｃは、一対の長尺部５１ａ、５１ｂのＹ方向正側の端部同士を連結する。
言い換えると、ゲート配線層５１は、ゲート入力端と、ゲート入力端から分岐した第１ゲート出力端及び第２ゲート出力端と、を有している。ゲート入力端は、連結部５１ｃの端部であり、第１ゲート出力端は、長尺部５１ａのＹ方向負側の端部であり、第２ゲート出力端は、長尺部５１ｂのＹ方向負側の端部である。これらの出力端は、各半導体素子への配線部材が交差しない位置に設けられている。
補助配線層５２は、絶縁板５０のＸ方向正側に偏って配置されており、Ｙ方向負側の端部が開放された平面視Ｕ字形状を有している。具体的に補助配線層５２は、所定方向（Ｙ方向）に延び、所定方向に交差する方向（Ｘ方向）で対向する一対の長尺部５２ａ、５２ｂと、一対の長尺部５２ａ、５２ｂの一端同士を連結する連結部５２ｃと、を有している。長尺部５２ａがＸ方向正側に位置し、長尺部５２ｂがＸ方向負側に位置している。連結部５２ｃは、一対の長尺部５２ａ、５２ｂのＹ方向正側の端部同士を連結する。このように、ゲート配線層５１及び補助配線層５２は、各長尺部がＹ方向に延びてＸ方向に並んで配置されている。詳細は後述するが、配線層を構成する各長尺部間の隙間は、積層基板２の各回路板２２（主配線層）間の隙間よりも小さくなっている。
言い換えると、補助配線層５２は、補助入力端と、補助入力端から分岐した第１補助出力端及び第２補助出力端と、を有している。補助入力端は、連結部５２ｃの端部であり、第１補助出力端は、長尺部５２ａのＹ方向負側の端部であり、第２補助出力端は、長尺部５２ｂのＹ方向負側の端部である。これらの出力端は、各半導体素子への配線部材が交差しない位置に設けられている。
また、ゲート配線層５１の途中には、チップ抵抗５３が配置されている。具体的に長尺部５１ａ、５１ｂのそれぞれの途中に、チップ抵抗５３が配置されている。これらのチップ抵抗５３は、半田等の接合材（不図示）を介して長尺部５１ａ、５１ｂの上面に接合される。詳細は後述するが、チップ抵抗５３は、補助配線層５２の途中に配置されてもよい。なお、本実施の形態において、チップ抵抗５３は、長尺部５１ａ、５１ｂの長手方向の中間位置に配置されているが、チップ抵抗５３は、長尺部５１ａ、５１ｂの一端側もしくは他端側に偏って配置されてもよい。
このように構成される制御基板５は、各アームにおいて、金属板４の上面に接合材Ｒを介して配置される。接合材Ｒは、例えば接着剤、半田、焼結材等で構成されてよい。制御基板５は、制御端子１４側に位置する半導体素子３ａに対応して設けられた金属板４（第１接合部４０）の上面に配置されている。すなわち、制御基板５は、センス機能を有するセンスチップ（半導体素子３ａ）の上方（真上）に配置されている。言い換えると、センス機能を有しない非センスチップ（半導体素子３ｂ）の上方には、制御基板５が配置されていない。したがって、制御基板５の数は、半導体素子の数よりも少なくなっている。
上記した制御基板５と各半導体素子、制御基板５と制御端子１４は、所定の配線部材によって電気的に接続される。例えば、ゲート配線層５１と半導体素子は、ゲート配線によって接続され、補助配線層５２と半導体素子は、補助配線によって接続される。
より具体的には、長尺部５１ａのＹ方向負側の端部は、ゲート配線Ｇ１を介して一方の半導体素子３ａのゲート電極に接続される。長尺部５１ｂのＹ方向負側の端部は、ゲート配線Ｇ２を介して他方の半導体素子３ｂのゲート電極に接続される。長尺部５２ａのＹ方向負側の端部は、補助配線Ｅ１を介して一方の半導体素子３ａの上面電極に接続される。長尺部５２ｂのＹ方向負側の端部は、補助配線Ｅ２を介して他方の半導体素子３ｂの上面電極に接続される。半導体素子３ａ、３ｂにおいてそれぞれ、ゲート電極の隣に、上面電極に接続された補助電極が設けられてもよい。補助配線Ｅ１、Ｅ２はそれぞれ、半導体素子３ａ、３ｂの補助電極に接続されてもよい。
また、ゲート配線層５１（長尺部５１ｂ）のＹ方向正側の端部（連結部５１ｃのＸ方向負側の端部）は、ゲート配線Ｇ３を介してゲート端子１４ａに接続される。補助配線層５２（長尺部５２ｂ）のＹ方向正側の端部（連結部５２ｃのＸ方向負側の端部）は、補助配線Ｅ３を介して補助端子１４ｂに接続される。また、半導体素子３ａのセンス電極は、それぞれセンス配線Ｗを介してセンス端子Ａ，Ｋ，Ｓに接続される。
これらの配線部材には、導体ワイヤ（ボンディングワイヤ）が用いられる。導体ワイヤの材質は、金、銅、アルミニウム、金合金、銅合金、アルミニウム合金のいずれか１つ又はそれらの組み合わせを用いることができる。また、配線部材として導体ワイヤ以外の部材を用いることも可能である。例えば、配線部材としてリボンを用いることができる。
ところで、半導体モジュールにおいては、複数の半導体素子を駆動させるためのゲート信号や補助配線等の信号線（駆動用の制御配線）を所望の外部端子（制御端子）に引き出すために、主電流用の主配線層が形成された積層基板と同一面上に配線パターン（配線層）を形成することが一般的である。また、これらの半導体素子の同一電極間が金属板によって電気的に接続される。
しかしながら、主配線層が形成された積層基板は高価であり、主配線層には大電流が流れることで発熱するため、放熱対策が必要である。一方で上記のような信号線（制御配線）は、主配線に比べて大電流が流れないため、放熱対策が不要である。また、このような積層基板は、大電流対応・高放熱化のために配線層（金属層）を比較的厚みのある銅箔で形成される。この場合、銅箔の加工公差（エッチング公差）が大きくなるため、各銅箔間の隙間を小さくすることが困難となる。すなわち、各銅箔間の隙間は、ある程度確保されなければならない。
このように、各銅箔間の隙間を大きく確保することで、チップ抵抗等を各銅箔間に配置することが困難となる。以上から、同一基板に主配線層と配線層を設けることは、基板全体の大型化・高コスト化の要因となり、更にはモジュール全体の小型化の妨げとなる。また、上記した信号線が長くなってしまうことで、スイッチングに伴うノイズの影響を受け、誤動作を誘発するおそれがある。
そこで、本件発明者等は、積層基板上の主配線層及び配線層のレイアウト及び金属板の上面のスペースに着目し、本発明に想到した。具体的に本実施の形態では、図１に示すように、主配線層が形成された積層基板２とは別に、配線層が形成された制御基板５を金属板４上に配置している。制御基板５は、絶縁板５０の上面に配置された配線層を有している。
より具体的に配線層は、ゲート配線Ｇ１、Ｇ２を介してそれぞれ半導体素子３ａ、３ｂのゲート電極に接続されたゲート配線層５１と、補助配線Ｅ１、Ｅ２を介してそれぞれ半導体素子３ａ、３ｂの上面電極に接続された補助配線層５２と、を有している。
これらの構成によれば、主配線層とは別に制御配線用の制御基板５を設けたことで、積層基板２の構成が簡略化される。この結果、制御配線を同一の絶縁板２０上に設けた構成に比べて積層基板２を小さくすることが可能である。また、金属板４上の空いたスペースを有効活用することにより、モジュール全体を大きくすることなく制御基板５を配置することが可能である。また、制御配線用の制御基板５をプリント基板等の安価な基板で形成することで、積層基板２の構成も簡略化しつつ、モジュール全体としてより安価に製造することが可能である。
ここで、比較例について説明する。図５は、比較例に係る半導体モジュールの平面図である。図５は、積層基板２上に配線層が形成されている点で上記実施の形態と相違する。このため、主に相違点について説明し、既出の構成は同じ符号を示して適宜説明を省略する。
図５に示すように、比較例においては、第１導電層２３のＹ方向中央の一部分が切り欠かれており、当該切り欠かれた部分に配線層としてゲート配線層２６及び補助配線層２７が絶縁板２０上に配置されている。同様に、第２導電層２４（長尺部２４ａ）のＹ方向中央の一部分が切り欠かれており、当該切り欠かれた部分に配線層としてゲート配線層２６及び補助配線層２７が絶縁板２０上に配置されている。このように、比較例では、ゲート配線層２６及び補助配線層２７の分だけ、モジュール全体がＹ方向に大きくなっている。これに対し、本実施の形態では、上記したようにゲート配線層５１及び補助配線層５２を別の制御基板５に形成したことで、比較例に比べてモジュール全体を小型化することが可能になっている。
また、制御基板５が半導体素子３ａの真上、より具体的には第１接合部４０の上面に配置されることにより、第１接合部４０上の空いたスペースを有効活用しつつ、モジュールの高さ方向の寸法が大きくなることを抑制することが可能である。
また、制御基板５は、制御端子１４に位置する半導体素子３ａに対応して設けられた金属板４の上面に配置されている。より具体的に制御基板５は、センス機能を有する半導体素子３ａの上方に配置されている。この構成によれば、制御基板５が制御端子１４の近傍に配置されるため、上記した各種配線部材の配線長を短くして、配線（ワイヤボンディング）の容易性が向上されている。
また、ゲート配線層５１及び補助配線層５２がＹ方向に沿って延びているため、Ｙ方向一端側（正側）では、制御端子１４との配線が容易となり、Ｙ方向他端側（負側）では、他の半導体素子３ｂとの配線が容易となっている。
また、本実施の形態では、金属板４上の制御基板５が平面視において第１接合部４０よりも小さくなっている。この構成によれば、第１接合部４０の面積内で制御基板５を配置することができるため、モジュール全体が大型化することがない。
また、制御基板５において、各配線層間の隙間Ｄ２は、積層基板２上の各主配線層間の隙間Ｄ１より小さくなっている。この構成によれば、制御基板５を小さくして、金属板４上の限られたスペース内に配置することが可能となる。
以上説明したように、本実施の形態によれば、主配線層が形成された積層基板２とは別に、配線層が形成された制御基板５を金属板４上に配置することで、比較的安価な構成で小型化を実現することが可能である。
また、上記実施の形態において、半導体素子の個数及び配置箇所は、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態において、回路板の個数及びレイアウトは、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態では、積層基板２や半導体素子が平面視矩形状又は方形状に形成される構成としたが、この構成に限定されない。積層基板２や半導体素子は、上記以外の多角形状に形成されてもよい。
また、上記実施の形態において、上アームがＸ方向正側に位置し、下アームがＸ方向負側に位置する場合について説明したが、この構成に限定されない。上下アームの位置関係は、上記と逆であってもよい。
また、上記実施の形態において、正極端子１６と負極端子１７の位置関係は、上記と逆であってもよい。
また、上記実施の形態において、補助配線の一端が上面電極に直接接続される構成としたが、この構成に限定されない。補助配線の一端は、半導体素子上に設けられ、上面電極に接続された補助電極に接続されてもよい。補助配線の一端は、金属板（第１接合部４０）を介して上面電極（ＭＯＳＦＥＴのソース電極、ＩＧＢＴのエミッタ電極）に接続されてもよい。
また、上記実施の形態において、ゲート配線層５１の途中にチップ抵抗５３が配置される場合について説明した。この構成によれば、ゲート振動を抑制することが可能である。しかしながら、上記構成に限定されず、図６、図７のような構成であってもよい。図６は、第１変形例に係る制御基板周辺の平面図である。図７は、第１変形例に係る半導体素子及び制御基板の等価回路図である。
図６及び図７に示すように、補助配線層５２の途中には、チップ抵抗５３が配置されている。具体的に長尺部５２ａ、５２ｂのそれぞれの途中に、チップ抵抗５３が配置されている。これらのチップ抵抗５３は、半田等の接合材（不図示）を介して長尺部５２ａ、５２ｂの上面に接合される。この構成によれば、製造工程における抵抗値の測定をし易くすることが可能である。
また、制御基板５は、上記した構成に限定されず、適宜変更が可能である。例えば、図８、図９のような構成であってもよい。図８は、第２変形例に係る制御基板周辺の平面図である。図８では、ゲート配線層５１と補助配線層５２は、半導体素子毎に交互に並んで配置されている。具体的にゲート配線層５１を構成する長尺部５１ａ、５１ｂと、補助配線層５２を構成する長尺部５２ａ、５２ｂが、交互に並んで配置されている。Ｘ方向正側から順に、長尺部５２ａ、長尺部５１ａ、長尺部５２ｂ、長尺部５２ａが並んで配置されている。
長尺部５１ａ、５１ｂのＹ方向正側の端部同士は、連結部５１ｃによって接続され、長尺部５２ａ、５２ｂのＹ方向正側の端部同士は、連結部５２ｃによって接続される。連結部５１ｃ、５２ｃは、導体ワイヤ又は金属板で構成されてよい。これらの構成によれば、ゲート配線Ｇ１及び補助配線Ｅ１と、ゲート配線Ｇ２及び補助配線Ｅ２と、ゲート配線Ｇ３及び補助配線Ｅ３と、をそれぞれ隣接して平行に配線することが可能である。これにより、配線取り回しを簡素化することが可能である。また、対応するゲート配線及び補助配線が近接して平行配置されることで、相互インダクタンスの効果により、ゲート・ソース（エミッタ）間のインダクタンスを低減することが可能である。また、図２、図６、図８のいずれにおいても、ゲート配線及び補助配線を等長配線することができ、ゲート・ソース（エミッタ）間のインダクタンスのバラツキを抑えることも可能となっている。
図９は、第３変形例に係る制御基板周辺の平面図である。図９では、ゲート配線層５１を構成する一対の長尺部５１ａ、５１ｂの間に補助配線層５２を構成する一対の長尺部５２ａ、５２ｂが配置されている。連結部５２ｃは、連結部５１ｃを挟んで一対の長尺部５２ａ、５２ｂのＹ方向反対側に配置されている。長尺部５２ａは、配線部材５２ｄを介して連結部５２ｃに接続され、長尺部５２ｂは、配線部材５２ｅを介して連結部５２ｃに接続される。このような構成であってもよい。このような配置によれば、ゲート電極及び補助電極を同じ順に配置した２つの半導体チップ３ａ、３ｂを向き合わせて配置する場合にも、ゲート配線Ｇ１、Ｇ２及び補助配線Ｅ１、Ｅ２が交差しない。なお、図８、９のように、ゲート配線と補助配線が平面で重なるようなレイアウトの場合、制御基板は、配線層を多層化した積層基板で構成されてもよい。これにより、ワイヤ配線を極力少なくすることが可能である。
また、上記実施の形態において、１アームにおいて２つの半導体素子３ａ、３ｂを並列配置する場合について説明したが、この構成に限定されない。例えば、図１０、１１のような構成であってもよい。図１０は、第４変形例に係る半導体モジュールの平面図である。図１１は、第５変形例に係る半導体モジュールの平面図である。図１０、１１では、１アームにつき、３つの半導体素子３ａ、３ｂ、３ｃをＹ方向に並べた点、第２導電層２４が長尺部２４ａ、２４ｂで分離されている点で上記実施の形態と相違する。
図１０に示すように、制御基板５は、制御端子１４側に位置する半導体素子３ａ、３ｂの上方に配置されている。図１０では、上下アーム共に半導体素子３ａがセンスチップである。図１１に示すように、上アームにおいて、制御基板５は、半導体素子３ａ、３ｂの上方に配置されている。図１１では、上アームの半導体素子３ａ及び下アームの半導体素子３ｂがセンスチップである。なお、上アームにおいて、半導体素子３ａのＸ方向正側の近傍には、制御端子１４がＹ方向に並んで配置されている。これに合わせて、制御基板５の配線層も、Ｘ方向に延びるように９０度回転させて配置されている。下アームにおいては、半導体素子３ｂのＸ方向負側の近傍に、制御端子１４がＹ方向に並んで配置されている。これに合わせて、制御基板５の配線層も、Ｘ方向に延びるように９０度回転させて配置されている。また、上アームの半導体素子３ｂ上の制御基板５では、配線層が他の制御配線５と鏡像配置されている。このような構成であってもよい。
また、本実施の形態及び変形例を説明したが、他の実施の形態として、上記実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。
また、本実施の形態は上記の実施の形態及び変形例に限定されるものではなく、技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらに、技術の進歩又は派生する別技術によって、技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、技術的思想の範囲内に含まれ得る全ての実施態様をカバーしている。
下記に、上記実施の形態における特徴点を整理する。
上記実施の形態に記載の半導体モジュールは、主配線層が形成された積層基板と、上面電極及び下面電極を有し、前記主配線層の上面に配置されて前記下面電極が前記主配線層に導電接続された第１半導体素子及び第２半導体素子と、端部を有し、前記第１半導体素子の前記上面電極に前記端部が導電接続された金属板と、前記端部に搭載された制御配線用の制御基板と、を備え、前記制御基板は、前記端部の上面に配置された絶縁板と、前記絶縁板の上面に配置された配線層と、を有する。
また、上記の半導体モジュールにおいて、前記配線層は、ゲート配線部材を介して前記第１半導体素子及び前記第２半導体素子のそれぞれのゲート電極に接続されたゲート配線層と、補助配線部材を介して前記第１半導体素子及び前記第２半導体素子のそれぞれの前記上面電極に接続された補助配線層と、を有する。
また、上記の半導体モジュールは、前記第１半導体素子及び前記第２半導体素子を並列接続して所定方向に並べたアームを形成し、複数の前記金属板は、前記第１半導体素子及び前記第２半導体素子に対応してそれぞれ配置され、前記第１半導体素子に隣接して設けられた外部接続用の制御端子を更に備え、前記制御基板は、前記第１半導体素子に対応して設けられた前記端部の上面に配置されている。
また、上記の半導体モジュールにおいて、前記制御端子は、前記所定方向の一方側に偏って配置されており、前記制御基板は、前記制御端子側に位置する前記第１半導体素子に対応して設けられた前記端部の上面に配置されている。
また、上記の半導体モジュールにおいて、前記制御基板は、前記第１半導体素子の真上に配置されている。
また、上記の半導体モジュールにおいて、前記ゲート配線層及び前記補助配線層は、所定方向に沿って延びている。
また、上記の半導体モジュールにおいて、前記ゲート配線層の途中にチップ抵抗が配置されている。
また、上記の半導体モジュールにおいて、前記補助配線層の途中にチップ抵抗が配置されている。
また、上記の半導体モジュールにおいて、前記制御基板は、平面視において前記端部よりも小さい。
また、上記の半導体モジュールは、複数の前記制御基板を備え、前記制御基板の数は、前記第１半導体素子及び前記第２半導体素子の数よりも少ない。
また、上記の半導体モジュールにおいて、前記制御基板は、センス機能を有する前記第１半導体素子の上方に配置されている。
また、上記の半導体モジュールにおいて、前記積層基板は、複数の前記主配線層を有し、前記配線層間の隙間は、複数の前記主配線層間の隙間よりも小さい。
また、上記の半導体モジュールにおいて、前記ゲート配線層と前記補助配線層は、前記第１半導体素子及び前記第２半導体素子毎に交互に並んで配置されている。
また、上記の半導体モジュールにおいて、前記ゲート配線層は、ゲート入力端と、前記ゲート入力端から分岐した第１ゲート出力端及び第２ゲート出力端と、を有し、前記補助配線層は、補助入力端と、前記補助入力端から分岐した第１補助出力端及び第２補助出力端と、を有し、前記第１ゲート出力端は、前記第１半導体素子のゲート電極に接続され、前記第２ゲート出力端は、前記第２半導体素子のゲート電極に接続され、前記第１補助出力端は、前記第１半導体素子の上面電極に接続され、前記第２補助出力端は、前記第２半導体素子の上面電極に接続されている。
また、上記の半導体モジュールにおいて、前記ゲート電極は、各半導体素子の外周側に偏って配置されており、前記第１半導体素子及び前記第２半導体素子は、それぞれの前記ゲート電極が対向するように配置され、前記第１ゲート出力端、前記第１補助出力端、前記第２ゲート出力端、及び前記第２補助出力端は、各出力端から各半導体素子への配線部材が交差しない位置に設けられている。
また、上記の半導体モジュールにおいて、前記制御基板は、多層化された前記配線層によって構成される。
また、上記の半導体モジュールにおいて、前記第１半導体素子及び前記第２半導体素子は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子、又はＩＧＢＴ（Insulated Gate Bipolar Transistor）素子で構成される。
以上説明したように、本発明は、比較的安価な構成で小型化を実現することができるという効果を有し、特に、半導体モジュールに有用である。
１ ：半導体モジュール
２ ：積層基板
３ａ ：第１半導体素子
３ｂ ：第２半導体素子
４ ：金属板
５ ：制御基板
１０ ：ベース板
１１ ：ケース部材
１２ ：封止樹脂
１３ ：側壁部
１４ ：制御端子
１４ａ ：ゲート端子
１４ｂ ：補助端子
１５ ：出力端子
１６ ：正極端子
１７ ：負極端子
２０ ：絶縁板
２１ ：放熱板
２２ ：回路板（主配線層）
２３ ：第１導電層
２４ ：第２導電層
２４ａ ：長尺部
２４ｂ ：長尺部
２４ｃ ：連結部
２５ ：第３導電層
２５ａ ：長尺部
２５ｂ ：長尺部
２６ ：ゲート配線層
２７ ：補助配線層
４０ ：第１接合部（端部）
４１ ：第２接合部
４２ ：連結部
５０ ：絶縁板
５１ ：ゲート配線層（配線層）
５１ａ ：長尺部
５１ｂ ：長尺部
５１ｃ ：連結部
５２ ：補助配線層
５２ａ ：長尺部
５２ｂ ：長尺部
５２ｃ ：連結部
５２ｄ ：配線部材
５２ｅ ：配線部材
５３ ：チップ抵抗
Ａ ：センス端子
Ｋ ：センス端子
Ｓ ：センス端子
Ｂ ：接合材
Ｒ ：接合材
Ｄ１ ：隙間
Ｄ２ ：隙間
Ｇ１ ：ゲート配線（ゲート配線部材）
Ｇ２ ：ゲート配線（ゲート配線部材）
Ｇ３ ：ゲート配線（ゲート配線部材）
Ｅ１ ：補助配線（補助配線部材）
Ｅ２ ：補助配線（補助配線部材）
Ｅ３ ：補助配線（補助配線部材）
Ｗ ：センス配線

Claims (17)

  1. 主配線層が形成された積層基板と、
    上面電極及び下面電極を有し、前記主配線層の上面に配置されて前記下面電極が前記主配線層に導電接続された第１半導体素子及び第２半導体素子と、
    前記第１半導体素子の上面より上面が小さい端部を有し、前記第１半導体素子の前記上面電極に前記端部が導電接続された金属板と、
    前記端部に搭載された制御配線用の制御基板と、を備え、
    前記制御基板は、
    前記端部の上面に配置された絶縁板と、
    前記絶縁板の上面に配置された配線層と、を有し、
    前記第１半導体素子と前記端部との接合領域内に配置されている、半導体モジュール。
  2. 前記配線層は、
    ゲート配線部材を介して前記第１半導体素子及び前記第２半導体素子のそれぞれのゲート電極に接続されたゲート配線層と、
    補助配線部材を介して前記第１半導体素子及び前記第２半導体素子のそれぞれの前記上面電極に接続された補助配線層と、を有する、請求項１に記載の半導体モジュール。
  3. 主配線層が形成された積層基板と、
    上面電極及び下面電極を有し、前記主配線層の上面に配置されて前記下面電極が前記主配線層に導電接続された第１半導体素子及び第２半導体素子と、
    端部を有し、前記第１半導体素子の前記上面電極に前記端部が導電接続された金属板と、
    前記端部に搭載された制御配線用の制御基板と、を備え、
    前記制御基板は、
    前記端部の上面に配置された絶縁板と、
    前記絶縁板の上面に配置された配線層と、を有し、
    前記第１半導体素子及び前記第２半導体素子を並列接続して所定方向に並べたアームを形成し、
    複数の前記金属板は、前記第１半導体素子及び前記第２半導体素子に対応してそれぞれ配置され、
    前記第１半導体素子に隣接して設けられた外部接続用の制御端子を更に備え、
    前記制御基板は、前記第１半導体素子に対応して設けられた前記端部の上面に配置されている、半導体モジュール。
  4. 前記制御端子は、前記所定方向の一方側に偏って配置されており、
    前記制御基板は、前記制御端子側に位置する前記第１半導体素子に対応して設けられた前記端部の上面に配置されている、請求項３に記載の半導体モジュール。
  5. 前記制御基板は、前記第１半導体素子の真上に配置されている、請求項２から請求項４のいずれかに記載の半導体モジュール。
  6. 前記ゲート配線層及び前記補助配線層は、所定方向に沿って延びている、請求項２に記載の半導体モジュール。
  7. 前記ゲート配線層の途中にチップ抵抗が配置されている、請求項２または請求項６に記載の半導体モジュール。
  8. 前記補助配線層の途中にチップ抵抗が配置されている、請求項２、請求項６、及び請求項７のいずれかに記載の半導体モジュール。
  9. 前記制御基板は、平面視において前記端部よりも小さい、請求項２から請求項８のいずれかに記載の半導体モジュール。
  10. 複数の前記制御基板を備え、
    前記制御基板の数は、前記第１半導体素子及び前記第２半導体素子の数よりも少ない、請求項２から請求項９のいずれかに記載の半導体モジュール。
  11. 前記制御基板は、センス機能を有する前記第１半導体素子の上方に配置されている、請求項２から請求項１０のいずれかに記載の半導体モジュール。
  12. 前記積層基板は、複数の前記主配線層を有し、
    前記配線層間の隙間は、複数の前記主配線層間の隙間よりも小さい、請求項２から請求項１１のいずれかに記載の半導体モジュール。
  13. 前記ゲート配線層と前記補助配線層は、前記第１半導体素子及び前記第２半導体素子毎に交互に並んで配置されている、請求項２、請求項６、請求項７、及び請求項８のいずれかに記載の半導体モジュール。
  14. 主配線層が形成された積層基板と、
    上面電極及び下面電極を有し、前記主配線層の上面に配置されて前記下面電極が前記主配線層に導電接続された第１半導体素子及び第２半導体素子と、
    端部を有し、前記第１半導体素子の前記上面電極に前記端部が導電接続された金属板と、
    前記端部に搭載された制御配線用の制御基板と、を備え、
    前記制御基板は、
    前記端部の上面に配置された絶縁板と、
    前記絶縁板の上面に配置された配線層と、を有し、
    前記配線層は、
    ゲート配線部材を介して前記第１半導体素子及び前記第２半導体素子のそれぞれのゲート電極に接続されたゲート配線層と、
    補助配線部材を介して前記第１半導体素子及び前記第２半導体素子のそれぞれの前記上面電極に接続された補助配線層と、を有し、
    前記ゲート配線層は、ゲート入力端と、前記ゲート入力端から分岐した第１ゲート出力端及び第２ゲート出力端と、を有し、
    前記補助配線層は、補助入力端と、前記補助入力端から分岐した第１補助出力端及び第２補助出力端と、を有し、
    前記第１ゲート出力端は、前記第１半導体素子のゲート電極に接続され、
    前記第２ゲート出力端は、前記第２半導体素子のゲート電極に接続され、
    前記第１補助出力端は、前記第１半導体素子の上面電極に接続され、
    前記第２補助出力端は、前記第２半導体素子の上面電極に接続されている、半導体モジュール。
  15. 前記ゲート電極は、各半導体素子の外周側に偏って配置されており、
    前記第１半導体素子及び前記第２半導体素子は、それぞれの前記ゲート電極が対向するように配置され、
    前記第１ゲート出力端、前記第１補助出力端、前記第２ゲート出力端、及び前記第２補助出力端は、各出力端から各半導体素子への配線部材が交差しない位置に設けられている、請求項１４に記載の半導体モジュール。
  16. 前記制御基板は、多層化された前記配線層によって構成される、請求項１５に記載の半導体モジュール。
  17. 前記第１半導体素子及び前記第２半導体素子は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子、又はＩＧＢＴ（Insulated Gate Bipolar Transistor）素子で構成される、請求項１から請求項１６のいずれかに記載の半導体モジュール。
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