JP5318698B2 - パワーモジュール - Google Patents
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Description
本発明は、パワーモジュールに係り、特に実装面積を低減することのできるパワーモジ
ュールの実装技術に関する。
ュールの実装技術に関する。
近年、駆動負荷の出力の増大に伴い、パワーモジュールを構成するパワー半導体素子に
流れる負荷電流が増大してきている。パワー半導体素子内で発熱として失われる損失は、
負荷電流の二乗に比例するため、パワー半導体素子を複数の素子で構成すると共にこれら
の素子を並列に配置することにより、各パワー半導体素子に流れる電流を減少させて、損
失を抑える手法がとられている（特許文献１，特許文献２参照）。
流れる負荷電流が増大してきている。パワー半導体素子内で発熱として失われる損失は、
負荷電流の二乗に比例するため、パワー半導体素子を複数の素子で構成すると共にこれら
の素子を並列に配置することにより、各パワー半導体素子に流れる電流を減少させて、損
失を抑える手法がとられている（特許文献１，特許文献２参照）。
上記特許文献に示すように、パワー半導体素子を複数の素子で構成すると共にこれらの
素子を並列に配置することにより、各パワー半導体素子に流れる電流を減少させて、損失
を抑えることはできる。
素子を並列に配置することにより、各パワー半導体素子に流れる電流を減少させて、損失
を抑えることはできる。
しかし、パワー半導体素子を複数の素子で構成し、これらの素子を並列に配置する場合
は、これらの並列配置されたパワー半導体素子に負荷電流を均等に分配するため、これら
のパワー半導体素子を同一のタイミングで駆動しなければならない。このため、各半導体
素子に対する信号配線が複雑化し、パワーモジュールの実装面積も増大することになる。
は、これらの並列配置されたパワー半導体素子に負荷電流を均等に分配するため、これら
のパワー半導体素子を同一のタイミングで駆動しなければならない。このため、各半導体
素子に対する信号配線が複雑化し、パワーモジュールの実装面積も増大することになる。
本発明は、これらの問題点に鑑みてなされたもので、実装面積を低減することのできる
パワーモジュールの実装技術を提供するものである。
パワーモジュールの実装技術を提供するものである。
本発明は上記課題を解決するため、次のような手段を採用した。
正極側パワー半導体素子の一方の端子を接続した正極導電体パターンと、正極側パワー半導体素子の他方の端子および負極側パワー半導体素子の一方の端子を接続した中間電位導電体パターンと、負極側パワー半導体素子の他方の端子を接続した負極導電体パターンと、を絶縁基板上に備え、前記正極導電体パターンと前記負極導電体パターン間に電源電圧を印加し前記中間電位導電体パターンから変換出力を取り出す単位モジュールを少なくとも一対以上設け、各単位モジュールにおける対応するパワー半導体素子に共通のゲート信号を中継し分配するための配線パターンを印刷により形成した中継基板を備え、前記各単位モジュールにおける対応する前記パワー半導体素子は前記中継基板の長手方向に対して対称となるように配置した。
本発明は、以上の構成を備えるため、パワー半導体素子を複数の素子で構成する大出力
のパワーモジュールにおいても、その実装面積低減することができる。
のパワーモジュールにおいても、その実装面積低減することができる。
以下、本発明の実施形態を図１ないし図３を用いて説明する。図１、図２、図３におい
て、同じもの及び同じ機能を有するものは同じ符号を付した。図１は、本実施形態のパワ
ーモジュールの上面図である。図１において、１はケース、２は絶縁基板、３は正極直流
端子、４は負極直流端子、５，６，７は出力端子、１０ａ，１０ｂ，１０ｃ，１０ｄ，１
０ｅ，１０ｆは信号用中継基板、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２
０ｇ，２０ｈ，２０ｉ，２０ｊ，２０ｋ，２０ｍはパワー半導体素子を構成するＭＯＳＦ
ＥＴである。ケース１はプラスチック製であり、正極直流端子３，負極直流端子４，出力
端子５，６，７はそれぞれケース１にインサートすることにより保持されている。
て、同じもの及び同じ機能を有するものは同じ符号を付した。図１は、本実施形態のパワ
ーモジュールの上面図である。図１において、１はケース、２は絶縁基板、３は正極直流
端子、４は負極直流端子、５，６，７は出力端子、１０ａ，１０ｂ，１０ｃ，１０ｄ，１
０ｅ，１０ｆは信号用中継基板、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２
０ｇ，２０ｈ，２０ｉ，２０ｊ，２０ｋ，２０ｍはパワー半導体素子を構成するＭＯＳＦ
ＥＴである。ケース１はプラスチック製であり、正極直流端子３，負極直流端子４，出力
端子５，６，７はそれぞれケース１にインサートすることにより保持されている。
信号用中継基板１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆは絶縁基板２に接着
剤により接着されており、，ＭＯＳＦＥＴ２０ａ，２０ｃ（２０ｂ，２０ｄ，２０ｅ，２
０ｆ，２０ｇ，２０ｈ，２０ｉ，２０ｊ，２０ｋ，２０ｍも同様）は、それぞれ中間電位
導電体パターン５０あるいは正極導電体パターン４０にハンダを介して、信号用中継基板
１０ａ（１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆに対しても同様）の長手方向に対して
対称になるように固着されている。
剤により接着されており、，ＭＯＳＦＥＴ２０ａ，２０ｃ（２０ｂ，２０ｄ，２０ｅ，２
０ｆ，２０ｇ，２０ｈ，２０ｉ，２０ｊ，２０ｋ，２０ｍも同様）は、それぞれ中間電位
導電体パターン５０あるいは正極導電体パターン４０にハンダを介して、信号用中継基板
１０ａ（１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆに対しても同様）の長手方向に対して
対称になるように固着されている。
このように、各ＭＯＳＦＥＴ（例えばＭＯＳＦＥＴ２０ａ、２０ｃ）を信号用中継基板
１０ａに対して等距離になるように実装するため、これらの並列配置ＭＯＳＦＥＴ２０ａ
、２０ｃを同時に駆動して、それらに流れる負荷電流を均等に分配することができる。ま
た、制御信号を絶縁基板２上に配置した信号用中継基板１０ａ，１０ｂ，１０ｃ，１０ｄ
，１０ｅ，１０ｆに集約することにより、信号配線パターンを絶縁基板２上に直接配置す
る必要がなくなる。絶縁基板２上に配線パターンを直接配置する場合には、通常エッチン
グによってパターンを形成するため、配線幅および配線間のピッチを小さくすることが困
難である。これに対して、信号用中継基板１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１
０ｆを設ける場合は印刷により配線パターンを作成することができる。このため、線幅お
よびピッチを小さくすることができ、多層化も可能である。
１０ａに対して等距離になるように実装するため、これらの並列配置ＭＯＳＦＥＴ２０ａ
、２０ｃを同時に駆動して、それらに流れる負荷電流を均等に分配することができる。ま
た、制御信号を絶縁基板２上に配置した信号用中継基板１０ａ，１０ｂ，１０ｃ，１０ｄ
，１０ｅ，１０ｆに集約することにより、信号配線パターンを絶縁基板２上に直接配置す
る必要がなくなる。絶縁基板２上に配線パターンを直接配置する場合には、通常エッチン
グによってパターンを形成するため、配線幅および配線間のピッチを小さくすることが困
難である。これに対して、信号用中継基板１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１
０ｆを設ける場合は印刷により配線パターンを作成することができる。このため、線幅お
よびピッチを小さくすることができ、多層化も可能である。
このため、従来、絶縁基板２上で行っていた信号の統合および分配を信号用中継基板１
０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ上で行うことができ、実装面積を減少さ
せ、ワイヤ経路も単純化することができ、結果として配線インピーダンスを低減すること
ができる。また、ワイヤ経路を単純化することにより、ワイヤの長さを短くすることがで
きる。これによりワイヤの固有振動数を増加することができ、ワイヤの振動に対する耐性
を高めることができる。
０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ上で行うことができ、実装面積を減少さ
せ、ワイヤ経路も単純化することができ、結果として配線インピーダンスを低減すること
ができる。また、ワイヤ経路を単純化することにより、ワイヤの長さを短くすることがで
きる。これによりワイヤの固有振動数を増加することができ、ワイヤの振動に対する耐性
を高めることができる。
図２は、図１に示すパワーモジュール信号用中継基板周辺の拡大図である。図２におい
て、３０ａ，３０ｂ，３０ｃ，３０ｄは絶縁基板２表面に形成した負極銅パターン、４０
は絶縁基板２表面に形成した正極銅パターン、５０は絶縁基板２表面に形成した中間電位
導電体パターン、１０１ａ，１０１ｂ，１０２ａ，１０２ｂ，１０３ａ，１０３ｂ，１０
４ａ，１０４ｂ，１０５ａ，１０５ｂ，１０６ａ，１０６ｂ，１０７ａ，１０７ｂはアル
ミワイヤ、１１０ａ，１１０ｂは信号用中継端子を表す。
て、３０ａ，３０ｂ，３０ｃ，３０ｄは絶縁基板２表面に形成した負極銅パターン、４０
は絶縁基板２表面に形成した正極銅パターン、５０は絶縁基板２表面に形成した中間電位
導電体パターン、１０１ａ，１０１ｂ，１０２ａ，１０２ｂ，１０３ａ，１０３ｂ，１０
４ａ，１０４ｂ，１０５ａ，１０５ｂ，１０６ａ，１０６ｂ，１０７ａ，１０７ｂはアル
ミワイヤ、１１０ａ，１１０ｂは信号用中継端子を表す。
信号用中継端子１１０ａ，１１０ｂはパワーモジュールと図示しない制御基板の間の信
号配線であり、ケース１にインサートされている。正極直流端子３はアルミワイヤ１０１
ａ，１０１ｂを介して、絶縁基板２の表面に形成した正極銅パターン４０と接続される。
号配線であり、ケース１にインサートされている。正極直流端子３はアルミワイヤ１０１
ａ，１０１ｂを介して、絶縁基板２の表面に形成した正極銅パターン４０と接続される。
ＭＯＳＦＥＴ２０ｂ，２０ｄのドレインはハンダにより絶縁基板２に表面に形成した正極
銅パターン４０と電気的に接合され、ソースは絶縁基板２表面の中間電位導電体パターン
５０とアルミワイヤ１０２ａ，１０２ｂを介して接続される。また、この中間電位導電体
パターン５０はアルミワイヤ１０４ａ，１０４ｂを介して、出力端子５に接続される。
銅パターン４０と電気的に接合され、ソースは絶縁基板２表面の中間電位導電体パターン
５０とアルミワイヤ１０２ａ，１０２ｂを介して接続される。また、この中間電位導電体
パターン５０はアルミワイヤ１０４ａ，１０４ｂを介して、出力端子５に接続される。
ＭＯＳＦＥＴ２０ａ，２０ｃのドレインは絶縁基板２表面に形成した中間電位導電体パ
ターン５０とハンダにより電気的に接続され、ソースはアルミワイヤ１０３ａ，１０３ｂ
を介して、絶縁基板２表面に形成した負極銅パターン３０ｂ，３０ｃと接続される。ＭＯ
ＳＦＥＴ２０ｂ，２０ｄのゲートはアルミワイヤ１０６ａ，１０６ｂを介して信号用中継
基板１０ｂに接続され、ＭＯＳＦＥＴ２０ｂ，２０ｄのゲートはアルミワイヤ１０６ａ，
１０６ｂを介して信号用中継基板１０ｂに接続される。
ターン５０とハンダにより電気的に接続され、ソースはアルミワイヤ１０３ａ，１０３ｂ
を介して、絶縁基板２表面に形成した負極銅パターン３０ｂ，３０ｃと接続される。ＭＯ
ＳＦＥＴ２０ｂ，２０ｄのゲートはアルミワイヤ１０６ａ，１０６ｂを介して信号用中継
基板１０ｂに接続され、ＭＯＳＦＥＴ２０ｂ，２０ｄのゲートはアルミワイヤ１０６ａ，
１０６ｂを介して信号用中継基板１０ｂに接続される。
このように、正極導電体パターン４０、ＭＯＳＦＥＴ２０ｂ、中間電位導電体パターン
５０、ＭＯＳＦＥＴ２０ａ、負極導電体パターン３０ｂにより、正極導電体パターンと負
極導電体パターン間に電源電圧を印加し中間電位導電体パターンから変換出力を取り出す
ことのできる単位モジュールが形成されることになる。同様に、正極導電体パターン４０
、ＭＯＳＦＥＴ２０ｄ、中間電位導電体パターン５０、ＭＯＳＦＥＴ２０ｃ、負極導電体
パターン３０ｃにより、正極導電体パターンと負極導電体パターン間に電源電圧を印加し
中間電位導電体パターンから変換出力を取り出すことのできる他の単位モジュールが形成
されることになる。そして、各単位モジュールの組み合わせにより一相分のパワーモジュ
ールが構成される。
５０、ＭＯＳＦＥＴ２０ａ、負極導電体パターン３０ｂにより、正極導電体パターンと負
極導電体パターン間に電源電圧を印加し中間電位導電体パターンから変換出力を取り出す
ことのできる単位モジュールが形成されることになる。同様に、正極導電体パターン４０
、ＭＯＳＦＥＴ２０ｄ、中間電位導電体パターン５０、ＭＯＳＦＥＴ２０ｃ、負極導電体
パターン３０ｃにより、正極導電体パターンと負極導電体パターン間に電源電圧を印加し
中間電位導電体パターンから変換出力を取り出すことのできる他の単位モジュールが形成
されることになる。そして、各単位モジュールの組み合わせにより一相分のパワーモジュ
ールが構成される。
また、ＭＯＳＦＥＴ２０ａ，２０ｃ，２０ｂ，２０ｄを信号用中継基板１０ａ，１０ｂ
に対してそれぞれ対称に配置することにより、信号配線用アルミワイヤ１０６ａと１０６
ｂ，１０７ａと１０７ｂの長さをそれぞれ等しくすることができ、ＭＯＳＦＥＴ２０ａと
２０ｃ、２０ｂと２０ｄの間における配線インピーダンスを等しくすることができる。
に対してそれぞれ対称に配置することにより、信号配線用アルミワイヤ１０６ａと１０６
ｂ，１０７ａと１０７ｂの長さをそれぞれ等しくすることができ、ＭＯＳＦＥＴ２０ａと
２０ｃ、２０ｂと２０ｄの間における配線インピーダンスを等しくすることができる。
図３は、信号用中継基板の詳細を説明する図である。図において、２００はセラミック
基板である。２０１ａ，２０１ｂ，２０１ｃ，２０１ｄ，２０１ｅ，２０１ｆ，２０１ｇ
，２０１ｈ，２０１ｉ，２０１ｊ，２０１ｋ，２０１ｍ，２０１ｎ，２０１ｐはパッド、
２０２ａ，２０２ｂはゲート抵抗、２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ，２０３ｅ
，２０３ｆは信号配線、２０４は配線を固定するための絶縁ガラスを表す。
基板である。２０１ａ，２０１ｂ，２０１ｃ，２０１ｄ，２０１ｅ，２０１ｆ，２０１ｇ
，２０１ｈ，２０１ｉ，２０１ｊ，２０１ｋ，２０１ｍ，２０１ｎ，２０１ｐはパッド、
２０２ａ，２０２ｂはゲート抵抗、２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ，２０３ｅ
，２０３ｆは信号配線、２０４は配線を固定するための絶縁ガラスを表す。
信号配線２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ，２０３ｅ，２０３ｆはセラミック
基板２００上に印刷により設けられ、ゲート抵抗２０２ａ，２０２ｂは印刷によりセラミ
ック基板２００上に印刷した後、エッチングにより抵抗値が調整される。パッド２０１ａ
，２０１ｂ，２０１ｃ，２０１ｄ，２０１ｅ，２０１ｆ，２０１ｇ，２０１ｈ，２０１ｉ
，２０１ｊ，２０１ｋ，２０１ｍ，２０１ｎ，２０１ｐは信号配線２０３ａ，２０３ｂ，
２０３ｃ，２０３ｄ，２０３ｅ，２０３ｆ上にハンダにより接続される。また、パッド２
０１ａ，２０１ｂ，２０１ｃ，２０１ｄ，２０１ｅ，２０１ｆ，２０１ｇ，２０１ｈ，２
０１ｉは、図２におけるＭＯＳＦＥＴ２０ａ，２０ｂ，２０ｃ，２０ｄのゲートとアルミ
ワイヤ１０６ａ，１０６ｂ，１０７ａ，１０７ｂを介して接続される。
基板２００上に印刷により設けられ、ゲート抵抗２０２ａ，２０２ｂは印刷によりセラミ
ック基板２００上に印刷した後、エッチングにより抵抗値が調整される。パッド２０１ａ
，２０１ｂ，２０１ｃ，２０１ｄ，２０１ｅ，２０１ｆ，２０１ｇ，２０１ｈ，２０１ｉ
，２０１ｊ，２０１ｋ，２０１ｍ，２０１ｎ，２０１ｐは信号配線２０３ａ，２０３ｂ，
２０３ｃ，２０３ｄ，２０３ｅ，２０３ｆ上にハンダにより接続される。また、パッド２
０１ａ，２０１ｂ，２０１ｃ，２０１ｄ，２０１ｅ，２０１ｆ，２０１ｇ，２０１ｈ，２
０１ｉは、図２におけるＭＯＳＦＥＴ２０ａ，２０ｂ，２０ｃ，２０ｄのゲートとアルミ
ワイヤ１０６ａ，１０６ｂ，１０７ａ，１０７ｂを介して接続される。
また，信号配線のクロス部は絶縁ガラス２０４を配線間に配置することにより絶縁して
固定することができる。この構成では、ゲート抵抗２０２ａ，２０２ｂをＭＯＳＦＥＴ近
傍に配置することができ，信号配線のインダクタンスを減少することができる。
固定することができる。この構成では、ゲート抵抗２０２ａ，２０２ｂをＭＯＳＦＥＴ近
傍に配置することができ，信号配線のインダクタンスを減少することができる。
なお、前記パワー半導体素子は、ＭＯＳＦＥＴ等の主半導体素子、温度測定用のダイオ
ードおよび分流用のＭＯＳＦＥＴ等からなる補助半導体素子を備える複合素子で構成する
ことができる。この場合、パッド２０１ｊは信号配線２０３ｂ、パッド２０１ｅを介して
前記ダイオードのカソードに接続し、パッド２０１ｋは信号配線２０３ｃ、パッド２０１
ｆを介して前記ダイオードのアノードに接続する。また、パッド２０１ｍは信号配線２０
３ｅ、ゲート抵抗２０２ａ，２０２ｂ、パッド２０１ｃ，２０１ｇを介してそれぞれ主制
御素子のゲートに接続する。また、パッド２０１ｎは信号配線２０３ｄ、パッド２０１ｈ
，２０１ｂを介してそれぞれ主半導体素子のソースに接続する。また、パッド２０１ｐは
信号配線２０３ｆ，２０３ａ、パッド２０１ｉ，２０１ｄを介してそれぞれ補助半導体素
子のソース（分流電流の出力端）に接続する。
ードおよび分流用のＭＯＳＦＥＴ等からなる補助半導体素子を備える複合素子で構成する
ことができる。この場合、パッド２０１ｊは信号配線２０３ｂ、パッド２０１ｅを介して
前記ダイオードのカソードに接続し、パッド２０１ｋは信号配線２０３ｃ、パッド２０１
ｆを介して前記ダイオードのアノードに接続する。また、パッド２０１ｍは信号配線２０
３ｅ、ゲート抵抗２０２ａ，２０２ｂ、パッド２０１ｃ，２０１ｇを介してそれぞれ主制
御素子のゲートに接続する。また、パッド２０１ｎは信号配線２０３ｄ、パッド２０１ｈ
，２０１ｂを介してそれぞれ主半導体素子のソースに接続する。また、パッド２０１ｐは
信号配線２０３ｆ，２０３ａ、パッド２０１ｉ，２０１ｄを介してそれぞれ補助半導体素
子のソース（分流電流の出力端）に接続する。
以上説明したように、本実施形態によれば、並列接続されたパワー半導体素子間に、信
号配線を統合し分配する中継基板を前記絶縁基板とは別個に設けるため、パワーモジュー
ルを配置した高耐圧の絶縁基板上に信号配線を直接形成する場合に比して、形成する信号
配線の耐圧を低減して信号配線のサイズを小型化することができる。このため信号配線を
簡略化することができ、また、各パワー半導体素子に信号を供給する信号配線の面積を減
少させて、パワーモジュールの小型化を図ることができる。
号配線を統合し分配する中継基板を前記絶縁基板とは別個に設けるため、パワーモジュー
ルを配置した高耐圧の絶縁基板上に信号配線を直接形成する場合に比して、形成する信号
配線の耐圧を低減して信号配線のサイズを小型化することができる。このため信号配線を
簡略化することができ、また、各パワー半導体素子に信号を供給する信号配線の面積を減
少させて、パワーモジュールの小型化を図ることができる。
１ ケース
２ 絶縁基板
３ 正極直流端子
４ 負極直流端子
５，６，７ 出力端子
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ 信号用中継基板
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ，２０ｉ，２０ｊ
，２０ｋ，２０ｍ ＭＯＳＦＥＴ
３０ａ，３０ｂ，３０ｃ 負極銅パターン
４０ 正極銅パターン
５０ 中間電位導電体パターン，
１０１ａ，１０１ｂ，１０２ａ，１０２ｂ，１０３ａ，１０３ｂ，１０４ａ，１０４ｂ
，１０５ａ，１０５ｂ，１０６ａ，１０６ｂ，１０７ａ，１０７ｂ アルミワイヤ
１１０ａ，１１０ｂ 信号用中継端子
２００ セラミック基板
２０１ａ，２０１ｂ，２０１ｃ，２０１ｄ，２０１ｅ，２０１ｆ，２０１ｇ，２０１ｈ
，２０１ｉ，２０１ｊ，２０１ｋ，２０１ｍ，２０１ｎ，２０１ｐ パッド
２０２ａ，２０２ｂ ゲート抵抗
２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ，２０３ｅ，２０３ｆ 信号配線
２０４ 絶縁ガラス
２ 絶縁基板
３ 正極直流端子
４ 負極直流端子
５，６，７ 出力端子
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ 信号用中継基板
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ，２０ｉ，２０ｊ
，２０ｋ，２０ｍ ＭＯＳＦＥＴ
３０ａ，３０ｂ，３０ｃ 負極銅パターン
４０ 正極銅パターン
５０ 中間電位導電体パターン，
１０１ａ，１０１ｂ，１０２ａ，１０２ｂ，１０３ａ，１０３ｂ，１０４ａ，１０４ｂ
，１０５ａ，１０５ｂ，１０６ａ，１０６ｂ，１０７ａ，１０７ｂ アルミワイヤ
１１０ａ，１１０ｂ 信号用中継端子
２００ セラミック基板
２０１ａ，２０１ｂ，２０１ｃ，２０１ｄ，２０１ｅ，２０１ｆ，２０１ｇ，２０１ｈ
，２０１ｉ，２０１ｊ，２０１ｋ，２０１ｍ，２０１ｎ，２０１ｐ パッド
２０２ａ，２０２ｂ ゲート抵抗
２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ，２０３ｅ，２０３ｆ 信号配線
２０４ 絶縁ガラス
Claims (7)
- 正極側パワー半導体素子の一方の端子を接続した正極導電体パターンと、
正極側パワー半導体素子の他方の端子および負極側パワー半導体素子の一方の端子を接続した中間電位導電体パターンと、
負極側パワー半導体素子の他方の端子を接続した負極導電体パターンと、を絶縁基板上に備え、
前記正極導電体パターンと前記負極導電体パターン間に電源電圧を印加し前記中間電位導電体パターンから変換出力を取り出す単位モジュールを少なくとも一対以上設け、
各単位モジュールにおける対応するパワー半導体素子に共通のゲート信号を中継し分配するための配線パターンを印刷により形成した中継基板を備え、
前記各単位モジュールにおける対応する前記パワー半導体素子は前記中継基板の長手方向に対して対称となるように配置したことを特徴とするパワーモジュール。 - 請求項１に記載のパワーモジュールにおいて、
前記中継基板は、前記絶縁基板上に接着剤により接着されていることを特徴とするパワーモジュール。 - 請求項１又は２に記載のパワーモジュールにおいて、
前記中継基板が形成する前記配線パターンは、多層構造であることを特徴とするパワーモジュール。 - 請求項１乃至３に記載のパワーモジュールにおいて、
前記中継基板と前記パワー半導体素子とを接続する信号配線を有し、
前記中継基板の長手方向に対して一方に配置されるパワー半導体素子と前記中継基板とを接続する前記信号配線の長さと、前記中継基板の長手方向に対して他方に配置されるパワー半導体素子と前記中継基板とを接続する前記信号配線の長さが等しくなることを特徴とするパワーモジュール。 - 請求項１乃至４に記載のパワーモジュールにおいて、
前記中継基板はセラミックシートからなることを特徴とするパワーモジュール。 - 請求項１乃至５に記載のパワーモジュールにおいて、
前記中継基板は印刷されたゲート抵抗パターンを備えたことを特徴とするパワーモジュール。 - 請求項１乃至６に記載のパワーモジュールにおいて、
前記パワー半導体素子は、主半導体素子、温度測定用のダイオードおよび電流測定用の補助半導体素子を備える複合素子であり、前記中継基板は前記温度測定用のダイオードおよび電流測定用のＭＯＳ半導体素子との接続配線を備えたことを特徴とするパワーモジュール。
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| JP2009187256A JP5318698B2 (ja) | 2009-08-12 | 2009-08-12 | パワーモジュール |
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| JP4146607B2 (ja) * | 2000-07-28 | 2008-09-10 | 三菱電機株式会社 | パワーモジュール |
| JP3723869B2 (ja) * | 2001-03-30 | 2005-12-07 | 株式会社日立製作所 | 半導体装置 |
-
2009
- 2009-08-12 JP JP2009187256A patent/JP5318698B2/ja not_active Expired - Fee Related
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