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JP7541454B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Description

本発明は、半導体装置およびその製造方法に関し、特にＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ）型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置およびその製造方法に適用して有効な技術である。
ＩＥ型ＩＧＢＴの構造の一例として、ｎ型エミッタ層及びｐ型ベース層を平面視で囲むように形成されたストライプ状のトレンチゲートと、トレンチゲートの外側に配置され、かつ、その一端がトレンチゲートの側面に接するように形成されたｐ型フローティング層と、ｐ型ベース層の下部に形成されたｎ型ホールバリア層とを有する構造が知られている（例えば、特許文献１参照）。
また、特許文献１には、ＩＧＢＴのスイッチング損失を抑制するため、ｐ型フローティング層に蓄積された正孔を排出する経路を供給する目的で、ｐ型フローティング層の他端に接するように形成されたストライプ形状のトレンチエミッタを有する構造が開示されている。更に、特許文献１には、ｐ型ベース層の下部に配置されたｎ型ドリフト層の下面にｎ型フィールドストップ層と、ｐ型コレクタ層とを有する構造が開示されている。
特開２０１７－１５７７３３号公報
本発明者は、ＩＧＢＴの高速スイッチング時のリーク電流の低減、又は、逆バイアス時のリーク電流の低減の観点から、ＩＧＢＴの裏面側に形成されたｎ型フィールドストップ層とｐ型コレクタ層に関して、以下の懸念があることを見出した。
図１Ａに示すように、ｎ型単結晶シリコンからなる基板ＳＵＢの裏面ＢＳにＩＧＢＴのｎ型フィールドストップ層とｐ型コレクタ層を形成するために、例えば、ｎ型不純物であるリン（Ｐ）とｐ型不純物であるホウ素（Ｂ）を順次シリコン基板の裏面ＢＳにイオン注入し、ｎ型不純物注入層ＮＩと、ｐ型不純物注入層ＰＩを形成する。その後、基板ＳＵＢの裏面にレーザアニールＬＡを施すことにより、不純物注入層ＮＩ及びＰＩを活性化させることによって、図１Ｂに示すように、ｎ型フィールドストップ層ＦＳＬとｐ型コレクタ層ＣＬを形成する。
このレーザアニールＬＡにおけるレーザ照射時に、基板ＳＵＢの裏面ＢＳの最表面の厚さ０．２μｍ程度のシリコンが一旦溶融し、溶融層ＭＬが形成される。レーザ照射後、基板ＳＵＢの温度が低下し、溶融層ＭＬが再結晶化する。この時、溶融層ＭＬの表面にパーティクルＰＴＬが存在すると、図１Ｃに示すように、再結晶化時に、パーティクルＰＴＬが起点となり基板ＳＢの裏面ＢＳに転位欠陥ＤＩＬが形成されることを本発明者は見出した。
この転位欠陥ＤＩＬがｎ型フィールドストップ層ＦＳＬまで伸びると、ＩＧＢＴのコレクタ・エミッタ間のリーク不良や逆バイアスリーク不良の懸念になる。ＩＧＢＴの裏面構造形成プロセスおいて、パーティクルＰＴＬを完全に無くすことができれば、転位欠陥は解決できる。しかしながら、特に高電圧、大電流を扱うＩＧＢＴは、通常のＬＳＩチップと比較してチップ面積が大きいので（例えば１０ｍｍ２以上）、パーティクルＰＴＬを完全に無くすことは、現実的に非常に困難である。
また、ＩＧＢＴはオン抵抗を低減するために、ドリフト層となるｎ型シリコン基板の裏面を、研削、研磨することによって薄型化している。このため、基板の裏面に形成されるｎ型フィールドストップ層及びｐ型コレクタ層は、基板の主面側にｎ型エミッタ層、ｐ型ベース層、ｐ型フローティング層、ｎ型ホールバリア層等を順次形成した後に、薄型化された基板の裏面に形成することになる。ｎ型エミッタ層、ｐ型ベース層等の不純物プロファイルを維持するために、ｎ型フィールドストップ層及びｐ型コレクタ層を形成するための高温の熱処理は、基板全体に施すことが制限される。従って、基板に対して部分的に熱処理を施すことが可能なレーザアニールは、ＩＢＧＴの製造において、近年、有効な技術となっている。
その他の課題および新規な特徴は、本明細書および図面の記載から明らかになるであろう。
一実施の形態に係る半導体装置は、シリコン基板の裏面にｐ型コレクタ層を有するＩＧＢＴを有し、ｐ型コレクタ層中に、シリコンとヘテロ接合を形成する転位抑制層を有する。転位抑制層は、シリコンゲルマニウム（ＳｉＧｅ）層を有する。
一実施の形態に係る半導体装置によれば、ＩＧＢＴを有する半導体装置のリーク電流を低減し、高速スイッチングに対応可能なＩＧＢＴを提供することができる。
図１Ａは、本発明者が検討したＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する要部断面図である。 図１Ｂは、図１Ａに続く製造方法を説明する要部断面図である。 図１Ｃは、図１Ｂに続く製造方法を説明する要部断面図である。 図２は、一実施の形態に係るＩＧＢＴを有する半導体装置の裏面側構造を示す要部断面図である。 図３は、一実施の形態に係るＩＧＢＴを有する半導体装置の他の裏面側構造を示す要部断面図である。 図４は、一実施の形態に係るＩＧＢＴを有する半導体装置のセル構造を説明する要部断面図である。 図５は、一実施の形態に係るＩＧＢＴを有する半導体装置の平面構造を説明する平面図である。 図６は、セル形成領域を説明する図である、図５の領域ＲＲの模式的な拡大平面図である。 図７は、図５のＡ－Ａ線に沿う模式的な断面図である。 図８は、ＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。 図９は、図８に続く製造方法を説明する断面図である。 図１０は、図９に続く製造方法を説明する断面図である。 図１１は、図１０に続く製造方法を説明する断面図である。 図１２は、ＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。 図１３は、図１２に続く製造方法を説明する断面図である。 図１４は、変形例１に係るＩＧＢＴを有する半導体装置の裏面側構造を説明する断面図である。 図１５は、変形例1に係るＩＧＢＴを有する半導体装置の平面図である。 図１６は、変形例1に係るＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。 図１７は、図１６に続く製造方法を説明する断面図である。 図１８は、変形例２に係るＩＧＢＴを有する半導体装置の裏面側構造を説明する断面図である。 図１９は、変形例２に係るＩＧＢＴを有する半導体装置の平面図である。 図２０は、変形例２に係るＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。 図２１は、図２０に続く製造方法を説明する断面図である。 図２２は、変形例３に係るＩＧＢＴを有する半導体装置の裏面側構造を説明する断面図である。 図２３は、変形例３に係るＩＧＢＴを有する半導体装置の平面図である。 図２４は、変形例４に係るＩＧＢＴを有する半導体装置の裏面側構造を説明する断面図である。 図２５は、変形例４に係るＩＧＢＴを有する半導体装置の平面図である。 図２６は、裏面構造が異なる３つのＩＧＢＴの出力特性を示すグラフである。 図２７は、シミュレーションに用いたスイッチング回路を示す回路図である。 図２８は、シミュレーションにより求めたスイッチング損失の値を説明する図である。 図２９は、転位抑制層ＤＳＬ１ａの幅Ｌ１と転位抑制層ＤＳＬ１ａの間の幅Ｌ２との比（Ｌ１／Ｌ２）を変えて計算した各ＩＧＢＴの出力特性の結果である。 図３０は、モータ駆動回路の一例を示す回路ブロック図である。 図３１は、図３０のＵ相に対応するＩＧＢＴとダイオードの動作を説明する回路図である。 図３２は、ＩＧＢＴ内に構成された寄生ダイオードを説明する断面図である。 図３３は、図３１のハイサイド側のＩＧＢＴに構成された寄生ダイオードを説明する等価回路図である。
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
図２を用いて、ＩＧＢＴの裏面側構造を説明する。図２は、一実施の形態に係るＩＧＢＴを有する半導体装置の裏面側構造を示す要部断面図である。ここでは、基板ＳＵＢの表面ＵＳ側に形成されるｎ型エミッタ層、ｐ型ベース層、トレンチゲート、トレンチエミッタ、ｐ型フローティング層及びｎ型ホールバリア層等は省略して説明する。基板ＳＵＢの表面ＵＳは第１主面と見做すことができ、基板ＳＵＢの裏面ＢＳは第１主面と対向する第２主面と見做すことができる。
図２に示すように、ｎ型シリコンからなる基板ＳＵＢの裏面ＢＳにｎ型半導体層からなるフィールドストップ層ＦＳＬと、ｐ型半導体層からなるコレクタ層ＣＬが形成されている。コレクタ層ＣＬ中には、シリコンゲルマニウム（ＳｉＧｅ）層からなる転位抑制層ＤＳＬ１が形成されている。転位抑制層ＤＳＬ１は、コレクタ層ＣＬ中にシリコン層とシリコンゲルマニウム（ＳｉＧｅ）層とで形成されたヘテロ接合ＨＪを供給するように形成される。このヘテロ接合ＨＪにより、基板ＳＵＢの裏面ＢＳに図１Ｂに示したパーティクルＰＴＬが存在したとしても、転位欠陥ＤＩＬがフィールドストップ層ＦＳＬ側に延びることを抑制することができるので、エミッタ・コレクタ間の電流リーク、逆バイアス時の電流リークを抑制することができる。
転位抑制層ＤＳＬ１は、基板ＳＵＢの裏面ＢＳの最表面からの深さが、０．２μｍより深い位置に配置される。これは、レーザアニールＬＡにおけるレーザ照射時に、基板ＳＵＢの裏面ＢＳの最表面の厚さ０．２μｍ程度のシリコンが一旦溶融し、溶融層ＭＬが形成されるため、この溶融層ＭＬの影響を避けるためである。このように転位抑制層ＤＳＬ１をコレクタ層ＣＬの比較的深い位置に配置することによって、転位抑制層ＤＳＬ１の上下面の両方にヘテロ接合ＨＪを形成することができるので、転位欠陥ＤＩＬの抑制効果が高い。
また、図３に示すように、転位抑制層の位置を基板ＳＵＢの裏面ＢＳの表面の近傍に配置してもよい。この場合、転位抑制層ＤＳＬ２の裏面ＢＳに近い側は、溶融層ＭＬと重なってヘテロ接合を形成できないが、転位抑制層ＤＳＬ２の不純物プロファイルは、図２に示した転位抑制層ＤＳＬ１と比較して、シャープに設定することが可能であるので、ＩＧＢＴの出力特性を向上することができる。
転位抑制層は、ゲルマニウム（Ｇｅ）を基板ＳＵＢの裏面ＢＳからイオン注入することで形成するが、図３に示した転位抑制層ＤＳＬ２は、裏面ＢＳから浅い位置に形成するので、低加速エネルギーのイオン注入（たとえば、１５０～５００ｋｅＶの範囲）で形成することが可能である。そのため、転位抑制層ＤＳＬ２の厚さを薄く形成できるので、ＩＧＢＴの出力特性を向上することができる。
一方、図２に示した転位抑制層ＤＳＬ１は、転位抑制層ＤＳＬ２と比較的して、高加速のイオン注入（たとえば、６００～９００ｋｅＶ）で形成するのでイオン散乱が大きくなり不純物プロファイルがブロードになり、ＩＧＢＴの出力特性が低下するが、コレクタ層ＣＬ中にヘテロ接合ＨＪを２面形成できるので、リーク電流を抑制する効果が高い。すなわち、シリコンゲルマニウム（ＳｉＧｅ）とシリコン（Ｓｉ）のバンドギャップには差があり、このバンドギャップの差が裏面からのホール注入を阻害する。イオン注入されたゲルマニウム（Ｇｅ）の不純物プロファイルがブロードになるということは、バンドギャップが不均一な領域が広がることと同義であり、ホール注入を阻害する効果が強まる。よって、ＩＧＢＴの出力特性が低下することになる。
図４に、図２で説明した転位抑制層ＤＳＬ１を有するＩＥ型ＩＧＢＴの一例を示す。図４に示すように、ＩＥ型ＩＧＢＴ１００は、ｎ型シリコンで形成された基板ＳＵＢの主面側に、トレンチゲートＴＧ、トレンチエミッタＴＥ、ｐ型ベース層ＢＬ、ｎ型エミッタ層ＥＬ、ｐ型フローティング層ＦＬ及びｎ型ホールバリア層ＨＢＬを有する。ＩＥ型ＩＧＢＴ１００は、更に、ｎ型ホールバリア層ＨＢＬの下部に配置されたｎ型ドリフト層ＤＬと、ｎ型ドリフト層ＤＬの下部に配置されたｎ型フィールドストップ層ＦＳＬと、ｎ型フィールドストップ層ＦＳＬの下部に配置されたｐ型コレクタ層ＣＬと、ｐ型コレクタ層ＣＬの下部に配置されたコレクタ電極ＣＥを有する。コレクタ層ＣＬ中には、シリコンゲルマニウム（ＳｉＧｅ）層からなる転位抑制層ＤＳＬ１が形成されている。ｐ型ベース層ＢＬとｎ型エミッタ層ＥＬには、層間絶縁膜ＩＬに形成された接続孔ＣＨ１を介して、エミッタ電極ＥＥが電気的に接続されている。尚、符号ＢＣは、ｐ型ベース層ＢＬの表面に形成された高濃度のｐ型ベースコンタクト層である。また、エミッタ電極ＥＥは、層間絶縁膜ＩＬに形成された接続孔ＣＨ２を介して、トレンチエミッタＴＥ間に形成されたｐ型ベース層ＢＬと、トレンチエミッタＴＥとに電気的に接続されている。絶縁膜ＦＰＦがエミッタ電極ＥＥの上側に形成されている。絶縁膜ＦＰＦは、例えばポリイミドを主要な成分とする有機絶縁膜などからなるファイナルパッシべーション膜である。
ＩＥ型ＩＧＢＴ１００は、ｐ型フローティング層ＦＬをソース領域、ｐ型ベース層ＢＬをドレイン領域、トレンチエミッタＴＥをゲート電極とする寄生Ｐチャネル型ＭＯＳＦＥＴを内蔵している。ｎ型ホールバリア層ＨＢＬは、寄生Ｐチャネル型ＭＯＳＦＥＴのチャネル形成領域を構成する。この寄生Ｐチャネル型ＭＯＳＦＥＴによって、ＩＧＢＴのターンオフ時にｐ型フローティング層ＦＬに蓄積されたホールが、エミッタ電極ＥＥに短い経路で排出されることにより、スイッチング時間を短縮することができる。また、ｐ型フローティング層ＦＬの電位変動が抑制されるので、トレンチゲートＴＧの電位が安定化し、スイッチング損失を抑制することができる。これらの効果に加えて、ＩＥ型ＩＧＢＴ１００は、転位抑制層ＤＳＬ１を有しているので、エミッタ・コレクタ間の電流リーク、逆バイアス時の電流リークを抑制することができる。
以下、ＩＥ型ＩＧＢＴ１００を構成する半導体層、絶縁膜、電極の材料及び形状を簡単に説明する。
まず、基板ＳＵＢは、リン（Ｐ）等のｎ型不純物が導入された単結晶シリコンで形成され、不純物濃度は、例えば２×１０１４ｃｍ－３程度であり、この濃度がドリフト層ＤＬの不純物濃度となっている。また、基板ＳＵＢの厚さは、例えば４５０μｍ～１，０００μｍ程度である。
ｎ型ホールバリア層ＨＢＬは、基板ＳＵＢの表面ＵＳ側からｎ型不純物を導入することによって形成される。このｎ型不純物の導入は、例えばイオン種をリンとし、ドーズ量を６×１０１２ｃｍ－２程度とし、注入エネルギーを２００ｋｅＶ程度としたイオン注入を好適なものとして例示することができる。また、ｎ型ホールバリア層ＨＢＬは、ＩＥ型ＩＧＢＴの動作時に、正孔がｐ型ベース層ＢＬに達して排出されることを抑制し、正孔に対しバリアとして機能する。ｎ型ホールバリア層ＨＢＬの不純物濃度は、ｎ型ドリフト層ＤＬにおけるｎ型の不純物濃度よりも高く、かつ、後述するｎ型エミッタ層ＥＬのｎ型の不純物濃度よりも低く設定される。
ｐ型フローティング層ＦＬは、基板ＳＵＢの表面ＵＳ側からｐ型不純物を導入することによって形成される。このｐ型不純物の導入は、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３．５×１０１３ｃｍ－２程度とし、注入エネルギーを７５ｋｅＶ程度としたイオン注入を好適なものとして例示することができる。
トレンチゲートＴＧ及びトレンチエミッタＴＥは、基板ＳＵＢの主面にエッチングによって形成されたトレンチ内に埋め込むように形成されたｎ型不純物ドープの多結晶シリコン層で構成されている。トレンチゲートＴＧ及びトレンチエミッタＴＥは、ゲート絶縁膜ＧＩによって、基板ＳＵＢに形成された半導体層と電気的に分離されている。ゲート絶縁膜ＧＩの厚さは、例えば０．１２μｍ程度である。
トレンチの深さ及び幅は、例えば、３．０μｍ及び０．５～１．０μｍを好適な値として例示することができる。また、トレンチは、平面視において、ストライプ状に形成され、トレンチゲートＴＧ及びトレンチエミッタＴＥの各々は、ホールバリア層ＨＢＬを挟むように互い対向するように配置され、トレンチゲートＴＧとトレンチエミッタＴＥの間にｐ型フローティング層ＦＬが配置される。ｐ型フローティング層ＦＬの厚さ（または、深さ）は、例えば、４～５μｍを好適な値として例示することができ、ｐ型フローティング層ＦＬの底面部はトレンチの底面部を覆うように形成され、トレンチゲートＴＧの底面における電界集中を緩和する。
ｐ型ベース層ＢＬは、基板ＳＵＢの表面ＵＳ側からｐ型不純物を導入することによって形成される。このｐ型不純物の導入は、例えばイオン種をボロンとし、ドーズ量を３×１０１３ｃｍ－２程度とし、注入エネルギー７５ｋｅＶ程度とするイオン注入を好適なものとして例示することができる。
ｐ型ベース層ＢＬは、トレンチゲートＴＧの一側面にゲート絶縁膜ＧＩを介して接するように、ｎホールバリア層ＨＢＬ上に形成される。また、ｐ型ベース層ＢＬは、トレンチエミッタＴＥの一側面にゲート絶縁膜ＧＩを介して接するように、ｎホールバリア層ＨＢＬ上に形成される。
ｎ型エミッタ層ＥＬは、ｐ型ベース層ＢＬの表面にｎ型不純物を導入することによって形成される。このｎ型不純物の導入は、例えばイオン種を砒素とし、ドーズ量を５×１０１５ｃｍ－２程度とし、注入エネルギー８０ｋｅＶ程度のイオン注入を好適なものとして例示することができる。
層間絶縁膜ＩＬは、ｎ型エミッタ層ＥＬ、ｐ型ベース層ＢＬ、ｐ型フローティング層ＦＬを覆うように基板ＳＵＢの主面上に形成される。層間絶縁膜ＩＬは、例えばＣＶＤ法等により形成されたＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜である。層間絶縁膜ＩＬの厚さは、例えば０．６μｍ程度である。この層間絶縁膜ＩＬの材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ－ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、またはこれらの複合膜等を好適なものとして例示することができる。
層間絶縁膜ＩＬには、接続孔ＣＨ１及びＣＨ２が形成されている。接続孔ＣＨ１及びＣＨ２は、例えば、例えばＡｒガス、ＣＨＦ３ガス等を使用する異方性ドライエッチングで形成することができる。異方性ドライエッチングにより、接続孔ＣＨ１及びＣＨ２から露出する基板ＳＵＢの主面の一部がエッチングされ、ｐ型ベース層ＢＬおよびトレンチエミッタＴＥの途中まで達する接続孔ＣＨ１及びＣＨ２が形成される。
ｐ型ベースコンタクト層ＢＣは、接続孔ＣＨ１及びＣＨ２を通して、基板ＳＵＢの表面にｐ型不純物を導入することにより形成することができる。このｐ型不純物の導入は、例えばイオン種をボロンとし、ドーズ量を１×１０１５ｃｍ－２程度とし、注入エネルギー１００ｋｅＶ程度とするイオン注入を好適なものとして例示することができる。
エミッタ電極ＥＥは、接続孔ＣＨ１及びＣＨ２の内部を含む層間絶縁膜ＩＬ上に形成される。エミッタ電極ＥＥは、例えば以下のような手順で、積層膜として形成される。まず、例えばスパッタリング法により、基板ＳＵＢの主面上に、バリアメタル膜としてチタンタングステン膜を形成する。チタンタングステン膜の厚さは、例えば０．２μｍ程度である。
次に、例えば６００℃程度、１０分程度のシリサイドアニールを窒素雰囲気において実行した後、チタンタングステン膜上の全面に、接続孔ＣＨ１及びＣＨ２の内部を埋め込むように、例えばスパッタリング法により、アルミニウム系金属膜を形成する。アルミニウム系金属膜は、例えば数％シリコンが添加されたアルミニウム膜で構成され、厚さは、５μｍ程度である。
次に、レジストパターンをマスクとしたドライエッチング法により所定のパターンに加工することによって、チタンタングステン膜とアルミニウム系金属膜の積層膜からなるエミッタ電極ＥＥを形成することができる。このドライエッチングのガスとしては、例えばＣｌ２／ＢＣｌ３ガス等を、好適なものとして例示することができる。
エミッタ電極ＥＥは、層間絶縁膜ＩＬを介して、ｎ型エミッタ層ＥＬ、ｐ型ベースコンタクト層ＢＣ及びトレンチエミッタＴＥの夫々に電気的に接続される。
次に、ファイナルパッシベーション膜ＦＰＦがエミッタ電極ＥＥの上側および層間絶縁膜ＩＬの上側に形成される。ファイナルパッシベーション膜ＦＰＦは、たとえば、ポリイミドを主要な成分とする有機膜であり、たとえば、厚さ１０μｍ程度である。ファイナルパッシベーション膜ＦＰＦは、この有機膜をエミッタ電極ＥＥの上側および層間絶縁膜ＩＬの上側へ全面的に塗布し、通常のリソグラフィによって、後述される図５に示す様に、エミッタパッドＥＰの部分とゲートパッドＧＰの部分とを開口することによって形成される。
ファイナルパッシベーション膜ＦＰＦの形成の後、基板ＳＵＢの裏面ＢＳ側は、例えば以下のような処理が施される。
基板ＳＵＢの裏面ＢＳに対して、バックグラインディング処理を施すことによって、基板ＳＵＢの最初の厚さである８００μｍ程度の厚さを、必要に応じて、例えば３０μｍ～２００μｍ程度に薄型化する。ＩＥ型ＩＧＢＴ１００の耐圧を例えば６００Ｖ程度に設計する場合、基板ＳＵＢの最終的な厚さを７０μｍ程度に設定することが好ましい。また、必要に応じて、バックグラインディング処理のダメージ除去のために、ケミカルエッチングを裏面ＢＳに施すことができる。
次に、薄型化された基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、Ｐ型不純物およびゲルマニウムＧｅを導入することによって、Ｐ型コレクタ層ＣＬおよび転位抑制層ＤＳＬ１を形成する。Ｐ型コレクタ層ＣＬを形成するためのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を１×１０１２～３×１０１３ｃｍ－２程度とし、注入エネルギー１００～５００ｋｅＶ程度を、好適なものとして例示することができる。転位抑制層ＤＳＬ１を形成するためのイオン注入条件としては、例えばイオン種をゲルマニウムＧｅとし、ドーズ量を１×１０１６～１×１０１７ｃｍ－２程度とし、注入エネルギー２００～９００ｋｅＶ程度（より好ましくは、６００～９００ｋｅＶ程度）を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、基板ＳＵＢの裏面ＢＳに対して、レーザアニールを実施する。
次に、薄型化された基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、Ｎ型不純物を導入することによって、フィールドストップ層ＦＳＬを形成する。このときのイオン注入条件としては、例えばイオン種を水素Ｈとし、ドーズ量を１×１０１４～１×１０１５ｃｍ－２程度とし、注入エネルギー３００～４００ｋｅＶ程度を、好適なものとして例示することができる。その後、基板ＳＵＢを炉体の内部に設置し、炉体で３５０～５５０°Ｃ程度の低温アニールを行い、フィールドストップ層ＦＳＬを形成する。フィールドストップ層ＦＳＬを形成する方法は、他にも、イオン種として酸素を用い、同じく低温アニールでサーマルドナー化によりフィールドストップ層ＦＳＬを形成する方法もある。
次に、例えばスパッタリング法により、Ｐ型コレクタ層ＣＬの表面に、コレクタ電極ＣＥを形成する。コレクタ電極ＣＥは、例えば、基板ＳＵＢの裏面ＢＳから順にアルミニウム（Ａｌ）層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層等の積層膜により、形成することができる。
上記プロセスにより、図４に示したＩＥ型ＩＧＢＴを製造することができる。ここで、デバイス構造をより具体的に例示するために、デバイス各部の主要寸法の一例を示す。
トレンチエミッタＴＥとトレンチゲートＴＧとの間隔ＴＰＰは約２μｍ～３μｍ程度、ｐ型フローティング層ＦＬの幅ＦＬＰは約６～９μｍ程度であり、夫々は、所謂セルピッチ及びセル間ピッチである。また、ｎ型エミッタ層ＥＬの深さは、２００ｎｍ程度、ｐ型ベース層ＢＬの深さは、０．６～１．０μｍ程度、ｐ型フローティング層ＦＬの深さは、４～５μｍ程度である。また、ｎ型フィールドストップ層ＦＳＬの厚さは、２～５μｍ程度、ｐ型コレクタ層ＣＬの厚さは、１．０μｍ程度である。なお、基板ＳＵＢの厚さは求められる耐圧に応じて変えることが可能である。基板ＳＵＢの厚さは、例えば、耐圧１２００ボルトでは、１２０μｍ程度、耐圧６００ボルトでは、７０μｍ程度を好適な値として例示できる。
図５は、一実施の形態に係るＩＧＢＴを有する半導体装置の平面図である。図６は、セル形成領域を説明する図である、図５の領域ＲＲの模式的な拡大平面図である。図７は、図５のＡ－Ａ線に沿う模式的な断面図である。
ＩＥ型ＩＧＢＴ１００は、図５に示すように、矩形形状の半導体チップＣＨＩＰの外周部（チップ外周領域部とも言う）ＰＥＲの上面には、環状のチャネルストッパー（ＰＧ）と接続された環状のガードリングＧＲが設けられている。ガードリングＧＲの内側には、環状のフローティングフィールドリング（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５）などと接続された数本（単数または複数）の環状のフィールドプレートＦＰ（ＦＰ１、ＦＰ２、ＦＰ３、ＦＰ４、ＦＰ５）が設けられている。ガードリングＧＲおよびフィールドプレートＦＰは、例えばアルミニウムを主要な構成要素とする金属膜により構成される。図５では、図面の簡素化の為、環状のフィールドプレートＦＰの内、ＦＰ４、ＦＰ５の図示は省略されている。
環状のフィールドプレートＦＰの内側であって、半導体チップＣＨＩＰの活性部の主要部には、セル形成領域ＲＣＬが設けられており、半導体チップＣＨＩＰの活性部の上面には、半導体チップＣＨＩＰの外周部ＰＥＲの近傍までエミッタ電極ＥＥが設けられている。エミッタ電極ＥＥは、例えばアルミニウムを主要な構成要素とする金属膜により構成される。エミッタ電極ＥＥの中央部は、ボンディングワイヤなどを接続するためのエミッタパッドＥＰとなっている。エミッタパッドＥＰは、ファイナルパッシベーション膜ＦＰＦに開口部を設けることにより、形成されている。
ゲート配線ＧＬがエミッタ電極ＥＥとエミッタ電極ＥＥとの間等に配置されており、ゲート配線ＧＬは、ゲート抵抗Ｒｇを介してゲート電極ＧＥに接続されている。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜により構成される。ゲート電極ＧＥの中央部は、ボンディングワイヤなどを接続するためのゲートパッドＧＰとなっている。ゲートパッドＧＰは、ファイナルパッシベーション膜ＦＰＦに開口部を設けることにより、形成されている。ゲート抵抗Ｒｇは、例えば所望の濃度の不純物が導入された多結晶シリコンを主要な構成要素とする抵抗膜により構成される。
図５に示す構成例では、３本のゲート配線ＧＬが第１方向Ｘに沿う様に延在して配置され、この第１方向Ｘに延在する３本のゲート配線ＧＬが第１方向Ｘと交差する第２方向Ｙに沿って延在して配置され２本のゲート配線ＧＬに接続されるようになっている。第１方向Ｘに延在する３本のゲート配線ＧＬは、図示されていないが、この３本のゲート配線ＧＬの形成領域の下側において、トレンチゲートＴＧのトレンチ内に埋め込まれたｎ型不純物ドープの多結晶シリコン層に電気的に接続されている。
次に、図６を用いて、セル形成領域ＲＣＬの構成例を説明する。図６のＢ－Ｂ線に沿う断面図は、図４に示すＩＥ型ＩＧＢＴの断面図に対応する。セル形成領域ＲＣＬは、活性セル領域ＲＣａと、非活性領域Ｒｉａと、ホールコレクタセル領域ＲＣｃと、を含む。活性セル領域ＲＣａ、非活性領域Ｒｉａ、ホールコレクタセル領域ＲＣｃのおのおのは、第２方向Ｙに沿う様に、ストライプ状に設けられている。また、活性セル領域ＲＣａ、非活性領域Ｒｉａ、ホールコレクタセル領域ＲＣｃ、非活性領域Ｒｉａの４つがこの順で１つのレイアウト単位とされて、第１方向Ｘに繰り返し配置されている。
活性セル領域ＲＣａには、活性セルＣａが形成される。図６では、活性セルＣａとして、第２方向Ｙに、ストライプ状に形成され一対のトレンチゲートＴＧと、一対のトレンチゲートＴＧの間に設けられたｎ型エミッタ層ＥＬとが模式的に描かれている。ホールコレクタセル領域ＲＣｃには、ホールコレクタセルＣｃが形成される。ホールコレクタセルＣｃは、図４で説明したように、ｐ型フローティング層ＦＬをソース領域、ｐ型ベース層ＢＬをドレイン領域、ｎ型ホールバリア層ＨＢＬをチャネル形成領域、トレンチエミッタＴＥをゲート電極とする寄生Ｐチャネル型ＭＯＳＦＥＴである。図６では、ホールコレクタセルＣｃとして、第２方向Ｙに、ストライプ状に形成され一対のトレンチエミッタＴＥと、一対のトレンチエミッタＴＥの間を接続する接続用トレンチエミッタＴＥａとが模式的に描かれている。非活性領域Ｒｉａは、図６では、ｐ型フローティング層ＦＬが模式的に描かれている。図４に示す接続孔ＣＨ２のようにコンタクト取る場合、接続用トレンチエミッタＴＥａは不要である。図４に示す接続孔ＣＨ２を接続孔ＣＨ１のようにコンタクトを取る場合、エミッタトレンチＴＥとエミッタ電極ＥＥを接続する接続用トレンチエミッタＴＥａのようなコンタクトを設けるのが良い。
次に、図７を用いてには、ＩＥ型ＩＧＢＴ１００の断面図を説明する。なお、図７では、ファイナルパッシベーション膜ＦＰＦ、コレクタ電極ＣＥの図示を省略している。また、セル形成領域ＲＣＬについては、図面の複雑さを避けるため、トレンチエミッタＴＥ、トレンチゲートＴＧ、および、ｐ型フローティング層ＦＬの３つの層のみ描いている。
セル形成領域ＲＣＬの周辺外部領域には、たとえば、これを取り巻くように、環状のＰ型ウエル領域Ｐ０が設けられている部分ＲＰ０（たとえばセル周辺接合領域とも言う）があり、このＰ型ウエル領域Ｐ０は、エミッタ電極ＥＥに電気的に接続されている。環状のＰ型ウエル領域Ｐ０の外側には、環状の複数のｐ型フローティングフィールドリングＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５が設けられている。フローティングフィールドリングＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５のそれぞれは、フィールドプレートＦＰ１、ＦＰ２、ＦＰ３、ＦＰ４、ＦＰ５に接続されている。ｐ型フローティングフィールドリングＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５の外側には、環状のｎ型チャネルストッパーＰＧが設けられている。チャネルストッパーＰＧは、ガードリングＧＲに接続されている。チャネルストッパーＰＧは、コレクタ電位とされている。半導体チップＣＨＩＰの外周部ＰＥＲとセル周辺接合領域ＲＰ０とは、セル形成領域ＲＣＬを囲む様に設けられた周辺領域と言うこともできる。
図７に示す様に、Ｐ型コレクタ層ＣＬの内部には、転位抑制層ＤＳＬ１が形成されている。転位抑制層ＤＳＬ１は、平面視において、図５の半導体チップＣＨＩＰの全体に設けられている。言い換えるならば、転位抑制層ＤＳＬ１は、平面視において、半導体チップＣＨＩＰの外周部ＰＥＲ、セル周辺接合領域ＲＰ０、セル形成領域ＲＣＬに設けられている。図７に示す転位抑制層ＤＳＬ１は、図３に示す転位抑制層ＤＳＬ２に置き換えることが可能である。
（半導体装置の製造方法）
次に、半導体装置の製造方法を説明する。半導体装置の製造方法は、以下の工程を含む。
（基板準備工程）ｎ型エミッタ層ＥＬ、ｐ型ベース層ＢＬ、トレンチゲートＴＧ、トレンチエミッタＴＥ、ｐ型フローティング層ＦＬ、ｎ型ホールバリア層ＨＢＬ、ゲート電極ＧＥおよびエミッタ電極ＥＥが第１主面ＵＳ側に形成されたシリコン基板ＳＵＢを準備する工程。
（ｐ型コレクタ層形成工程：第１工程）シリコン基板ＳＵＢの第１主面ＵＳと対向する第２主面ＢＳに、ｐ型コレクタ層ＣＬを形成する工程。
（転位抑制層形成工程：第２工程）ｐ型コレクタ層ＣＬ中に、シリコン基板ＳＵＢとヘテロ接合ＨＪを形成する転位抑制層（ＤＳＬ１、ＤＳＬ２）を形成する工程。
（ｎ型フィールドストップ層形成工程：第３工程）ｐ型コレクタ層ＣＬの第１主面ＵＳ側にｎ型フィールドストップ層ＦＳＬを形成する工程。
（コレクタ電極形成工程：第４工程）ｐ型コレクタ層ＣＬに接続されたコレクタ電極ＣＥを形成する工程。
上記工程において、ｐ型コレクタ層形成工程と転位抑制層形成工程とは一体的な工程と見做すことも可能である。以下、ｐ型コレクタ層ＣＬおよび転位抑制層を形成する製造工程について説明する。
（転位抑制層ＤＳＬ１を有するＩＧＢＴの製造方法）
次に、図８～図１１を用いて、転位抑制層ＤＳＬ１を有するＩＥ型ＩＧＢＴの製造方法を説明する。図８は、ＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。図９は、図８に続く製造方法を説明する断面図である。図１０は、図９に続く製造方法を説明する断面図である。図１１は、図１０に続く製造方法を説明する断面図である。ここでは、基板ＳＵＢの表面ＵＳ側に形成されるｎ型エミッタ層ＥＬ、ｐ型ベース層ＢＬ、ｐ型ベースコンタクト層ＢＣ、トレンチゲートＴＧ、トレンチエミッタＴＥ、ｐ型フローティング層ＦＬ及びｎ型ホールバリア層ＨＢＬ、層間絶縁膜ＩＬ、エミッタ電極ＥＥ、ファイナルパッシベーション膜ＦＰＦ等は省略して説明する。
図８に示す様に、バックグラインディング処理の後、Ｐ型コレクタ層ＣＬおよび転位抑制層ＤＳＬ１を形成するため、基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、Ｐ型不純物およびゲルマニウムＧｅを導入し、Ｐ型不純物注入層ＰＩとゲルマニウム注入層ＧＥＩとを形成する。その後、基板ＳＵＢの裏面ＢＳに対して、レーザアニールを実施し、Ｐ型不純物注入層ＰＩとゲルマニウム注入層ＧＥＩとを活性化させる。Ｐ型コレクタ層ＣＬを形成するためのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を１×１０１２～３×１０１３ｃｍ－２程度とし、注入エネルギー１００～５００ｋｅＶ程度である。転位抑制層ＤＳＬ１を形成するためのイオン注入条件としては、例えばイオン種をゲルマニウムＧｅとし、ドーズ量を１×１０１６～１×１０１７ｃｍ－２程度とし、注入エネルギー６００～９００ｋｅＶ程度である。
図９に示す様に、基板ＳＵＢの裏面にレーザアニールＬＡを施すことにより、不純物注入層ＰＩ及びＧＥＩを活性化させて、Ｐ型コレクタ層ＣＬおよび転位抑制層ＤＳＬ１を形成する。このレーザアニールＬＡにおけるレーザ照射時に、基板ＳＵＢの裏面ＢＳの最表面の厚さ０．２μｍ程度のシリコンが一旦溶融し、溶融層ＭＬが形成される。レーザ照射後、基板ＳＵＢの温度が低下し、溶融層ＭＬが再結晶化する。転位抑制層ＤＳＬ１の上下面の両方には、シリコン層とシリコンゲルマニウム（ＳｉＧｅ）層とで形成されたヘテロ接合ＨＪが形成されている。
図１０に示すように、この時、溶融層ＭＬの表面にパーティクルＰＴＬが存在すると、再結晶化時に、パーティクルＰＴＬが起点となり基板ＳＢの裏面ＢＳに転位欠陥ＤＩＬが形成される場合がある。転位抑制層ＤＳＬ１の上下面に形成されたヘテロ接合ＨＪは、転位欠陥ＤＩＬが転位抑制層ＤＳＬ１の下側に延びることを抑制する。
次に、基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、Ｎ型不純物を導入することによって、フィールドストップ層ＦＳＬを形成する。このときのイオン注入条件としては、例えばイオン種を水素Ｈとし、ドーズ量を１×１０１４～１×１０１５ｃｍ－２程度とし、注入エネルギー３００～４００ｋｅＶ程度である。なお、先にフィールドストップ層ＦＳＬを形成し、その後、転位抑制層ＤＳＬ１しても良い。つまり、転位抑制層ＤＳＬ１を形成するためのレーザアニールＬＡは、製造方法の最後の方で行うのが好ましい。
その後、基板ＳＵＢを炉体の内部に設置し、炉体内で基板ＳＵＢに３５０～５５０°Ｃ程度の低温アニールを行い、図１１に示す様に、フィールドストップ層ＦＳＬを形成する。その後、図示しないが、コレクタ電極ＣＥが、スパッタリング法により、Ｐ型コレクタ層ＣＬの表面に形成される。これにより、ＩＧＢＴを有する半導体装置が形成される。
（転位抑制層ＤＳＬ２を有するＩＧＢＴの製造方法）
次に、図１２～図１３を用いて、転位抑制層ＤＳＬ２を有するＩＥ型ＩＧＢＴの製造方法を説明する。図１２は、ＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。図１３は、図１２に続く製造方法を説明する断面図である。ここでは、基板ＳＵＢの表面ＵＳ側に形成されるｎ型エミッタ層ＥＬ、ｐ型ベース層ＢＬ、ｐ型ベースコンタクト層ＢＣ、トレンチゲートＴＧ、トレンチエミッタＴＥ、ｐ型フローティング層ＦＬ及びｎ型ホールバリア層ＨＢＬ、層間絶縁膜ＩＬ、エミッタ電極ＥＥ、ファイナルパッシベーション膜ＦＰＦ等は省略して説明する。
図１２に示す様に、バックグラインディング処理の後、Ｐ型コレクタ層ＣＬおよび転位抑制層ＤＳＬ２を形成するため、基板ＳＵＢの裏面ＢＳに、例えばイオン注入法により、Ｐ型不純物およびゲルマニウムＧｅを導入し、Ｐ型不純物注入層ＰＩとゲルマニウム注入層ＧＥＩ２とを形成する。その後、基板ＳＵＢの裏面ＢＳに対して、レーザアニールを実施し、Ｐ型不純物注入層ＰＩとゲルマニウム注入層ＧＥＩ２とを活性化させる。Ｐ型コレクタ層ＣＬを形成するためのイオン注入条件としては、例えばイオン種をボロンとし、ドーズ量を１×１０１２～３×１０１３ｃｍ－２程度とし、注入エネルギー１００～５００ｋｅＶ程度である。転位抑制層ＤＳＬ２を形成するためのイオン注入条件としては、例えばイオン種をゲルマニウムＧｅとし、ドーズ量を１×１０１６～１×１０１７ｃｍ－２程度とし、注入エネルギーは、たとえば１５０～５００ｋｅＶ程度であり、転位抑制層ＤＳＬ１を形成するための注入エネルギー（たとえば６００～９００ｋｅＶ程度）と比較して低くてよい。つまり、転位抑制層ＤＳＬ２は、裏面ＢＳから浅い位置に形成するので、低加速エネルギーのイオン注入で形成することが可能である。
図１３に示す様に、基板ＳＵＢの裏面にレーザアニールＬＡを施すことにより、不純物注入層ＧＥＩ２及びＰＩを活性化させて、転位抑制層ＤＳＬ２およびＰ型コレクタ層ＣＬを形成する。このレーザアニールＬＡにおけるレーザ照射時に、基板ＳＵＢの裏面ＢＳの最表面の厚さ０．２μｍ程度のシリコンが一旦溶融し、溶融層ＭＬが形成される。レーザ照射後、基板ＳＵＢの温度が低下し、溶融層ＭＬが再結晶化する。転位抑制層ＤＳＬ２の裏面ＢＳに近い側（図１３では、転位抑制層ＤＳＬ２の上面）は、溶融層ＭＬと重なってヘテロ接合を形成できないが、転位抑制層ＤＳＬ２の裏面ＢＳに遠い側（図１３では、転位抑制層ＤＳＬ２の下面）には、シリコン層とシリコンゲルマニウム（ＳｉＧｅ）層とで形成されたヘテロ接合ＨＪが形成されている。
この時、溶融層ＭＬの表面にパーティクルＰＴＬが存在すると、再結晶化時に、パーティクルＰＴＬが起点となり基板ＳＢの裏面ＢＳに転位欠陥が形成される場合がある。転位抑制層ＤＳＬ２の下面に形成されたヘテロ接合ＨＪは、転位欠陥が転位抑制層ＤＳＬ２の下側に延びることを抑制する。
図１３の後は、図１０および図１１で説明した製造工程と同様な製造工程が実施され、その後、コレクタ電極ＣＥがＰ型コレクタ層ＣＬの表面に形成される。これにより、ＩＧＢＴを有する半導体装置が形成される。
（変形例）
次に、いくつかの変形例を説明する。
（変形例１）
図１４は、変形例１に係るＩＧＢＴを有する半導体装置の裏面側構造を説明する断面図である。図１５は、変形例1に係るＩＧＢＴを有する半導体装置の平面図である。図１６は、変形例1に係るＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。図１７は、図１６に続く製造方法を説明する断面図である。
図１４が図１１と異なる点は、図１４および図１５に示す様に、転位抑制層ＤＳＬ１ａが複数に分割されている点である。転位抑制層ＤＳＬ１ａのおのおのは、第１方向Ｘにおいて、幅Ｌ１とされ、複数の転位抑制層ＤＳＬ１ａが幅Ｌ２の間隔（スペース）で配置されている。図１５に示す様に、複数の転位抑制層ＤＳＬ１ａのおのおのは、平面視において、シリコン基板ＳＵＢ中に選択的に形成されている。図１５の例では、複数の転位抑制層ＤＳＬ１ａのおのおのは、第２方向Ｙに沿って、ストライプ形状に延在して設けられ、第１方向Ｘに並んで配列されている。図１５に示す例では、複数の転位抑制層ＤＳＬ１ａの平面視における形状はストライプ形状（細長形状）に形成されているがそれに限定されない。複数の転位抑制層ＤＳＬ１ａの平面視における形状は、矩形形状、円形形状、楕円形形状、多角形形状等であってもよい。
図１６に示す様に、複数に分割された転位抑制層ＤＳＬ１ａを形成する為、ゲルマニウム注入層ＧＥＩ１ａは複数に分割されて形成される（ゲルマニウム注入層ＧＥＩ１ａの形成は、図８のゲルマニウム注入層ＧＥＩの説明を参照できる）。この場合、フォトリソグラフィ工程によって、不純物導入阻止用マスクを形成し、そして、不純物導入阻止用マスクをイオン注入のマスクに利用して、ゲルマニウムＧｅをイオン注入してゲルマニウム注入層ＧＥＩ１ａを形成し、その後、不純物導入阻止用マスクを除去するマスク除去工程等が行われる。
Ｐ型不純物注入層ＰＩ（図８の説明参照）とゲルマニウム注入層ＧＥＩ１ａを形成した後、基板ＳＵＢの裏面ＢＳに対して、レーザアニールを実施し、Ｐ型不純物注入層ＰＩとゲルマニウム注入層ＧＥＩ１ａとを活性化させる。そして、図１７に示す様に、基板ＳＵＢの裏面にレーザアニールＬＡを施すことにより、不純物注入層ＧＥＩ１ａ及びＰＩを活性化させて、シリコンゲルマニウム層により構成される転位抑制層ＤＳＬ１ａおよびＰ型コレクタ層ＣＬをそれぞれ形成する。図１７の後は、図１０および図１１で説明した製造工程と同様な製造工程が実施され、その後、コレクタ電極ＣＥがＰ型コレクタ層ＣＬの表面に形成される。これにより、ＩＧＢＴを有する半導体装置が形成される。
図１７に示す様に、パーティクルＰＴＬが転位抑制層ＤＳＬ１ａの上側にある場合、パーティクルＰＴＬを起点とする転位欠陥は、転位抑制層ＤＳＬ１ａの上下面に形成されたヘテロ接合ＨＪにより、転位抑制層ＤＳＬ１ａの下側に延びることを抑制することができる。
しかし、パーティクルＰＴＬが転位抑制層ＤＳＬ１ａと転位抑制層ＤＳＬ１ａの間にある場合、パーティクルＰＴＬを起点とする転位欠陥が転位抑制層ＤＳＬ１ａと転位抑制層ＤＳＬ１ａの間（幅Ｌ２の間）を通って、Ｐ型コレクタ層ＣＬの下方まで伸びてしまい、リーク不良となる場合も考えられる。次に説明する変形例２は、この問題の解決するものである。
（変形例２）
図１８は、変形例２に係るＩＧＢＴを有する半導体装置の裏面側構造を説明する断面図である。図１９は、変形例２に係るＩＧＢＴを有する半導体装置の平面図である。図２０は、変形例２に係るＩＧＢＴを有する半導体装置の裏面側の製造方法を説明する断面図である。図２１は、図２０に続く製造方法を説明する断面図である。
図１８が図１４と異なる点は、図１８および図１９に示す様に、転位抑制層ＤＳＬ１ａの間の幅Ｌ２の領域において、基板ＳＵＢの裏面ＢＳの近傍に、転位抑制層ＤＳＬ２ａが設けられている点である。転位抑制層ＤＳＬ１ａのおのおのは、第１方向Ｘにおいて、幅Ｌ１とされ、複数の転位抑制層ＤＳＬ１ａが幅Ｌ２の間隔で配置されている。シリコンゲルマニウム層から構成される転位抑制層ＤＳＬ２ａのおのおのは、第１方向Ｘにおいて、幅Ｌ２とされ、複数の転位抑制層ＤＳＬ２ａが幅Ｌ１の間隔で配置されている。図１９に示す様に、複数の転位抑制層ＤＳＬ１ａと複数の転位抑制層ＤＳＬ２ａとは、平面視において、第２方向Ｙに沿ってストライプ形状に延在して設けられ、第１方向Ｘに並んで交互に配列されている。
これにより、パーティクルＰＴＬを起点とする転位欠陥が転位抑制層ＤＳＬ１ａと転位抑制層ＤＳＬ１ａの間（幅Ｌ２の間）を通って、Ｐ型コレクタ層ＣＬの下方まで伸びてしまう様な問題を解決する。つまり、転位抑制層ＤＳＬ１ａと転位抑制層ＤＳＬ１ａの間に設けた転位抑制層ＤＳＬ２ａにおいて、図１３で説明したと同様に、転位抑制層ＤＳＬ２ａの裏面ＢＳに遠い側（図１８では、転位抑制層ＤＳＬ２の下面）には、シリコン層とシリコンゲルマニウム（ＳｉＧｅ）層とで形成されたヘテロ接合ＨＪが形成されている。転位抑制層ＤＳＬ２ａの下面に形成されたヘテロ接合ＨＪは、転位欠陥が転位抑制層ＤＳＬ２ａの下側に延びることを抑制する。
したがって、パーティクルＰＴＬを起点とする転位欠陥は、転位抑制層ＤＳＬ１ａの上下面に形成されたヘテロ接合ＨＪ、および、転位抑制層ＤＳＬ２ａの下面に形成されたヘテロ接合ＨＪは、転位欠陥が転位抑制層ＤＳＬ１ａおよび転位抑制層ＤＳＬ２ａの下側に延びることを抑制する。
複数の転位抑制層ＤＳＬ１ａの平面視における形状は、三角形形状、矩形形状、円形形状、楕円形形状、多角形形状等であってもよい。この場合、転位抑制層ＤＳＬ２ａの平面視における形状は、複数の転位抑制層ＤＳＬ１ａの形成されていない領域を覆う様な形状されている。また、複数の転位抑制層ＤＳＬ２ａの平面視における形状は、三角形形状、矩形形状、円形形状、楕円形形状、多角形形状等であってもよい。この場合、転位抑制層ＤＳＬ１ａの平面視における形状は、複数の転位抑制層ＤＳＬ２ａの形成されていない領域を覆う様な形状されている。
図２０に示す様に、複数に分割された転位抑制層ＤＳＬ１ａおよび転位抑制層ＤＳＬ２ａを形成する為、ゲルマニウム注入層ＧＥＩ１ａは複数に分割されて形成され、ゲルマニウム注入層ＧＥＩ２ａは複数に分割されて形成される（ゲルマニウム注入層ＧＥＩ２ａは、図１２のゲルマニウム注入層ＧＥＩ２の説明を参照できる）。ゲルマニウム注入層ＧＥＩ１ａおよびゲルマニウム注入層ＧＥＩ２ａは、図１６で説明した様に、フォトリソグラフィ工程による不純物導入阻止用マスクを用いて形成することができる。
Ｐ型不純物注入層ＰＩ（図８の説明参照）、ゲルマニウム注入層ＧＥＩ１ａおよびゲルマニウム注入層ＧＥＩ２ａを形成した後、基板ＳＵＢの裏面ＢＳに対して、レーザアニールを実施し、Ｐ型不純物注入層ＰＩ、ゲルマニウム注入層ＧＥＩ１ａおよびゲルマニウム注入層ＧＥＩ２ａを活性化させる。そして、図２１に示す様に、基板ＳＵＢの裏面にレーザアニールＬＡを施すことにより、不純物注入層ＧＥＩ１ａ、ＧＥＩ２ａ及びＰＩを活性化させて、転位抑制層ＤＳＬ１ａ、転位抑制層ＤＳＬ２ａおよびＰ型コレクタ層ＣＬを形成する。図２１の後は、図１０および図１１で説明した製造工程と同様な製造工程が実施され、その後、コレクタ電極ＣＥがＰ型コレクタ層ＣＬの表面に形成される。これにより、ＩＧＢＴを有する半導体装置が形成される。
（変形例３）
図２２は、変形例３に係るＩＧＢＴを有する半導体装置の裏面側構造を説明する断面図である。図２３は、変形例３に係るＩＧＢＴを有する半導体装置の平面図である。
変形例１では、平面視において、半導体チップＣＨＩＰに、複数の転位抑制層ＤＳＬ１ａをストライプ状に設けた構成例を説明した。変形例３では、図２２に示す様に、転位抑制層ＤＳＬ１ｂは、セル形成領域ＲＣＬの下側部分を除く領域部分に、つまり、半導体チップＣＨＩＰのチップ外周領域部ＰＥＲおよびセル周辺接合領域ＲＰ０の下側の領域部分に、選択的に形成したものである。図２３に示す様に、転位抑制層ＤＳＬ１ｂは、平面視において、セル形成領域ＲＣＬの周りを取り囲むように設けられたセル周辺接合領域ＲＰ０およびセル周辺接合領域ＲＰ０の周りを取り囲むように設けられたチップ外周領域部ＰＥＲの下側に位置するＰ型コレクタ層ＣＬの内部に設けられている。転位抑制層ＤＳＬ１ｂの製造方法は、変形例１の説明を参照できる。
図２３に示す様に転位抑制層ＤＳＬ１ｂを導入すれば、逆バイアス時の電流リークを抑制することができる。さらに、セル形成領域ＲＣＬには転位抑制層ＤＳＬ１ｂが無いので、ＩＧＢＴの特性に影響しない。
（変形例４）
図２４は、変形例４に係るＩＧＢＴを有する半導体装置の裏面側構造を説明する断面図である。図２５は、変形例４に係るＩＧＢＴを有する半導体装置の平面図である。
図２４が図２２と異なる点は、セル形成領域ＲＣＬの下側部分に位置するＰ型コレクタ層ＣＬの内部に、転位抑制層ＤＳＬ２ｂが設けられている点である。図２５に示す様に、転位抑制層ＤＳＬ２ｂは、平面視において、セル形成領域ＲＣＬの下側部分に位置する領域に配置されている。転位抑制層ＤＳＬ２ｂの製造方法は、変形例２の説明を参照できる。
変形例４によれば、ＩＥ型ＩＧＢＴ１００は、転位抑制層ＤＳＬ１ｂ、ＤＳＬ２ｂを有しているので、エミッタ・コレクタ間の電流リーク、逆バイアス時の電流リークを抑制することができる。
（変形例５）
図１８において、ゲルマニウムＧｅを導入して形成した転位抑制層ＤＳＬ１ａの代わりに、カーボンＣ、シリコンＳｉ、アルゴンＡｒ、フッ素Ｆ、窒素Ｎ等のいずれか１つのイオン種をイオン注入して基板ＳＵＢ内のシリコンＳｉとの格子間距離歪層（拡張欠陥）による転位抑制層を設けることもできる。図１８においては、転位抑制層ＤＳＬ２ａを通ってホールが注入されるので、これらのイオン種で、転位抑制層ＤＳＬ２ａの形成領域以外の位置の転位抑制層を形成しても、ＩＧＢＴの出力特性は悪化することはない。
（変形例６）
図２２において、ゲルマニウムＧｅを導入して形成した転位抑制層ＤＳＬ１ｂの代わりに、カーボンＣ、シリコンＳｉ、アルゴンＡｒ、フッ素Ｆ、窒素Ｎ等のいずれか１つのイオン種をイオン注入して基板ＳＵＢ内のシリコンＳｉとの格子間距離歪層（拡張欠陥）による転位抑制層を設けることもできる。図２２において、セル形成領域ＲＣＬの下側には転位抑制層が形成されていないので、これらのイオン種（カーボンＣ、シリコンＳｉ、アルゴンＡｒ、フッ素Ｆ、窒素Ｎ）で、転位抑制層ＤＳＬ１ｂの形成領域の位置に転位抑制層を形成しても、ＩＧＢＴの出力特性は悪化することはない。なお、図２４において、転位抑制層ＤＳＬ１ｂも、これらのイオン種を用いた転位抑制層で構成することができる。
（発明者による検討の説明）
次に発明者による検討結果を説明する。
図２６は、裏面構造が異なる３つのＩＧＢＴの出力特性を示すグラフである。図２６には、図１Ｃに示すＩＧＢＴ（Ｓｉと記す）、図３に示すＩＧＢＴ（パターン１と記す）、および、図２に示すＩＧＢＴ（パターン２と記す）のおのおのの出力特性が示されている。図２６において、横軸はコレクタ電位（Ｖｃ）のボルトＶであり、縦軸はコレクタ電流Ｉｃの電流Ａである。なお、各ＩＧＢＴの表面側の構成は、図４に示すＩＧＢＴの表面側の構造と同じである。
図２６が示すように、パターン１（図３のＩＧＢＴ）はＳｉ（図１ＣのＩＧＢＴ）と特性はほぼ同じであるが、パターン２（図２のＩＧＢＴ）は出力低下が見られる。例えば、コレクタ電圧Ｖｃ：１．５Ｖにおいて、パターン２（図２のＩＧＢＴ）は、Ｓｉ（図１ＣのＩＧＢＴ）と比較して、２０％程度の電流低下が確認できる。
前提として、裏面側に、Ｇｅをイオン注入することで、ＳｉＧｅ層からなる転位抑制層ＤＳＬ１、ＤＳＬ２を形成すると裏面からのホール注入が阻害される結果になる。これは、シリコンＳｉとＳｉＧｅではバンド構造が異なるためである。
パターン１（図３の転位抑制層ＤＳＬ２）は浅く、つまり裏面ＢＳの表面側にＳｉＧｅ層を形成するので、比較的、低加速エネルギー（１５０～５００ｋｅＶ）でイオン注入を行う。そのため、ＳｉＧｅ層（転位抑制層ＤＳＬ２）の深さ方向の幅を狭く形成できる（つまり、Ｇｅのインプラプロファイルがシャープになる）。
パターン２（図２の転位抑制層ＤＳＬ１）は、比較的高加速エネルギー（６００～９００ｋｅＶ）でＧｅをイオン注入するので、ＳｉＧｅ層の深さ方向の幅が広くなる。これはイオン注入の特性上、高加速であるほど、イオン散乱が大きくなりプロファイルがブロードになってしまうためである。この結果、ＳｉＧｅ層（転位抑制層ＤＳＬ１）が広くなるパターン２（図２のＩＧＢＴ）では、出力特性が悪化したものと考えられる。
次に、ＩＧＢＴのスイッチング特性をシミュレーションで評価した。シミュレーションに用いたトレンチ絶縁ゲート型バイポーラトランジスタを含むスイッチング回路の主要部分の一例について簡単に説明する。図２７は、シミュレーションに用いたスイッチング回路を示す回路図である。図２８は、シミュレーションにより求めたスイッチング損失の値を説明する図である。
図２７に示すように、スイッチング回路ＳＷＣでは、ＩＧＢＴ１００が、たとえば、主負荷ＭＯＬとしてのモータに電気的に直列に接続されている。その主負荷ＭＯＬに、還流用ダイオードＤｉが電気的に並列に接続されている。主負荷ＭＯＬには、電源電圧ＶＣＣが電気的に接続されている。ＩＧＢＴ１００が評価対象である。スイッチング回路ＳＷＣに電流２００Ａの電流が流れている状態で、ＩＧＢＴ１００のゲート電位Ｖｇを制御してＩＧＢＴ１００をＯＮ／ＯＦＦさせた。その時のスイッチング損失を図２８に示す。図２８において、Ｅｏｎはターンオン時のスイッチング損失を示し、Ｅｏｆｆはターンオフ時のスイッチング損失を示している。
パターン１（図３のＩＧＢＴ）はスイッチング特性も、参考として示されるＳｉ（Ｒｅｆ．（Ｓｉ）：図１ＣのＩＧＢＴ）とほぼ同じであることが確認できた。一方、パターン２（図２のＩＧＢＴ）はＥｏｆｆが１５％程度良い。これは図２６が示すように、パターン２のＯＮ電圧が高いため、バルク内キャリア密度が低いためである。単純に出力特性とスイッチング特性のトレードオフになっている。
以上の結果から、裏面にＳｉＧｅ層を導入しても、パターン１（図３のＩＧＢＴ）のように形成すれば、ＩＧＢＴ特性を維持できることが分かった。
但し、パターン１とパターン２では、パターン２の方がパターン１よりロバスト性が高い。これは、パターン２ではＳｉＧｅ層の上下面がヘテロ界面（ヘテロ接合ＨＪ）になるので、転位ストッパーとされるヘテロ接合ＨＪが２層存在することを意味する。一方、パターン１はＳｉＧｅ層の下面しかヘテロ界面（ヘテロ接合ＨＪ）にならないからである。
変形例１（図１４）の転位抑制層ＤＳＬ１ａは、パターン２（図２）の転位抑制層ＤＳＬ１を複数に分割して、転位抑制層ＤＳＬ１ａの間に、幅Ｌ２のスペースを設けた構造である。基板ＳＵＢの裏面ＢＳ側に設けたコレクタ電極ＣＥからのホールが転位抑制層ＤＳＬ１ａの間の幅Ｌ２のスペースを通り抜けるので、出力特性の改善が見込まれる。図２９は転位抑制層ＤＳＬ１ａの幅Ｌ１と転位抑制層ＤＳＬ１ａの間の幅Ｌ２との比（Ｌ１／Ｌ２）を変えて計算した各ＩＧＢＴの出力特性の結果である。図２９には、Ｓｉ（図１ＣのＩＧＢＴ）の場合と、パターン２（図２のＩＧＢＴ）の場合と、Ｌ１／Ｌ２＝１／１（ＳｉＧｅ Ｌ／Ｓ＝１／１として示される）の場合と、Ｌ１／Ｌ２＝１／３（ＳｉＧｅ Ｌ／Ｓ＝１／３として示される）の場合との４つのＩＧＢＴについて示されている。
転位抑制層ＤＳＬ１ａの間にスペース（Ｌ２）を設けた構造では出力特性が改善できていることが分かる。また、当然だが、スペース幅（Ｌ２）が広い方が出力特性が改善することを確認した。
一方、このままの構造では、スペース（Ｌ２）の領域に転位欠陥ＤＩＬが発生した場合、スペース（Ｌ２）の領域に転位ストッパーとしてのヘテロ接合ＨＪが無いのでリーク不良になってしまう場合も考えられる。図２６により、パターン１の場合はＩＧＢＴの出力特性が悪化しないことが分かっているので、図１４のスペース（Ｌ２）の領域にパターン１の転位抑制層ＤＳＬ２を形成すれば、ＩＧＢＴの出力特性とロバスト性向上の両立ができることが今までの結果から推定できる。そこで、変形例２（図１８）に示すパターン３を新たに提案できる。変形例２（図１８）に示すパターン３は、ロバスト性を高めつつ、図１ＣのＩＧＢＴとほぼ同じ性能（出力特性、スイッチング損出）を維持することが可能である。
（逆バイアスリークについて）
図３０はモータ駆動回路の一例を示す回路ブロック図である。図３１は図３０のＵ相に対応するＩＧＢＴとダイオードの動作を説明する回路図である。図３２は、ＩＧＢＴ内に構成された寄生ダイオードを説明する断面図である。図３３は図３１のハイサイド側のＩＧＢＴに構成された寄生ダイオードを説明する等価回路図である。
図３０に示すように、モータ駆動回路は、モータＭＯＴ等の負荷と、インバータＩＮＶとを有する。モータＭＯＴは、Ｕ相Ｕ、Ｖ相ＶおよびＷ相Ｗからなる３相モータである。そのため、インバータＩＮＶも、Ｕ相Ｕ、Ｖ相ＶおよびＷ相Ｗからなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、ＩＧＢＴ１００と還流ダイオードＤｉとの組を合計６組有する。Ｕ相Ｕ、Ｖ相ＶおよびＷ相Ｗからなる３相の各相において、インバータＩＮＶに電源電位（ＶＣＣ）を供給する電源配線ＶＣＬとモータＭＯＴの入力電位（インバータＩＮＶの出力端子に相当する）との間、すなわち、ハイサイドに、ＩＧＢＴ１００と還流ダイオードＤｉとが逆並列に接続されている。また、Ｕ相Ｕ、Ｖ相ＶおよびＷ相Ｗからなる３相の各相において、モータＭＯＴの入力電位（インバータＩＮＶの出力端子に相当する）とインバータＩＮＶに接地電位（ＧＮＤ）を供給する接地配線ＧＮＬとの間、すなわち、ロウサイドに、ＩＧＢＴ１００と還流ダイオードＤｉとが逆並列に接続されている。ここで、逆並列とは、ＩＧＢＴ１００のコレクタが還流ダイオードＤｉのカソードに接続され、ＩＧＢＴ１００のエミッタが還流ダイオードＤｉのアノードに接続される様な接続構成である。
還流ダイオードＤｉのそれぞれは、ＳｉＣ－ＳＢＤ（Silicon carbide－Schottky Barrier Diode）を利用することができる。近年はＳｉＣ－ＳＢＤとＳｉ－ＩＧＢＴからなるハイブリッドモジュールが一般的になりつつある。ＳｉＣ－ＳＢＤはユニポーラなので逆回復時間trrが短くなる。そのため、ＩＧＢＴのVceサージがより急峻になりやすく、逆バイアスリークによるＩＧＢＴの破壊が起きやすくなる。これは、以下で詳細は記載しているが、dV/dtが急峻になり、ハイサイド側のＩＧＢＴ１００Ｈでインパクトイオン化が起きやすくなるからである。ＩＧＢＴのIces不良はもちろん、逆バイアスリークを増大させる裏面転位欠陥は見過ごすことが出来ない状況になりつつある。
インバータＩＮＶは、各相の上下のＩＧＢＴ１００の負荷短絡を防止するためデットタイム（Dead time）が設けられており、このDead timeの期間の間、上下のＩＧＢＴはオフ状態とされている。
図３１に示す様に、このDead timeの期間の時、電流Ｉｉは上側（ハイサイド側）のＩＧＢＴ１００Ｈではなく、ハイサイド側の還流ダイオードＤｉＨを流れる。上側（ハイサイド側）のＩＧＢＴ１００Ｈに注目すると、還流ダイオードＤｉＨが動作するため、ＩＧＢＴ１００Ｈのエミッタ側の電圧がコレクタより高い逆バイアス状態になる。この逆バイアス電圧（－ＶＣＥ）は通常－２～－３Ｖ程度である。
Dead time状態から、下側（ロウサイド側）のＩＧＢＴ１００Ｌをオンさせると、ＩＧＢＴ１００Ｌのコレクタ電圧（＝ＩＧＢＴ１００Ｈのエミッタ電圧）が動作電圧まで落ちる。つまり、ＩＧＢＴ１００Ｈは逆バイアス状態から順バイアス状態に切り替わる。このとき、ＩＧＢＴ１００ＨがｄＶ／ｄｔ：１０～４０ｋＶ／μｓでコレクタ・エミッタ間電位ＶＣＥが上昇すると、破壊することがあることが判明した。通常、ＩＧＢＴはコレクタ・エミッタ間電位ＶＣＥをｄＶ／ｄｔ：２～７ｋＶ／μｓ程度で動作させる場合が多い。
ＩＧＢＴ１００は、基板ＳＵＢの裏面ＢＳ側に、ｐ型コレクタ層ＣＬがあるため、ＭＯＳＦＥＴのようにボディダイオードは存在しない。しかし、図３２に示す様に、基板ＳＵＢの裏面ＢＳ側のｎ型フィールドストップ層ＦＳＬとｐ型コレクタ層ＣＬから構成されるＰＮ接合がパーティクルＰＴＬを起点とする転位欠陥ＤＩＬによってリークしていると、逆バイアス時に寄生ダイオードＤｓが動作してしまうことが分かった。この寄生ダイオードＤｓは、内蔵抵抗Ｒｇの形成部分の下側に位置する環状のＰ型領域Ｐ０とｎ型ドリフト層ＤＬとのＰＮ接合によって構成されている。寄生ダイオードＤｓのアノードは、Ｐ型領域Ｐ０の左右の側に接続するエミッタ電極ＥＥに接続される。ｎ型フィールドストップ層ＦＳＬはｎ型ドリフト層ＤＬより濃度が高いので、寄生ダイオードＤｓのカソードは、Ｐ型領域Ｐ０の下側のｎ型ドリフト層ＤＬからｎ型フィールドストップ層ＦＳＬを経由して、コレクタ電極ＣＥに接続される。これにより、エミッタ電極ＥＥとコレクタ電極ＣＥとに間に、寄生ダイオードＤｓを含む電流経路ＰＴＨが形成されることになる。
図３３に示す様に、寄生ダイオードＤｓはＩＧＢＴ１００Ｈのエミッタとコレクタとの間に接続されるように構成されている。ＩＧＢＴ１００Ｈに注目すると、Dead timeの期間の時、還流ダイオードＤｉに電流Ｉｉが流れているので、ＩＧＢＴ１００Ｈのエミッタ電圧はそのコレクタ電圧よりも高くなっている（逆バイアス状態）。ＩＧＢＴ１００Ｈの裏面のＰＮ接合部分にリークパスがあると、寄生ダイオードＤｓが動作してしまい、ＩＧＢＴ１００Ｈの寄生ダイオードＤｓにも電流Ｉｓが流れることになる。
この状態で、ロウサイド側のＩＧＢＴ１００Ｌをオンさせると、ロウサイド側のＩＧＢＴ１００Ｌのコレクタ電圧、つまりハイサイド側のＩＧＢＴ１００Ｈのエミッタ電圧がＩＧＢＴ１００Ｌの動作電圧まで低下する。たとえば、ＩＧＢＴ１００Ｈのエミッタ電圧が、インバータ駆動電圧（ＶＣＣ）、例えば８００Ｖ、から２Ｖ程度に落ちる。この時、高ｄＶ／ｄｔでロウサイド側のＩＧＢＴ１００Ｌをオンさせると、ハイサイド側のＩＧＢＴ１００Ｈが破壊する。ハイサイド側のＩＧＢＴ１００Ｈの破壊のメカニズムは次の通りである。
１．裏面側にリークパスがあることで、dead time時にハイサイド側のＩＧＢＴ１００Ｈの寄生ダイオードＤｓが動作する。
２．ロウサイド側のＩＧＢＴ１００ＬをＯＮさせると、ハイサイド側のＩＧＢＴ１００Ｈにコレクタ・エミッタ電位Ｖｃｅが印加される。つまり、ハイサイド側のＩＧＢＴ１００Ｈのコレクタ・エミッタ電位Ｖｃｅが逆バイアスから順バイアス状態に切り替わる（ハイサイド側のＩＧＢＴ１００Ｈのゲート電圧はＯＦＦのまま）。
３．逆バイアス時、寄生ダイオードＤｓの動作によって、バルク内に多数のキャリアが存在している。
４．この状態で、高ｄＶ／ｄｔでハイサイド側のＩＧＢＴ１００Ｈのコレクタ・エミッタ電位Ｖｃｅが上昇すると、寄生ダイオードＤｓのＰＮ接合部分でインパクトイオン化が容易に起きる。
５．このインパクトイオン化により発生する多数のホールキャリアが、内蔵抵抗Ｒｇの下側に位置するＰ型領域Ｐ０を通って、エミッタコンタクトを介してエミッタ電極ＥＥへと流れる。
６．この時、Ｐ型領域Ｐ０で電圧降下が起こるため、Ｐ型領域Ｐ０と内蔵抵抗Ｒｇ間の酸化膜ＯＸＬに高電界が生じ、酸化膜ＯＸＬが絶縁破壊に至る。
酸化膜ＯＸＬが絶縁破壊する部分は、Ｐ型領域Ｐ０の左右の側に接続されたエミッタ電極ＥＥのコンタクト部分の間の中間部分ＭＩＤのあたりである。なお、図３２において、セル周辺接合領域ＲＰ０の第１方向Ｘの幅、つまり、Ｐ型領域Ｐ０の第１方向Ｘの幅は、例えば１～３ｍｍ程度であり、外周部ＰＥＲの第１方向Ｘの幅は、例えば４００～６００μｍ程度である。つまり、Ｐ型領域Ｐ０の第１方向Ｘの幅は比較的長く、エミッタ電極ＥＥのコンタクト部分の間隔が広くなるので、Ｐ型領域Ｐ０による電圧降下は比較的大きくなる。これにより、高電界が生じてしまう。
したがって、変形例３（図２２）や変形例４（図２４）で説明した様に、転位抑制層ＤＳＬ１ｂ、または、転位抑制層ＤＳＬ１ｂ、ＤＳＬ２ｂを形成することにより、逆バイアス時の電流リークを抑制することができる。また、変形例４で説明した様に、転位抑制層ＤＳＬ１ｂ、ＤＳＬ２ｂを形成することにより、エミッタ・コレクタ間の電流リーク、逆バイアス時の電流リークを抑制することができる。また、変形例３や変形例４によれば、逆バイアス時の電流リークを抑制しつつ、高速スイッチングに対応可能なＩＧＢＴを提供できる。
また、図３０に示すモータ駆動回路において、各ＩＧＢＴを本開示の転位抑制層を有するＩＧＢＴ１００とし、各還流ダイオードＤｉをＳｉＣ－ＳＢＤとしたインバータを含むハイブリッドモジュールを構成するのが良い。この構成によれば、ＩＧＢＴの逆バイアス時の電流リークによる破壊を防止しつつ、高速スイッチングに対応可能なモータ駆動回路を提供することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明した。しかしながら、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
例えば、半導体基板ＳＵＢは、高不純物濃度のＮ型半導体基板上に低不純物濃度のＮ型エピタキシャル層を形成した基板でもよい。
１００：ＩＧＢＴ
ＳＵＢ：シリコン基板
ＦＳＬ：ｎ型フィールドストップ層
ＣＬ：ｐ型コレクタ層
ＤＳＬ１、ＤＳＬ２、ＤＳＬ１ａ、ＤＳＬ２ａ、ＤＳＬ１ｂ、ＤＳＬ２ｂ：転位抑制層（シリコンゲルマニウム層）
ＨＪ：ヘテロ接合

Claims (16)

  1. 第１主面及び前記第１主面に対向する第２主面を有するシリコン基板と、
    前記第１主面に形成されたｐ型ベース層と、
    前記ｐ型ベース層中に形成されたｎ型エミッタ層と、
    前記第２主面に形成されたｐ型コレクタ層と、
    前記ｐ型コレクタ層中に形成され、前記シリコン基板とヘテロ接合を形成する転位抑制層と、を有し、
    前記転位抑制層は、シリコンゲルマニウム層を有し、
    前記シリコンゲルマニウム層は、平面視において、前記シリコン基板に選択的に形成されている、
    半導体装置。
  2. 請求項１において、
    前記第１主面に形成され、互いに対向するように形成されたストライプ状のトレンチゲートと、
    前記第１主面に形成され、前記ｐ型ベース層の下部に形成されたｎ型ホールバリア層と、
    前記第１主面に形成され、前記ストライプ状のトレンチゲートと所定の間隔で配置され、かつ、互いに対向するように形成されたストライプ状のトレンチエミッタと、
    前記トレンチゲートと前記トレンチエミッタの間に配置され、かつ、その一端が前記トレンチゲートの側面に接するように形成され、かつ、その他端が前記トレンチエミッタの側面に接するように形成されたｐ型フローティング層と、
    前記第２主面に形成され、前記ｐ型コレクタ層よりも内側に形成されたｎ型フィールドストップ層と、
    前記ｎ型フィールドストップ層と前記ｎ型ホールバリア層との間に配置されたｎ型ドリフト層と、
    を含み、
    前記ｐ型ベース層は、前記ストライプ状のトレンチゲートで囲まれた領域に形成される、半導体装置。
  3. 請求項１において、
    前記シリコンゲルマニウム層は、平面視において、ストライプ形状を有する、半導体装置。
  4. 請求項１において、
    前記シリコンゲルマニウム層は、前記第１主面側に形成された上面と、前記第２主面側に形成された下面と、を有し、
    前記上面は、前記ヘテロ接合を有し、前記下面は前記ヘテロ接合を有さない、半導体装置。
  5. 第１主面及び前記第１主面に対向する第２主面を有するシリコン基板と、
    前記第１主面に形成されたｐ型ベース層と、
    前記ｐ型ベース層中に形成されたｎ型エミッタ層と、
    前記第２主面に形成されたｐ型コレクタ層と、
    前記ｐ型コレクタ層中に形成され、前記シリコン基板とヘテロ接合を形成する転位抑制層と、を有し、
    前記転位抑制層は、シリコンゲルマニウム層を有し、
    前記シリコンゲルマニウム層は、前記第１主面側に形成された上面と、前記第２主面側に形成された下面と、を有し、
    前記上面および前記下面のおのおのは、前記ヘテロ接合を有する、半導体装置。
  6. 請求項５において、
    前記シリコンゲルマニウム層は、平面視において、前記シリコン基板の全体に形成されている、半導体装置。
  7. 第１主面及び前記第１主面に対向する第２主面を有するシリコン基板と、
    前記第１主面に形成されたｐ型ベース層と、
    前記ｐ型ベース層中に形成されたｎ型エミッタ層と、
    前記第２主面に形成されたｐ型コレクタ層と、
    前記ｐ型コレクタ層中に形成され、前記シリコン基板とヘテロ接合を形成する転位抑制層と、を有し、
    前記転位抑制層は、第１転位抑制層と第２転位抑制層とを含み、
    前記第１転位抑制層は、断面視において、前記第２転位抑制層より前記第１主面側に形成され、
    前記第２転位抑制層は、平面視において、前記第１転位抑制層の形成されていない領域に形成される、半導体装置。
  8. 第１主面及び前記第１主面に対向する第２主面を有するシリコン基板と、
    前記第１主面に形成されたｐ型ベース層と、
    前記ｐ型ベース層中に形成されたｎ型エミッタ層と、
    前記第２主面に形成されたｐ型コレクタ層と、
    前記ｐ型コレクタ層中に形成された転位抑制層と、を有し、
    前記シリコン基板は、平面視において、セル形成領域と、前記セル形成領域を囲む様に設けられた周辺領域とを含み、
    前記転位抑制層は、平面視において、前記周辺領域の下側に設けられ、
    前記転位抑制層は、カーボン、シリコン、アルゴン、フッ素、窒素のいずれか１つを含む格子間距離歪層を有する、半導体装置。
  9. 第１主面及び前記第１主面に対向する第２主面を有するシリコン基板と、
    前記第１主面に形成されたｐ型ベース層と、
    前記ｐ型ベース層中に形成されたｎ型エミッタ層と、
    前記第２主面に形成されたｐ型コレクタ層と、
    前記ｐ型コレクタ層中に形成され、前記シリコン基板とヘテロ接合を形成する転位抑制層と、を有し、
    前記シリコン基板は、平面視において、セル形成領域と、前記セル形成領域を囲む様に設けられた周辺領域とを含み、
    前記転位抑制層は、平面視において、前記周辺領域の下側に設けられ、
    前記転位抑制層は、第１転位抑制層と第２転位抑制層とを含み、
    前記第１転位抑制層は、断面視において、前記第２転位抑制層より前記第１主面側に形成され、
    前記第１転位抑制層は、平面視において、前記周辺領域の下側に設けられ、
    前記第２転位抑制層は、平面視において、前記セル形成領域の下側に設けられる、半導体装置。
  10. 請求項７または９において、
    前記第１転位抑制層および前記第２転位抑制層は、シリコンゲルマニウム層を有する、半導体装置。
  11. 請求項７または９において、
    前記第１転位抑制層は、カーボン、シリコン、アルゴン、フッ素、窒素のいずれか１つを含む格子間距離歪層を有し、
    前記第２転位抑制層は、シリコンゲルマニウム層を有する、半導体装置。
  12. ｎ型エミッタ層、ｐ型ベース層、トレンチゲート、トレンチエミッタ、ｐ型フローティング層、ｎ型ホールバリア層、ゲート電極およびエミッタ電極が第１主面側に形成されたシリコン基板を準備する工程と、
    前記シリコン基板の前記第１主面と対向する第２主面に、ｐ型コレクタ層を形成する第１工程と、
    前記ｐ型コレクタ層中に、前記シリコン基板とヘテロ接合を形成する第１転位抑制層を形成する第２工程と、
    前記ｐ型コレクタ層の前記第１主面側にｎ型フィールドストップ層を形成する第３工程と、
    前記ｐ型コレクタ層に接続されたコレクタ電極を形成する第４工程と、を含み、
    前記第１工程と前記第２工程とは、
    前記シリコン基板の前記第２主面に、イオン注入法により、Ｐ型不純物を導入して、Ｐ型不純物注入層を形成する第１注入層形成工程と、
    前記シリコン基板の前記第２主面に、イオン注入法により、ゲルマニウムを導入して、第１ゲルマニウム注入層を形成する第２注入層形成工程と、
    その後、前記シリコン基板の前記第２主面に対して、アニールを実施し、前記Ｐ型不純物注入層と前記第１ゲルマニウム注入層とを活性化させて、前記ｐ型コレクタ層と前記第１転位抑制層とを形成するアニール工程と、を含み、
    前記第１転位抑制層は、前記第１主面側に形成された上面と、前記第２主面側に形成された下面と、を有し、
    前記上面および前記下面のおのおのが前記ヘテロ接合を有する、
    半導体装置の製造方法。
  13. 請求項１２において、
    前記シリコン基板は、平面視において、前記ｎ型エミッタ層、前記ｐ型ベース層、前記トレンチゲート、前記トレンチエミッタ、前記ｐ型フローティング層および前記ｎ型ホールバリア層を含むセル形成領域と、前記セル形成領域を囲む様に設けられた周辺領域と、を含み、
    前記第１転位抑制層は、平面視において、前記周辺領域の下側に設けられている、半導体装置の製造方法。
  14. ｎ型エミッタ層、ｐ型ベース層、トレンチゲート、トレンチエミッタ、ｐ型フローティング層、ｎ型ホールバリア層、ゲート電極およびエミッタ電極が第１主面側に形成されたシリコン基板を準備する工程と、
    前記シリコン基板の前記第１主面と対向する第２主面に、ｐ型コレクタ層を形成する第１工程と、
    前記ｐ型コレクタ層中に、前記シリコン基板とヘテロ接合を形成する第１転位抑制層を形成する第２工程と、
    前記ｐ型コレクタ層の前記第１主面側にｎ型フィールドストップ層を形成する第３工程と、
    前記ｐ型コレクタ層に接続されたコレクタ電極を形成する第４工程と、を含み、
    前記第１工程と前記第２工程とは、
    前記シリコン基板の前記第２主面に、イオン注入法により、Ｐ型不純物を導入して、Ｐ型不純物注入層を形成する第１注入層形成工程と、
    前記シリコン基板の前記第２主面に、イオン注入法により、ゲルマニウムを導入して、第１ゲルマニウム注入層を形成する第２注入層形成工程と、
    その後、前記シリコン基板の前記第２主面に対して、アニールを実施し、前記Ｐ型不純物注入層と前記第１ゲルマニウム注入層とを活性化させて、前記ｐ型コレクタ層と前記第１転位抑制層とを形成するアニール工程と、を含み、
    前記シリコン基板の前記第２主面に、イオン注入法により、ゲルマニウムを導入して、前記第１ゲルマニウム注入層と比較して、前記第２主面に近い部分に、第２ゲルマニウム注入層を形成する第３注入層形成工程を含み、
    前記第２注入層形成工程では、前記第１ゲルマニウム注入層の１または複数が形成され、
    前記第３注入層形成工程では、平面視において、前記第１ゲルマニウム注入層の１または複数が形成されていない領域に、前記第２ゲルマニウム注入層の１または複数が形成され、
    前記アニール工程により、前記１または前記複数の第２ゲルマニウム注入層を活性化させて、１または複数の第２転位抑制層を形成する、半導体装置の製造方法。
  15. 請求項１４において、
    前記第１転位抑制層の複数のおのおのは、平面視において、ストライプ形状とされ、
    前記第２転位抑制層の複数のおのおのは、平面視において、ストライプ形状とされる、半導体装置の製造方法。
  16. 請求項１４において、
    前記シリコン基板は、平面視において、前記ｎ型エミッタ層、前記ｐ型ベース層、前記トレンチゲート、前記トレンチエミッタ、前記ｐ型フローティング層および前記ｎ型ホールバリア層を含むセル形成領域と、前記セル形成領域を囲む様に設けられた周辺領域と、を含み、
    前記第１転位抑制層は、平面視において、前記周辺領域の下側に設けられ、
    前記第２転位抑制層は、平面視において、前記セル形成領域の下側に設けられる、半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116404039B (zh) * 2023-06-08 2023-10-31 安建科技(深圳)有限公司 一种功率半导体器件及其制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058819A (ja) 1998-08-06 2000-02-25 Mitsubishi Electric Corp 電力用半導体装置
JP2004039893A (ja) 2002-07-04 2004-02-05 Toyota Central Res & Dev Lab Inc 異種材料を利用した半導体装置
JP2011066341A (ja) 2009-09-18 2011-03-31 Toyota Motor Corp 半導体装置の製造方法
CN105552121A (zh) 2016-02-14 2016-05-04 西安工程大学 基于锗硅集电区的igbt结构
JP2017022311A (ja) 2015-07-14 2017-01-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2017034040A (ja) 2015-07-30 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2019140186A (ja) 2018-02-07 2019-08-22 株式会社東芝 半導体装置、基板、半導体装置の製造方法、及び、基板の製造方法。
JP2020115550A (ja) 2016-03-28 2020-07-30 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2576574B2 (ja) * 1988-03-10 1997-01-29 富士通株式会社 バイポーラトランジスタ
JP2007005723A (ja) * 2005-06-27 2007-01-11 Toshiba Corp 半導体装置
DE112014003712T5 (de) * 2013-12-16 2016-04-28 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
CN105521210A (zh) 2014-10-27 2016-04-27 王涛 一种用于滋阴益气的中药配方
JP6624973B2 (ja) 2016-03-03 2019-12-25 ルネサスエレクトロニクス株式会社 半導体装置
WO2018105744A1 (ja) * 2016-12-08 2018-06-14 富士電機株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058819A (ja) 1998-08-06 2000-02-25 Mitsubishi Electric Corp 電力用半導体装置
JP2004039893A (ja) 2002-07-04 2004-02-05 Toyota Central Res & Dev Lab Inc 異種材料を利用した半導体装置
JP2011066341A (ja) 2009-09-18 2011-03-31 Toyota Motor Corp 半導体装置の製造方法
JP2017022311A (ja) 2015-07-14 2017-01-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2017034040A (ja) 2015-07-30 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置
CN105552121A (zh) 2016-02-14 2016-05-04 西安工程大学 基于锗硅集电区的igbt结构
JP2020115550A (ja) 2016-03-28 2020-07-30 ローム株式会社 半導体装置および半導体装置の製造方法
JP2019140186A (ja) 2018-02-07 2019-08-22 株式会社東芝 半導体装置、基板、半導体装置の製造方法、及び、基板の製造方法。

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