Nothing Special   »   [go: up one dir, main page]

JP7498445B2 - Manufacturing method for multilayer ceramic electronic components - Google Patents

Manufacturing method for multilayer ceramic electronic components Download PDF

Info

Publication number
JP7498445B2
JP7498445B2 JP2019186750A JP2019186750A JP7498445B2 JP 7498445 B2 JP7498445 B2 JP 7498445B2 JP 2019186750 A JP2019186750 A JP 2019186750A JP 2019186750 A JP2019186750 A JP 2019186750A JP 7498445 B2 JP7498445 B2 JP 7498445B2
Authority
JP
Japan
Prior art keywords
multilayer ceramic
internal electrodes
axis
mask
sheet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019186750A
Other languages
Japanese (ja)
Other versions
JP2021064637A (en
Inventor
秀俊 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiyo Yuden Co Ltd filed Critical Taiyo Yuden Co Ltd
Priority to JP2019186750A priority Critical patent/JP7498445B2/en
Publication of JP2021064637A publication Critical patent/JP2021064637A/en
Application granted granted Critical
Publication of JP7498445B2 publication Critical patent/JP7498445B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Ceramic Capacitors (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Description

本発明は、複数の内部電極が積層された積層セラミック電子部品の製造方法に関する。 The present invention relates to a method for manufacturing a multilayer ceramic electronic component in which multiple internal electrodes are stacked.

電子機器の小型化及び高性能化に伴い、積層セラミックコンデンサには更なる小型化及び大容量化が求められている。積層セラミックコンデンサの小型化及び大容量化のためには、内部電極を薄くすることによって、セラミック素体の体積を維持したまま、内部電極と誘電体の積層数を増やすことが有利である。 As electronic devices become smaller and more powerful, there is a demand for multilayer ceramic capacitors to be even smaller and have higher capacitance. To achieve this, it is advantageous to make the internal electrodes thinner, thereby increasing the number of layers of the internal electrodes and dielectric while maintaining the volume of the ceramic body.

一般的に、積層セラミックコンデンサの内部電極の形成には印刷法が用いられる。しかしながら、印刷法では1μm以下の均一な厚みの内部電極を形成することが難しい。一例として、特許文献1に示されるように、スクリーン印刷法で薄く形成された内部電極では、その周縁部の厚みが大きくなりやすい。 Generally, printing methods are used to form the internal electrodes of multilayer ceramic capacitors. However, it is difficult to form internal electrodes with a uniform thickness of 1 μm or less using printing methods. As an example, as shown in Patent Document 1, internal electrodes formed thinly using screen printing methods tend to have a large thickness around their edges.

これに対し、特許文献2には、真空蒸着法などの真空成膜法によって内部電極を形成可能な技術が開示されている。この技術では、内部電極の配列パターンと逆パターンで形成されたマスク上から真空成膜法によって導電膜を形成することで、薄い内部電極を形成することができる。 In response to this, Patent Document 2 discloses a technique that allows the formation of internal electrodes by a vacuum deposition method such as vacuum evaporation. With this technique, a thin internal electrode can be formed by forming a conductive film by vacuum deposition from a mask formed in a reverse pattern to the arrangement pattern of the internal electrodes.

特開2015-141982号公報JP 2015-141982 A 特開2004-087823号公報JP 2004-087823 A

上記のように真空成膜法によって内部電極を形成する手法では、内部電極におけるマスクに隣接する周縁部がシャドウイングによって薄くなりやすい。このような内部電極では、セラミック素体の焼成時の収縮によって周縁部が断裂しやすくなる。これにより、積層セラミックコンデンサでは、目的とする容量が得られにくくなる。 In the method of forming the internal electrodes by the vacuum deposition method as described above, the peripheral portion of the internal electrode adjacent to the mask is likely to become thin due to shadowing. In such an internal electrode, the peripheral portion is likely to break due to shrinkage during firing of the ceramic body. This makes it difficult to obtain the desired capacitance in the multilayer ceramic capacitor.

以上のような事情に鑑み、本発明の目的は、真空成膜法によって均一な厚みの内部電極を形成可能な積層セラミック電子部品の製造方法を提供することにある。 In view of the above circumstances, the object of the present invention is to provide a method for manufacturing a multilayer ceramic electronic component that can form internal electrodes of uniform thickness using a vacuum deposition method.

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品の製造方法では、第1及び第2主面を有するセラミックシートが準備される。
上記セラミックシートの上記第1主面に複数の内部電極の配列パターンに応じたマスクが形成される。
上記マスクが形成された上記セラミックシートに対し、凸状に湾曲する湾曲面によって上記第2主面を保持した状態で、例えばスパッタリング法などの真空成膜法によって上記第1主面に導電膜が形成される。
この構成では、セラミックシートを凸状に湾曲させてマスクの開口部を広げることで、真空成膜法による導電膜の形成時におけるシャドウイングを抑制することができる。これにより、セラミックシートに均一な厚みの内部電極を形成することができる。
To achieve the above object, in a method for producing a multilayer ceramic electronic component according to one aspect of the present invention, a ceramic sheet having first and second main surfaces is prepared.
A mask corresponding to an arrangement pattern of a plurality of internal electrodes is formed on the first main surface of the ceramic sheet.
With the second main surface held by a convexly curved surface of the ceramic sheet on which the mask is formed, a conductive film is formed on the first main surface by a vacuum film formation method such as sputtering.
In this configuration, by curving the ceramic sheet in a convex shape to widen the opening of the mask, it is possible to suppress shadowing during the formation of the conductive film by the vacuum deposition method, and thus it is possible to form an internal electrode of uniform thickness on the ceramic sheet.

上記セラミックシートを上記湾曲面の湾曲方向に沿って搬送しながら上記導電膜を形成してもよい。
この構成では、複数の内部電極間における厚みのばらつきが生じにくくなる。
The conductive film may be formed while conveying the ceramic sheet along the curvature direction of the curved surface.
In this configuration, the thickness of the multiple internal electrodes is less likely to vary.

上記配列パターンでは、上記湾曲面の湾曲方向に対して傾いた方向に沿って上記複数の内部電極が配列されてもよい。
この構成では、マスクの開口部を全周にわたって広げることができるため、真空成膜法による導電膜の形成時におけるシャドウイングを更に効果的に抑制することができる。
In the arrangement pattern, the internal electrodes may be arranged in a direction inclined with respect to a curvature direction of the curved surface.
In this configuration, the opening of the mask can be expanded over the entire periphery, so that shadowing can be more effectively suppressed when forming a conductive film by vacuum film formation.

上記のとおり、本発明では、真空成膜法によって均一な厚みの内部電極を形成可能な積層セラミック電子部品の製造方法を提供することができる。 As described above, the present invention provides a method for manufacturing multilayer ceramic electronic components that can form internal electrodes of uniform thickness using a vacuum deposition method.

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。1 is a perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention; 上記積層セラミックコンデンサのA-A'線に沿った断面図である。2 is a cross-sectional view taken along line AA' of the multilayer ceramic capacitor. FIG. 上記積層セラミックコンデンサのB-B'線に沿った断面図である。2 is a cross-sectional view taken along line BB' of the multilayer ceramic capacitor. FIG. 上記積層セラミックコンデンサの製造方法を示すフローチャートである。4 is a flowchart showing a method for manufacturing the multilayer ceramic capacitor. 上記製造方法のステップS02で得られる単体シートの平面図である。FIG. 2 is a plan view of a single sheet obtained in step S02 of the manufacturing method. 上記製造方法のステップS03を示す積層シートの斜視図である。FIG. 11 is a perspective view of a laminated sheet illustrating step S03 of the manufacturing method. 上記製造方法のステップS04を示す積層シートの平面図である。FIG. 11 is a plan view of the laminated sheet showing step S04 of the manufacturing method. 上記製造方法のステップS04で得られる未焼成のセラミック素体の斜視図である。FIG. 2 is a perspective view of an unfired ceramic body obtained in step S04 of the above manufacturing method. 上記製造方法のステップS02における内部電極の形成方法を示すフローチャートである。10 is a flowchart showing a method of forming an internal electrode in step S02 of the manufacturing method. 上記形成方法で形成される内部電極の配列パターンを示す平面図である。3 is a plan view showing an arrangement pattern of internal electrodes formed by the above-mentioned forming method. FIG. 上記形成方法のステップS21を示すセラミックシートの平面図である。FIG. 4 is a plan view of the ceramic sheet showing step S21 of the forming method. 上記セラミックシートの図11のC-C'線に沿った断面図である。12 is a cross-sectional view of the ceramic sheet taken along line CC' in FIG. 11. 上記形成方法のステップS22の比較例を示す断面図である。FIG. 11 is a cross-sectional view showing a comparative example of step S22 of the forming method. 上記形成方法のステップS22を示す断面図である。FIG. 4 is a cross-sectional view showing step S22 of the forming method. 上記形成方法のステップS23で得られる単体シートの断面図である。4 is a cross-sectional view of a single sheet obtained in step S23 of the forming method. FIG. 上記形成方法の変形例を示す平面図である。11A to 11C are plan views showing a modified example of the above-mentioned forming method. 上記形成方法の変形例を示す断面図である。10A to 10C are cross-sectional views showing a modified example of the above-mentioned forming method.

<積層セラミックコンデンサ10>
以下、図面を参照しながら、本発明の一実施形態に係る積層セラミックコンデンサ10について説明する。なお、図面には、適宜、相互に直交するX軸、Y軸、及びZ軸が示されている。X軸、Y軸、及びZ軸は、全図について共通であり、積層セラミックコンデンサ10に対して固定された固定座標系を規定する。
<Multilayer ceramic capacitor 10>
Hereinafter, a multilayer ceramic capacitor 10 according to an embodiment of the present invention will be described with reference to the drawings. In addition, in the drawings, an X-axis, a Y-axis, and a Z-axis that are mutually orthogonal are appropriately shown. The X-axis, the Y-axis, and the Z-axis are common to all the drawings, and define a fixed coordinate system that is fixed with respect to the multilayer ceramic capacitor 10.

[積層セラミックコンデンサ10の構成]
図1~3は、本実施形態に係る積層セラミックコンデンサ10を示す図である。図1は、積層セラミックコンデンサ10の斜視図である。図2は、積層セラミックコンデンサ10の図1のA-A'線に沿った断面図である。図3は、積層セラミックコンデンサ10の図1のB-B'線に沿った断面図である。
[Configuration of Multilayer Ceramic Capacitor 10]
1 to 3 are diagrams showing a multilayer ceramic capacitor 10 according to this embodiment. Fig. 1 is a perspective view of the multilayer ceramic capacitor 10. Fig. 2 is a cross-sectional view of the multilayer ceramic capacitor 10 taken along line AA' in Fig. 1. Fig. 3 is a cross-sectional view of the multilayer ceramic capacitor 10 taken along line BB' in Fig. 1.

積層セラミックコンデンサ10は、セラミック素体11と、第1外部電極14と、第2外部電極15と、を備える。セラミック素体11は、X軸と直交する第1及び第2端面と、Y軸と直交する第1及び第2側面と、Z軸と直交する第1及び第2主面と、を有する6面体として構成される。 The multilayer ceramic capacitor 10 includes a ceramic body 11, a first external electrode 14, and a second external electrode 15. The ceramic body 11 is configured as a hexahedron having first and second end faces perpendicular to the X-axis, first and second side faces perpendicular to the Y-axis, and first and second main faces perpendicular to the Z-axis.

各外部電極14,15は、セラミック素体11の両端面を覆い、セラミック素体11を挟んでX軸方向に対向している。外部電極14,15は、セラミック素体11の各端面から主面及び側面に延出している。これにより、外部電極14,15では、X-Z平面に平行な断面、及びX-Y平面に平行な断面がいずれもU字状となっている。 The external electrodes 14, 15 cover both end faces of the ceramic body 11 and face each other in the X-axis direction with the ceramic body 11 in between. The external electrodes 14, 15 extend from each end face of the ceramic body 11 to the main surface and side surfaces. As a result, the cross sections of the external electrodes 14, 15 parallel to the X-Z plane and the cross sections parallel to the X-Y plane are both U-shaped.

なお、外部電極14,15の形状は、図1に示すものに限定されない。例えば、外部電極14,15は、セラミック素体11の両端面から一方の主面のみに延び、X-Z平面に平行な断面がL字状となっていてもよい。また、外部電極14,15は、いずれの主面及び側面にも延出していなくてもよい。 The shape of the external electrodes 14, 15 is not limited to that shown in FIG. 1. For example, the external electrodes 14, 15 may extend from both end faces of the ceramic body 11 to only one of the main surfaces, and may have an L-shaped cross section parallel to the X-Z plane. Furthermore, the external electrodes 14, 15 do not have to extend to any of the main surfaces or side surfaces.

外部電極14,15は、電気の良導体により形成されている。外部電極14,15を形成する電気の良導体としては、例えば、銅(Cu)、ニッケル(Ni)、錫(Sn)、パラジウム(Pd)、白金(Pt)、銀(Ag)、金(Au)などを主成分とする金属又は合金が挙げられる。 The external electrodes 14, 15 are formed from a good electrical conductor. Examples of good electrical conductors that form the external electrodes 14, 15 include metals or alloys whose main components are copper (Cu), nickel (Ni), tin (Sn), palladium (Pd), platinum (Pt), silver (Ag), gold (Au), etc.

セラミック素体11は、容量形成部16と、サイドマージン部17と、カバー部18と、を有する。容量形成部16は、Y軸及びZ軸方向の中央部に位置する。サイドマージン部17は、容量形成部16をY軸方向両側から被覆している。カバー部18は、容量形成部16をZ軸方向上下から被覆している。 The ceramic body 11 has a capacitance forming portion 16, a side margin portion 17, and a cover portion 18. The capacitance forming portion 16 is located in the center in the Y-axis and Z-axis directions. The side margin portion 17 covers the capacitance forming portion 16 from both sides in the Y-axis direction. The cover portion 18 covers the capacitance forming portion 16 from above and below in the Z-axis direction.

セラミック素体11は、X-Y平面に沿って延びる平板状の複数のセラミック層がZ軸方向に積層された構成を有する。容量形成部16は、複数の第1及び第2内部電極12,13を含む。内部電極12,13は、X-Y平面に沿って延びるシート状であり、複数のセラミック層の間に交互に配置され、相互にZ軸方向に対向している。 The ceramic body 11 has a configuration in which multiple flat ceramic layers extending along the X-Y plane are stacked in the Z-axis direction. The capacitance forming portion 16 includes multiple first and second internal electrodes 12, 13. The internal electrodes 12, 13 are sheet-shaped extending along the X-Y plane, alternately arranged between the multiple ceramic layers, and face each other in the Z-axis direction.

第1内部電極12は、第1外部電極14に覆われた端面に引き出されている。一方、第2内部電極13は第2外部電極15に覆われた端面に引き出されている。これにより、第1内部電極12は第1外部電極14のみに接続され、第2内部電極13は第2外部電極15のみに接続されている。 The first internal electrode 12 is extended to the end surface covered by the first external electrode 14. On the other hand, the second internal electrode 13 is extended to the end surface covered by the second external electrode 15. As a result, the first internal electrode 12 is connected only to the first external electrode 14, and the second internal electrode 13 is connected only to the second external electrode 15.

このような構成により、積層セラミックコンデンサ10では、第1外部電極14と第2外部電極15との間に電圧が印加されると、第1内部電極12と第2内部電極13との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ10では、第1外部電極14と第2外部電極15との間の電圧に応じた電荷が蓄えられる。 With this configuration, when a voltage is applied between the first external electrode 14 and the second external electrode 15 in the multilayer ceramic capacitor 10, the voltage is applied to the multiple ceramic layers between the first internal electrode 12 and the second internal electrode 13. As a result, a charge corresponding to the voltage between the first external electrode 14 and the second external electrode 15 is stored in the multilayer ceramic capacitor 10.

セラミック素体11では、内部電極12,13間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム(BaTiO)に代表される、バリウム(Ba)及びチタン(Ti)を含むペロブスカイト構造の材料が挙げられる。 In the ceramic body 11, a dielectric ceramic having a high dielectric constant is used to increase the capacitance of each ceramic layer between the internal electrodes 12 and 13. An example of a dielectric ceramic having a high dielectric constant is a material having a perovskite structure containing barium (Ba) and titanium (Ti), such as barium titanate ( BaTiO3 ).

なお、セラミック層は、チタン酸ストロンチウム(SrTiO)、チタン酸カルシウム(CaTiO)、チタン酸マグネシウム(MgTiO)、ジルコン酸カルシウム(CaZrO)、チタン酸ジルコン酸カルシウム(Ca(Zr,Ti)O)、ジルコン酸バリウム(BaZrO)、酸化チタン(TiO)などの組成系で構成してもよい。 The ceramic layer may be composed of a composition such as strontium titanate ( SrTiO3 ), calcium titanate ( CaTiO3 ), magnesium titanate ( MgTiO3 ), calcium zirconate ( CaZrO3 ), calcium zirconate titanate (Ca(Zr,Ti) O3 ), barium zirconate ( BaZrO3 ), titanium oxide ( TiO2 ), etc.

内部電極12,13は、電気の良導体により形成されている。内部電極12,13を形成する電気の良導体としては、典型的にはニッケル(Ni)が挙げられ、この他にも銅(Cu)、パラジウム(Pd)、白金(Pt)、銀(Ag)、金(Au)などを主成分とする金属又は合金が挙げられる。 The internal electrodes 12, 13 are formed from a good electrical conductor. Typical examples of good electrical conductors that form the internal electrodes 12, 13 include nickel (Ni), as well as metals or alloys whose main components are copper (Cu), palladium (Pd), platinum (Pt), silver (Ag), gold (Au), etc.

[積層セラミックコンデンサ10の製造方法]
図4は、本実施形態に係る積層セラミックコンデンサ10の製造方法を示すフローチャートである。図5~8は、積層セラミックコンデンサ10の製造過程を示す図である。以下、積層セラミックコンデンサ10の製造方法について、図4に沿って、図5~8を適宜参照しながら説明する。
[Method of Manufacturing Multilayer Ceramic Capacitor 10]
Fig. 4 is a flowchart showing a method for manufacturing the multilayer ceramic capacitor 10 according to this embodiment. Figs. 5 to 8 are diagrams showing the manufacturing process of the multilayer ceramic capacitor 10. The method for manufacturing the multilayer ceramic capacitor 10 will be described below along with Fig. 4 with appropriate reference to Figs. 5 to 8.

(ステップS01:セラミックシート準備)
ステップS01では、セラミックシートSを準備する。セラミックシートSは、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。セラミックシートSは、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。セラミックシートSの厚みは、適宜調整可能である。
(Step S01: Prepare ceramic sheet)
In step S01, a ceramic sheet S is prepared. The ceramic sheet S is configured as an unfired dielectric green sheet mainly composed of dielectric ceramics. The ceramic sheet S is formed into a sheet shape using, for example, a roll coater or a doctor blade. The thickness of the ceramic sheet S can be appropriately adjusted.

(ステップS02:内部電極形成)
ステップS02では、ステップS01で準備されたセラミックシートSに未焼成の第1及び第2内部電極112,113を形成することで、未焼成の容量形成部116及びサイドマージン部117を構成する第1及び第2単体シート101,102を作製する。なお、未焼成のカバー部118を構成する第3単体シート103には内部電極を形成しない。
(Step S02: Forming internal electrodes)
In step S02, unsintered first and second internal electrodes 112, 113 are formed on the ceramic sheet S prepared in step S01 to produce the first and second single sheets 101, 102 that constitute the unsintered capacitance forming portion 116 and the side margin portion 117. Note that no internal electrodes are formed on the third single sheet 103 that constitutes the unsintered cover portion 118.

図5は、単体シート101,102,103の平面図である。この段階では、単体シート101,102,103が、個片化されていない大判のシートとして構成される。図5には、各積層セラミックコンデンサ10ごとに個片化する際の切断線Lx,Lyが示されている。切断線LxはX軸に平行であり、切断線LyはY軸に平行である。 Figure 5 is a plan view of the individual sheets 101, 102, and 103. At this stage, the individual sheets 101, 102, and 103 are configured as large sheets that have not been singulated. Figure 5 shows the cutting lines Lx and Ly used when singulating each multilayer ceramic capacitor 10. The cutting line Lx is parallel to the X-axis, and the cutting line Ly is parallel to the Y-axis.

図5に示すように、第1単体シート101には第1内部電極12に対応する未焼成の第1内部電極112が形成され、第2単体シート102には第2内部電極13に対応する未焼成の第2内部電極113が形成されている。第3単体シート103には、単体シート101,102とは組成や厚みの異なるセラミックシートSを用いてもよい。 As shown in FIG. 5, the first single sheet 101 has an unfired first internal electrode 112 corresponding to the first internal electrode 12, and the second single sheet 102 has an unfired second internal electrode 113 corresponding to the second internal electrode 13. The third single sheet 103 may be a ceramic sheet S having a different composition and thickness from the single sheets 101 and 102.

ステップS02では、真空成膜法を用いることにより、薄い内部電極112,113を形成することができる。更に、ステップS02は、内部電極112,113の厚みを均一に形成可能なように構成されている。ステップS02における内部電極112,113の形成方法の詳細については後述する。 In step S02, a vacuum film forming method is used to form thin internal electrodes 112, 113. Furthermore, step S02 is configured to enable the internal electrodes 112, 113 to be formed with a uniform thickness. The method of forming the internal electrodes 112, 113 in step S02 will be described in detail later.

(ステップS03:積層)
ステップS03では、ステップS02で得られた単体シート101,102,103を、図6に示すように積層することにより積層シート104を作製する。積層シート104では、容量形成部116及びサイドマージン部117に対応する第1及び第2単体シート101,102がZ軸方向に交互に積層されている。
(Step S03: Lamination)
In step S03, the single sheets 101, 102, and 103 obtained in step S02 are laminated as shown in Fig. 6 to produce a laminated sheet 104. In the laminated sheet 104, the first and second single sheets 101 and 102 corresponding to the capacitance forming portion 116 and the side margin portion 117 are laminated alternately in the Z-axis direction.

また、積層シート104では、交互に積層された単体シート101,102のZ軸方向上下面にカバー部18に対応する第3単体シート103が積層される。なお、図6に示す例では、第3単体シート103がそれぞれ3枚ずつ積層されているが、第3単体シート103の枚数は適宜変更可能である。 In addition, in the laminated sheet 104, third individual sheets 103 corresponding to the cover portion 18 are laminated on the upper and lower surfaces in the Z-axis direction of the alternately laminated individual sheets 101 and 102. In the example shown in FIG. 6, three third individual sheets 103 are laminated, but the number of third individual sheets 103 can be changed as appropriate.

図6に示すように積層された単体シート101,102,103を圧着することにより一体化されて積層シート104が得られる。単体シート101,102,103の圧着には、例えば、静水圧加圧や一軸加圧などを用いることが好ましい。これにより、積層シート104を高密度化することが可能である。 As shown in FIG. 6, the stacked individual sheets 101, 102, and 103 are compressed together to obtain the laminated sheet 104. For example, hydrostatic pressure or uniaxial pressure is preferably used to compress the individual sheets 101, 102, and 103. This makes it possible to densify the laminated sheet 104.

(ステップS04:切断)
ステップS04では、ステップS03で得られた積層シート104を、図7に示す切断線Lx,Lyに沿って切断することにより、図8に示す未焼成のセラミック素体111を作製する。セラミック素体111は、焼成後のセラミック素体11に対応する。積層シート104の切断には、例えば、押し切り刃や回転刃などを用いることができる。
(Step S04: Disconnect)
In step S04, the laminated sheet 104 obtained in step S03 is cut along cutting lines Lx and Ly shown in Fig. 7 to produce an unsintered ceramic body 111 shown in Fig. 8. The ceramic body 111 corresponds to the ceramic body 11 after firing. The laminated sheet 104 can be cut using, for example, a press blade or a rotary blade.

(ステップS05:焼成)
ステップS05では、ステップS04で得られた図8に示すセラミック素体111を焼成することにより、図1~3に示す積層セラミックコンデンサ10のセラミック素体11を作製する。つまり、ステップS05によって、セラミック素体111がセラミック素体11になる。
(Step S05: Firing)
In step S05, the ceramic body 111 obtained in step S04 and shown in Fig. 8 is fired to produce the ceramic body 11 of the multilayer ceramic capacitor 10 shown in Figs. 1 to 3. That is, the ceramic body 111 becomes the ceramic body 11 in step S05.

ステップS05における焼成温度は、セラミック素体111の焼結温度に基づいて決定することができる。例えば、チタン酸バリウム(BaTiO)系材料を用いる場合には、焼成温度は1000~1300℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。 The firing temperature in step S05 can be determined based on the sintering temperature of the ceramic body 111. For example, when a barium titanate (BaTiO 3 ) based material is used, the firing temperature can be about 1000 to 1300° C. Furthermore, the firing can be performed, for example, in a reducing atmosphere or a low oxygen partial pressure atmosphere.

(ステップS06:外部電極形成)
ステップS06では、ステップS05で得られたセラミック素体11のX軸方向両端部に外部電極14,15を形成することにより、図1~3に示す積層セラミックコンデンサ10を作製する。ステップS09における外部電極14,15の形成方法は、公知の方法から任意に選択可能である。以上により、積層セラミックコンデンサ10が完成する。
(Step S06: Forming external electrodes)
In step S06, external electrodes 14, 15 are formed on both ends in the X-axis direction of the ceramic body 11 obtained in step S05, thereby producing the multilayer ceramic capacitor 10 shown in Figures 1 to 3. The method for forming the external electrodes 14, 15 in step S09 can be arbitrarily selected from known methods. In this manner, the multilayer ceramic capacitor 10 is completed.

<内部電極112,113の形成方法>
図9は、上記のステップS02における内部電極112,113の形成方法を示すフローチャートである。図10~17は、内部電極112,113の形成方法を説明するための図である。以下、内部電極112,113の形成方法について、図9に沿って、図10~17を適宜参照しながら説明する。
<Method of forming internal electrodes 112, 113>
Fig. 9 is a flowchart showing the method of forming the internal electrodes 112, 113 in step S02 above. Figs. 10 to 17 are views for explaining the method of forming the internal electrodes 112, 113. The method of forming the internal electrodes 112, 113 will be explained below along Fig. 9 with appropriate reference to Figs. 10 to 17.

なお、図10~17には、積層セラミックコンデンサ10に固定されたX軸、Y軸、及びZ軸に加え、相互に直交するx軸、y軸、及びz軸が示されている。x軸、y軸、及びz軸は、実空間に対して固定された実空間座標系を規定する。x軸及びy軸は水平方向に延び、つまりx-y平面が水平面となる。z軸は、鉛直方向上下に延びる。 Note that in addition to the X-axis, Y-axis, and Z-axis fixed to the multilayer ceramic capacitor 10, Figures 10 to 17 also show the x-axis, y-axis, and z-axis which are mutually orthogonal. The x-axis, y-axis, and z-axis define a real space coordinate system fixed with respect to real space. The x-axis and y-axis extend horizontally, meaning that the x-y plane is the horizontal plane. The z-axis extends vertically, up and down.

(ステップS21:マスクM形成)
ステップS21では、セラミックシートSにおける内部電極112,113を形成する第1主面P1にマスクMを形成する。マスクMは、例えばフォトレジストなどによって形成することができる。図10は、単体シート101,102におけるセラミックシートSの第1主面P1の内部電極112,113の配列パターンを示している。
(Step S21: Forming mask M)
In step S21, a mask M is formed on a first main surface P1 of the ceramic sheet S on which the internal electrodes 112, 113 are to be formed. The mask M can be formed of, for example, a photoresist. FIG. 10 shows an arrangement pattern of the internal electrodes 112, 113 on the first main surface P1 of the ceramic sheet S in the single sheets 101, 102.

図10に示す配列パターンでは、内部電極112,113におけるX軸及びY軸の向きがそれぞれx軸及びy軸と揃っており、つまり内部電極112,113がx軸及びy軸に沿って配列されている。なお、第1単体シート101の第1内部電極112と第2単体シート102の第2内部電極113とでは、相互にx軸方向にずれた配列パターンとなる。 In the arrangement pattern shown in FIG. 10, the X-axis and Y-axis directions of the internal electrodes 112, 113 are aligned with the x-axis and y-axis, respectively, meaning that the internal electrodes 112, 113 are arranged along the x-axis and y-axis. Note that the first internal electrode 112 of the first single sheet 101 and the second internal electrode 113 of the second single sheet 102 are arranged in a mutually offset manner in the x-axis direction.

図11及び図12は、マスクMが形成されたセラミックシートSを示している。図11は平面図であり、図12は図11のC-C'線に沿った断面図である。マスクMは、図10に示す内部電極112,113の配列パターンと逆パターンで形成される。つまり、マスクMには、内部電極112,113の配列パターンで開口部Kがパターニングされる。 Figures 11 and 12 show a ceramic sheet S on which a mask M is formed. Figure 11 is a plan view, and Figure 12 is a cross-sectional view taken along line CC' in Figure 11. The mask M is formed in a pattern that is the inverse of the arrangement pattern of the internal electrodes 112, 113 shown in Figure 10. In other words, openings K are patterned in the mask M in the arrangement pattern of the internal electrodes 112, 113.

(ステップS22:スパッタリング)
ステップS22では、ステップS21でマスクMが形成されたセラミックシートSの第1主面P1にスパッタリングを行う。図13は一般的なスパッタリングの構成を示し、図14は本実施形態に係るスパッタリングの構成を示す。まず、図13に示す一般的な構成を用いてスパッタリングを行う場合に生じる問題点について説明する。
(Step S22: Sputtering)
In step S22, sputtering is performed on the first main surface P1 of the ceramic sheet S on which the mask M has been formed in step S21. Fig. 13 shows a general sputtering configuration, and Fig. 14 shows a sputtering configuration according to this embodiment. First, problems that arise when sputtering is performed using the general configuration shown in Fig. 13 will be described.

図13に示す構成では、z軸方向上方を向いた平面である保持面Q0を有するホルダH0と、保持面Q0にz軸方向上方に対向するターゲットTと、を用いる。セラミックシートSでは、保持面Q0に第2主面P2が保持された状態で、ターゲットTから出射されるスパッタ原子が第1主面P1に照射される。 The configuration shown in FIG. 13 uses a holder H0 having a holding surface Q0, which is a flat surface facing upward in the z-axis direction, and a target T facing upward in the z-axis direction to the holding surface Q0. With the ceramic sheet S, the second main surface P2 is held by the holding surface Q0, and sputtered atoms emitted from the target T are irradiated onto the first main surface P1.

これにより、セラミックシートSの第1主面P1には、スパッタ原子の堆積によって導電膜Eが形成される。図13に示す構成では、マスクMの開口部Kにおける周縁部には、マスクMによってスパッタ原子が遮蔽される現象であるシャドウイングが生じやすい。これにより、マスクMの開口部K内に形成される導電膜Eの厚みは周縁部において薄くなる。 As a result, a conductive film E is formed on the first main surface P1 of the ceramic sheet S by deposition of sputtered atoms. In the configuration shown in FIG. 13, shadowing, a phenomenon in which sputtered atoms are blocked by the mask M, is likely to occur at the periphery of the opening K of the mask M. As a result, the thickness of the conductive film E formed within the opening K of the mask M becomes thinner at the periphery.

これに対し、図14に示す構成では、z軸方向上方に突出する湾曲面である保持面Qを有するホルダHを用いる。より詳細に、ホルダHの保持面Qは、y軸方向の中央部がz軸方向に突出するように、y軸方向に沿って湾曲している。したがって、保持面Qに第2主面P2が保持されたセラミックシートSもy軸方向に沿って湾曲する。 In contrast, the configuration shown in FIG. 14 uses a holder H having a holding surface Q, which is a curved surface that protrudes upward in the z-axis direction. More specifically, the holding surface Q of the holder H is curved along the y-axis direction so that the central portion in the y-axis direction protrudes in the z-axis direction. Therefore, the ceramic sheet S, whose second main surface P2 is held by the holding surface Q, is also curved along the y-axis direction.

このため、保持面Qに第2主面P2が保持されたセラミックシートSでは、第1主面がz軸方向に突出することにより、マスクMの開口部KがターゲットTに向けてY軸方向にテーパ状に広がる。これにより、スパッタ原子がマスクMの開口部KのY軸方向の両縁部まで進入しやすくなり、つまりシャドウイングが生じにくくなる。 For this reason, in the ceramic sheet S in which the second main surface P2 is held on the holding surface Q, the first main surface protrudes in the z-axis direction, causing the opening K of the mask M to taper in the Y-axis direction toward the target T. This makes it easier for the sputtered atoms to penetrate to both edges of the opening K of the mask M in the Y-axis direction, meaning that shadowing is less likely to occur.

したがって、マスクMの開口部K内にはY軸方向に沿って均一な厚みの導電膜Eが形成される。なお、ターゲットTにおけるスパッタ原子の出射面は、ホルダHの保持面Qに沿ってz軸方向上方に凹んだ湾曲面とすることもできる。これにより、マスクMの各開口部K間における導電膜Eの厚みのばらつきを低減することができる。 Therefore, a conductive film E of uniform thickness is formed along the Y-axis direction within the openings K of the mask M. The emission surface of the sputtered atoms on the target T can also be a curved surface concave upward in the z-axis direction along the holding surface Q of the holder H. This can reduce the variation in thickness of the conductive film E between each opening K of the mask M.

(ステップS23:マスクM除去)
ステップS23では、ステップS22でスパッタリングを行ったセラミックシートSからマスクMを除去する。これにより、図15に示す単体シート101,102が得られる。ステップS23で得られる単体シート101,102では、ステップS22で形成されたY軸方向に均一な厚みの導電膜Eが内部電極112,113となる。
(Step S23: Remove mask M)
In step S23, the mask M is removed from the ceramic sheet S that has been sputtered in step S22. This results in the single sheets 101 and 102 shown in Fig. 15. In the single sheets 101 and 102 obtained in step S23, the conductive film E having a uniform thickness in the Y-axis direction formed in step S22 becomes the internal electrodes 112 and 113.

(変形例)
本実施形態に係る内部電極112,113の形成方法の構成は、上記に限定されず、様々に変更可能である。例えば、ホルダHの保持面Qは、y軸方向ではなく、x軸方向に沿って湾曲していてもよい。これにより、マスクMでは、開口部KがX軸方向に広がるため、開口部KのX軸方向の両縁部におけるシャドウイングを抑制することができる。
(Modification)
The configuration of the method for forming the internal electrodes 112, 113 according to this embodiment is not limited to the above and can be modified in various ways. For example, the holding surface Q of the holder H may be curved along the x-axis direction instead of the y-axis direction. This causes the opening K in the mask M to expand in the X-axis direction, thereby suppressing shadowing at both edges of the opening K in the X-axis direction.

更に、図16に示すように、マスクMの開口部Kには、内部電極112,113がx軸及びy軸に対して傾いた方向に配列される配列パターンとなるように、開口部Kがパターニングされていてもよい。つまり、内部電極112,113の配列方向であるX軸及びY軸が、x軸及びy軸に対して傾いていてもよい。 Furthermore, as shown in FIG. 16, the openings K of the mask M may be patterned so that the internal electrodes 112, 113 are arranged in a direction tilted with respect to the x-axis and y-axis. In other words, the X-axis and Y-axis, which are the arrangement directions of the internal electrodes 112, 113, may be tilted with respect to the x-axis and y-axis.

これにより、ホルダHの保持面Qの湾曲方向がx軸方向及びy軸方向のいずれであっても、マスクMの開口部KがX軸及びY軸に沿ったいずれの方向にも広がる。このため、図16に示す構成とすることで、マスクMの開口部Kの周縁部の全周にわたってシャドウイングを抑制することができる。 As a result, regardless of whether the curvature direction of the holding surface Q of the holder H is the x-axis direction or the y-axis direction, the opening K of the mask M expands in both directions along the X-axis and the Y-axis. Therefore, by using the configuration shown in FIG. 16, shadowing can be suppressed around the entire periphery of the opening K of the mask M.

また、ステップS22では、図17に示すように、セラミックシートSをホルダHの保持面Qに沿ってy軸方向に搬送しながらスパッタリングを行ってもよい。これにより、マスクMの各開口部Kに形成される内部電極112,113間の厚みのばらつきが抑制される。この場合、ターゲットTのスパッタ原子の出射面をy軸方向に小さくしてもよい。 In addition, in step S22, as shown in FIG. 17, sputtering may be performed while transporting the ceramic sheet S in the y-axis direction along the holding surface Q of the holder H. This suppresses the variation in thickness between the internal electrodes 112, 113 formed in each opening K of the mask M. In this case, the emission surface of the sputtered atoms of the target T may be made smaller in the y-axis direction.

更に、本実施形態に係る内部電極112,113の形成方法では、ステップS22においてスパッタリング法を用いたが、スパッタリング法に代えて他の真空成膜法を用いることもできる。このような真空成膜法としては、例えば、真空蒸着法やイオンプレーティング法などが挙げられる。 Furthermore, in the method for forming the internal electrodes 112, 113 according to this embodiment, a sputtering method is used in step S22, but other vacuum film formation methods can be used instead of sputtering. Examples of such vacuum film formation methods include vacuum deposition and ion plating.

<その他の実施形態>
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
<Other embodiments>
Although the embodiment of the present invention has been described above, the present invention is not limited to the above-mentioned embodiment, and various modifications can be made, as a matter of course.

例えば、上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ10の製造方法について説明したが、本発明の製造方法は積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。 For example, in the above embodiment, the manufacturing method of the multilayer ceramic capacitor 10 was described as an example of a multilayer ceramic electronic component, but the manufacturing method of the present invention can be applied to multilayer ceramic electronic components in general. Examples of such multilayer ceramic electronic components include chip varistors, chip thermistors, and multilayer inductors.

10…積層セラミックコンデンサ
11,111…セラミック素体
12,13,112,113…内部電極
14,15…外部電極
16,116…容量形成部
17,117…サイドマージン部
18,118…カバー部
101,102,103…単体シート
S…セラミックシート
P1,P2…主面
M…マスク
K…開口部
H…ホルダ
Q…保持面
T…ターゲット
E…導電膜
DESCRIPTION OF SYMBOLS 10... Multilayer ceramic capacitor 11, 111... Ceramic body 12, 13, 112, 113... Internal electrodes 14, 15... External electrodes 16, 116... Capacitance forming portion 17, 117... Side margin portion 18, 118... Cover portion 101, 102, 103... Single sheet S... Ceramic sheets P1, P2... Main surface M... Mask K... Opening H... Holder Q... Holding surface T... Target E... Conductive film

Claims (5)

第1及び第2主面を有するセラミックシートを準備し、
前記セラミックシートの前記第1主面に複数の内部電極の配列パターンに応じたマスクを形成し、
前記マスクが形成された前記セラミックシートに対し、凸状に湾曲する湾曲面によって前記第2主面を保持した状態で、真空成膜法によって前記第1主面に導電膜を形成し、
前記導電膜が形成された前記セラミックシートから前記マスクを除去する工程を含み、
前記湾曲面は、回転不能に設けられたホルダに形成された
積層セラミック電子部品の製造方法。
providing a ceramic sheet having first and second major surfaces;
forming a mask on the first main surface of the ceramic sheet according to an arrangement pattern of a plurality of internal electrodes;
a conductive film is formed on the first main surface by a vacuum film forming method while the second main surface is held by a convexly curved surface of the ceramic sheet on which the mask is formed;
removing the mask from the ceramic sheet on which the conductive film is formed;
the curved surface is formed on a holder that is non-rotatably provided.
請求項1に記載の積層セラミック電子部品の製造方法であって、
前記真空成膜法は、スパッタリング法であり、
前記ホルダは、ターゲットと対向させて配置され、前記湾曲面は、前記ターゲットとの位置関係を維持するように位置決めされた
積層セラミック電子部品の製造方法。
2. A method for producing a multilayer ceramic electronic component according to claim 1, comprising the steps of:
The vacuum film formation method is a sputtering method,
the holder is disposed facing the target, and the curved surface is positioned so as to maintain a positional relationship with the target.
請求項1に記載の積層セラミック電子部品の製造方法であって、
前記配列パターンでは、前記湾曲面の湾曲方向に対して傾いた方向に沿って前記複数の内部電極が配列される
積層セラミック電子部品の製造方法。
2. A method for producing a multilayer ceramic electronic component according to claim 1, comprising the steps of:
In the arrangement pattern, the plurality of internal electrodes are arranged along a direction inclined with respect to a curvature direction of the curved surface.
請求項1から3のいずれか1項に記載の積層セラミック電子部品の製造方法であって、
前記セラミックシートを前記湾曲面の湾曲方向に沿って搬送しながら前記導電膜を形成する
積層セラミック電子部品の製造方法。
A method for producing a multilayer ceramic electronic component according to any one of claims 1 to 3, comprising the steps of:
forming the conductive film while conveying the ceramic sheet along the curvature direction of the curved surface.
請求項1から4のいずれか1項に記載の積層セラミック電子部品の製造方法であって、
前記湾曲面は、第1の方向に沿って湾曲するとともに、前記第1の方向と異なる方向に湾曲した
積層セラミック電子部品の製造方法。
5. A method for producing a multilayer ceramic electronic component according to claim 1, comprising the steps of:
the curved surface is curved along a first direction and also curved in a direction different from the first direction.
JP2019186750A 2019-10-10 2019-10-10 Manufacturing method for multilayer ceramic electronic components Active JP7498445B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019186750A JP7498445B2 (en) 2019-10-10 2019-10-10 Manufacturing method for multilayer ceramic electronic components

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019186750A JP7498445B2 (en) 2019-10-10 2019-10-10 Manufacturing method for multilayer ceramic electronic components

Publications (2)

Publication Number Publication Date
JP2021064637A JP2021064637A (en) 2021-04-22
JP7498445B2 true JP7498445B2 (en) 2024-06-12

Family

ID=75486542

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019186750A Active JP7498445B2 (en) 2019-10-10 2019-10-10 Manufacturing method for multilayer ceramic electronic components

Country Status (1)

Country Link
JP (1) JP7498445B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022160106A (en) 2021-04-06 2022-10-19 オムロン株式会社 Floor surface condition detection device, distance measuring device including the same, floor surface condition detection method, and floor surface condition detection program
WO2024105975A1 (en) * 2022-11-16 2024-05-23 太陽誘電株式会社 Laminated ceramic electronic component and method for manufacturing same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280258A (en) 2001-03-19 2002-09-27 Matsushita Electric Ind Co Ltd Method and device for producing laminate
JP2004087823A (en) 2002-08-27 2004-03-18 Nitto Denko Corp Ceramic green sheet with metal thin film, manufacturing method therefor and method for manufacturing ceramic capacitor
JP2011222961A (en) 2010-04-09 2011-11-04 Samsung Electro-Mechanics Co Ltd Manufacturing method of multilayer ceramic capacitor

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244052A (en) * 1993-01-18 1994-09-02 Bmc Technol Corp Manufacture of multilayer ceramic capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280258A (en) 2001-03-19 2002-09-27 Matsushita Electric Ind Co Ltd Method and device for producing laminate
JP2004087823A (en) 2002-08-27 2004-03-18 Nitto Denko Corp Ceramic green sheet with metal thin film, manufacturing method therefor and method for manufacturing ceramic capacitor
JP2011222961A (en) 2010-04-09 2011-11-04 Samsung Electro-Mechanics Co Ltd Manufacturing method of multilayer ceramic capacitor

Also Published As

Publication number Publication date
JP2021064637A (en) 2021-04-22

Similar Documents

Publication Publication Date Title
JP6745700B2 (en) Multilayer ceramic capacitor and manufacturing method thereof
US10269498B2 (en) Multi-layer ceramic capacitor and method of producing the same
CN108573812B (en) Multilayer ceramic capacitor and method for manufacturing same
US10176923B2 (en) Ceramic electronic component and method of producing the same
JP7167227B2 (en) Multilayer ceramic capacitor
JP2018107239A (en) Multilayer ceramic capacitor and method for manufacturing the same
KR102582237B1 (en) Multilayer ceramic electronic component and manufacturing method thereof
CN110189917B (en) Laminated ceramic electronic component
JP2019204931A (en) Multilayer ceramic electronic component
JP7103904B2 (en) Multilayer ceramic electronic components
JP2019186394A (en) Multilayer ceramic capacitor and manufacturing method thereof
JP2017191861A (en) Multilayer ceramic capacitor and method of manufacturing the same
JP2022116342A (en) Multilayer capacitor and method for manufacturing the same
US20190031565A1 (en) Ceramic electronic component and method of producing a ceramic electronic component
CN109712812B (en) Multilayer ceramic capacitor and method for manufacturing multilayer ceramic capacitor
JP7498445B2 (en) Manufacturing method for multilayer ceramic electronic components
JP2019114631A (en) Multilayer ceramic electronic component, multilayer ceramic electronic component mounting substrate, multilayer ceramic electronic component package and multilayer ceramic electronic component manufacturing method
JP2021158132A (en) Method for manufacturing multilayer ceramic electronic component and multilayer ceramic electronic component
JP2020184593A (en) Multilayer ceramic electronic component and manufacturing method thereof
JP7162690B2 (en) Multilayer ceramic capacitor
JP7488045B2 (en) Multilayer ceramic electronic component and its manufacturing method
JP7516605B2 (en) Manufacturing method for multilayer ceramic electronic components
JP2023079253A (en) Multi-layer ceramic electronic component

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20220707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220715

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221003

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230817

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231101

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20240130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240409

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20240417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240514

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20240514

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20240514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240517