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JP7335309B2 - ３次元メモリデバイスのハイブリッドボンディングコンタクト構造 - Google Patents

３次元メモリデバイスのハイブリッドボンディングコンタクト構造 Download PDF

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Description

（関連出願の相互参照）
本出願は、参照によりその全体が本明細書に組み込まれる、２０１７年３月８日に出願した中国特許出願第２０１７１０１３５６５５．３号の優先権を主張する。
本開示の実施形態は、３次元（３Ｄ）メモリデバイス、およびその製造方法に関する。
平坦メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによってより小さいサイズへ縮小される。しかしながら、メモリセルの特徴サイズが下限に近づくにつれて、プレーナプロセスおよび製造技法は、難しくなるとともに費用がかかる。結果として、平坦メモリセルについてのメモリ密度は、上限に近づく。
３Ｄメモリアーキテクチャは、平坦メモリセルにおける密度限界に対処することができる。この３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの信号およびメモリアレイからの信号を制御する周辺デバイスとを備える。
３Ｄメモリデバイスの貫通アレイコンタクト（ＴＡＣ： Ｔｈｒｏｕｇｈ Ａｒｒａｙ Ｃｏｎｔａｃｔ）構造の実施形態、およびその製造方法が、本明細書中に開示されている。
第１の基板上に配設された交互層スタックを含む３次元（３Ｄ）ＮＡＮＤメモリデバイスが開示される。交互層スタックは、複数の誘電体層ペアを備える交互誘電体スタックを含む第１の領域と、複数の導体／誘電体層ペアを備える交互導体／誘電体スタックを含む第２の領域とを含む。３Ｄ ＮＡＮＤメモリデバイスは、第１の領域を第２の領域から横に隔てるように交互層スタックを通じて垂直に延びるバリア構造と、第１の領域内の複数の貫通アレイコンタクトであって、各貫通アレイコンタクトが交互誘電体スタックを通じて垂直に延びる貫通アレイコンタクトと、複数の貫通アレイコンタクトと接触するアレイ相互接続層と、第２の基板上に形成された周辺回路と、周辺回路上の周辺相互接続層とをさらに含む。アレイ相互接続層は、周辺回路が複数の貫通アレイコンタクトのうちの少なくとも１つと電気的に接続されているように、周辺相互接続層上に結合される。
いくつかの実施形態では、アレイ相互接続層は、第１の基板とは反対側の交互層スタックの端部における交互層スタック上に配設される。いくつかの他の実施形態では、アレイ相互接続層は、交互層スタックとは反対側である第１の基板の表面上に配設される。
アレイ相互接続層は、第１の誘電体層に埋め込まれた少なくとも１つの第１の相互接続構造を含む。周辺相互接続層は、第２の誘電体層に埋め込まれた少なくとも１つの第２の相互接続構造を含む。周辺回路は、少なくとも１つの第１の相互接続構造および少なくとも１つの第２の相互接続構造を介して複数の貫通アレイコンタクトのうちの少なくとも１つと電気的に接続されている。
バリア構造は、酸化シリコンおよび窒化シリコンで構成される。複数の誘電体層ペアの各々は、酸化シリコン層および窒化シリコン層で構成され、複数の導体／誘電体層ペアの各々は、金属層および酸化シリコン層で構成される。複数の誘電体層ペアの個数は、少なくとも３２個であり、複数の導体／誘電体層ペアの個数は、少なくとも３２個である。
３Ｄ ＮＡＮＤメモリデバイスは、交互導体／誘電体スタックを複数のメモリフィンガー（ｍｅｍｏｒｙ ｆｉｎｇｅｒ）に分割するように、交互導体／誘電体スタックを通じて垂直におよびワード線方向に沿って横にそれぞれ延びる複数のスリット構造をさらに含む。
いくつかの実施形態では、バリア構造は、ワード線方向に沿って横に延びる。第１の領域は、バリア構造によって第２の領域から隔てられ、２つの隣り合ったスリット構造間に挟まれる。
いくつかの実施形態では、バリア構造は、第１の領域を第２の領域から横に隔てるように、ワード線方向とは異なるビット線方向に沿って横に延びる。ビット線方向は、ワード線方向に直交してもよい。
いくつかの実施形態では、ビット線方向のバリア構造によって取り囲まれている第１の領域の幅は、２つの隣り合ったスリット構造間の距離よりも大きい。
いくつかの実施形態では、バリア構造によって取り囲まれている第１の領域は、ワード線方向に２つの上部選択ゲート（ｔｏｐ ｓｅｌｅｃｔｉｖｅ ｇａｔｅ）階段領域間で挟まれる。各上部選択ゲート階段領域内の第１の基板から離れている交互導体／誘電体スタックの少なくとも上部２つの層は、階段構造を有する。上部選択ゲート階段領域内の階段構造上の少なくとも１つの伝導層は、第２の領域内の交互導体／誘電体スタックの上方にあるとともにワード線方向にバリア構造によって取り囲まれている第１の領域の両側にある上部セレクトゲート（ｔｏｐ ｓｅｌｅｃｔ ｇａｔｅ）を相互接続するように構成されている。少なくとも２つの第１の領域は、対応するバリア構造によって取り囲まれ、各第１の領域がビット線方向に沿って平行に延びる。
３Ｄ ＮＡＮＤメモリデバイスは、複数の第１の領域がビット線方向に並べられるように第２の領域から複数の第１の領域を取り囲む複数のバリア構造をさらに含む。複数の第１の領域の各々は、ビット線方向に２つの隣り合ったスリット構造間に挟まれる。複数の第１の領域は、ビット線方向に少なくとも２つの列を形成するように並べられる。
いくつかの実施形態では、ビット線方向に２つの隣り合ったバリア構造によって挟まれている少なくとも１つのスリット構造は、ギャップを含み、少なくとも１つのスリット構造は、複数のメモリフィンガーのうちの隣り合ったメモリフィンガーのワード線を相互接続するように構成されている。
いくつかの実施形態では、第１の領域は、ビット線方向に沿った交互導体／誘電体層スタックの縁部上の階段構造からバリア構造によって隔てられている。バリア構造の開口部は、ビット線方向に沿って交互層スタックの縁部にある。ビット線方向の第１の領域の幅は、２つの隣り合ったスリット構造間の距離よりも大きい。代替として、ビット線方向の第１の領域の幅は、ビット線方向に沿った交互層スタックの縁部上の階段構造内の２つの隣り合ったスリット構造間の最大距離よりも小さい。
３Ｄ ＮＡＮＤメモリデバイスは、バリア構造に隣接した複数のダミーチャネル構造であって、各ダミーチャネル構造は、交互導体／誘電体スタックを通じて垂直に延びる、複数のダミーチャネル構造をさらに含む。
本開示の別の態様は、３次元（３Ｄ）ＮＡＮＤメモリデバイスを形成する方法であって、複数の誘電体層ペアを備える交互誘電体スタックであって、複数の誘電体層ペアの各々は、第１の誘電体層、および第１の誘電体層とは異なる第２の誘電体層を含む、交互誘電体スタックを、第１の基板上に形成するステップと、交互誘電体スタックを通じて垂直にそれぞれ延びる少なくとも１つのバリア構造を形成するステップとを含む方法を提供する。少なくとも１つのバリア構造は、交互誘電体スタックを少なくともバリア構造によって横から取り囲まれている少なくとも１つの第１の領域と第２の領域とに分離する。方法は、複数の導体／誘電体層ペアを備える交互導体／誘電体スタックを形成するように、複数のスリットを形成し、スリットを通じて、交互誘電体スタックの第２の部分内の第１の誘電体層を導体層と置き換えるステップと、複数のスリット構造を形成するように伝導性材料をスリットの中に堆積させるステップと、第１の領域内の複数の貫通アレイコンタクトであって、各貫通アレイコンタクトが交互誘電体スタックを通じて垂直に延びる貫通アレイコンタクトを形成するステップと、複数の貫通アレイコンタクトと接触するアレイ相互接続層を形成するステップと、複数の貫通アレイコンタクトのうちの少なくとも１つが第２の基板上の周辺回路と電気的に接続されているように、アレイ相互接続層を第２の基板上の周辺相互接続層に結合するステップとをさらに含む。
いくつかの実施形態では、アレイ相互接続層を形成するステップは、少なくとも１つの第１の相互接続構造を第１の基板とは反対側の交互層スタックの端部における交互層スタック上に位置する第１の誘電体層に形成するステップを含む。いくつかの他の実施形態では、アレイ相互接続層を形成するステップは、少なくとも１つの第１の相互接続構造を交互層スタックとは反対側である第１の基板の表面上に位置する第１の誘電体層に形成するステップを含む。
方法は、アレイ相互接続層を周辺相互接続層に結合する前に、第２の基板上に周辺回路を形成するステップと、周辺相互接続層内の少なくとも１つの第２の相互接続構造が周辺回路に電気的に接続されるように、周辺回路上に周辺相互接続層を形成するステップと、少なくとも１つの第１の相互接続構造がそれぞれ少なくとも１つの第２の相互接続構造に対応するように、アレイ相互接続層および周辺相互接続層を配設するステップとをさらに含む。
方法は、スリットを形成するステップの前に、各スリット構造を対応するドープ領域と接触させるように、第１の基板に複数のドープ領域を形成するステップをさらに含む。
方法は、交互導体／誘電体スタックを複数のメモリフィンガーに分割するように、ワード線方向に沿って延びる複数のスリット構造を横に形成するステップをさらに含む。
方法は、第１の領域が２つの平行なバリア構造によって第２の領域から隔てられているとともに２つの隣り合ったスリット構造間に挟まれるように、ワード線方向に沿って延びるように２つの平行なバリア構造を横に形成するステップをさらに含む。
方法は、第１の領域を第２の領域から横に隔てるように、ワード線方向とは異なるビット線方向に沿って横に延びるバリア構造を形成するステップをさらに含む。
方法は、ワード線方向に直交するビット線方向に沿って横に延びるようにバリア構造を形成するステップをさらに含む。
方法は、バリア構造によって取り囲まれている第１の領域のビット線方向の幅が２つの隣り合ったスリット構造間の距離よりも大きいようにバリア構造を形成するステップをさらに含む。
方法は、バリア構造に隣接した交互誘電体スタックに階段構造を形成するステップをさらに含む。
方法は、第２の領域内の交互導体／誘電体スタックの上方にあるともにワード線方向にバリア構造によって取り囲まれている第１の領域の両側にある上部セレクトゲートを相互接続するように、バリア構造に隣接した階段構造上に少なくとも１つの伝導層を形成するステップをさらに含む。
方法は、ビット線方向に沿って平行に延びる少なくとも２つの第１の領域を取り囲むように少なくとも２つのバリア構造を形成するステップをさらに含む。
方法は、複数の第１の領域の各々がビット線方向に２つの隣り合ったスリット構造間に挟まれるように、第２の領域からビット線方向に並べられている複数の第１の領域を取り囲む複数のバリア構造を形成するステップをさらに含む。
方法は、複数のバリア構造によって取り囲まれている複数の第１の領域がビット線方向に少なくとも２つの列として並べられるように、複数のバリア構造を形成するステップをさらに含む。
方法は、隣り合ったメモリフィンガーのワード線を相互接続するように、ビット線方向に２つの隣り合ったバリア構造によって挟まれている少なくとも１つのスリット構造にギャップを形成するステップをさらに含む。
方法は、交互スタックの縁部にある階段構造内の第１の領域を隔てるようにバリア構造を形成するステップをさらに含む。バリア構造の開口部は、ワード線方向とは異なるビット線方向に沿って交互層スタックの縁部にある。
方法は、ビット線方向の第１の領域の幅が２つの隣り合ったスリット構造間の距離よりも大きいようにバリア構造を形成するステップをさらに含む。
方法は、ビット線方向の第１の領域の幅が階段構造内の２つの隣り合ったスリット構造間の最大距離よりも小さいようにバリア構造を形成するステップをさらに含む。
方法は、バリア構造に隣接した複数のダミーチャネル構造であって、各ダミーチャネル構造は、交互導体／誘電体スタックを通じて垂直に延びる、複数のダミーチャネル構造を形成するステップをさらに含む。
本開示の他の態様は、本開示の明細書、特許請求の範囲、および図面に鑑みて当業者によって理解できよう。
本明細書に組み込まれ本明細書の一部を形成する添付図面は、本開示の実施形態を示し、詳細な説明と共に、さらに、本開示の原理を説明するとともに、当業者が本開示を作製および使用することを可能にする役割を果たす。
本開示のいくつかの実施形態による例示的な３Ｄメモリデバイスの平面図における概略図である。 本開示のいくつかの実施形態による例示的なビット線貫通アレイコンタクト領域を含む３Ｄメモリデバイスの領域の概略拡大平面図である。 本開示のいくつかの実施形態による様々な例示的なワード線貫通アレイコンタクト領域を含む３Ｄメモリデバイスの領域の概略拡大平面図を示す。 本開示のいくつかの実施形態による様々な例示的なワード線貫通アレイコンタクト領域を含む３Ｄメモリデバイスの領域の概略拡大平面図を示す。 本開示のいくつかの実施形態による様々な例示的なワード線貫通アレイコンタクト領域を含む３Ｄメモリデバイスの領域の概略拡大平面図を示す。 本開示のいくつかの実施形態による様々な例示的なワード線貫通アレイコンタクト領域を含む３Ｄメモリデバイスの領域の概略拡大平面図を示す。 本開示のいくつかの実施形態による様々な例示的な階段構造貫通アレイコンタクト領域を含む３Ｄメモリデバイスの領域の概略拡大平面図である。 本開示のいくつかの実施形態による様々な例示的な階段構造貫通アレイコンタクト領域を含む３Ｄメモリデバイスの領域の概略拡大平面図である。 本開示のいくつかの実施形態によるいくつかの製造段階における例示的な３Ｄメモリデバイスの概略断面図を示す。 本開示のいくつかの実施形態によるいくつかの製造段階における例示的な３Ｄメモリデバイスの概略断面図を示す。 本開示のいくつかの実施形態による３Ｄメモリデバイスを形成する例示的な方法の流れ図である。 本開示のいくつかの実施形態による３Ｄメモリデバイスを形成する例示的な方法の流れ図である。 本開示のいくつかの実施形態による図６Ａ～図６Ｂに示した方法のいくつかの製造段階における例示的な３Ｄメモリデバイスの概略断面図である。 本開示のいくつかの実施形態による図６Ａ～図６Ｂに示した方法のいくつかの製造段階における例示的な３Ｄメモリデバイスの概略断面図である。 本開示のいくつかの実施形態による図６Ａ～図６Ｂに示した方法のいくつかの製造段階における例示的な３Ｄメモリデバイスの概略断面図である。
添付図面を参照して、本開示の実施形態を説明する。
特定の構成および配置を説明するが、これは例示的な目的のためにされることにすぎないと理解されたい。当業者は、本開示の要旨および範囲から逸脱することなく、他の構成および配置に使用されてもよいことを認識されよう。本開示は、他の様々な用途に用いられ得ることも当業者には明らかであろう。
本明細書中における「一実施形態」、「実施形態」、「例示実施形態」、「いくつかの実施形態」などの言及は、記載された実施形態が特定の特徴、構造、または特性を含んでもよいが、必ずしも全ての実施形態がこの特定の特徴、構造、または特性を含むとは限らないものであり得ることを示すことに留意されたい。また、そのようなフレーズは、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が、実施形態に関連して説明されるとき、それは、明示的に記載されていようがいまいが、他の実施形態に関連してそのような特徴、構造、または特性をもたらすことは当業者の知識の範囲内である。
一般に、専門用語は、文脈における用いられ方から少なくとも一部理解され得る。例えば、本明細書中に使用されるとき、用語「１つまたは複数の」は、文脈に少なくとも一部応じて、単数形の意味で任意の特徴、構造、または特性を説明するために使用され得る、あるいは複数形の意味で任意の特徴、構造、または特性の組み合わせを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、やはり、文脈に少なくとも一部応じて、単数用法または複数用法を伝えると理解され得る。
本開示における「の上に（ｏｎ）」、「の上方に（ａｂｏｖｅ）」、および「より上に（ｏｖｅｒ）」の意味は、最も広い形で解釈されるべきであり、それにより、「の上に」は、何か「の直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけではなく、それらの間にある中間の特徴または層と共に何か「の上に」を意味することも含み、「の上方に」または「より上に」は、何か「の上方に」または「より上に」の意味を意味するだけではなく、それらの間に中間の特徴または層なしに何か「の上方に」または「より上に」（すなわち、何かの直接上に）あるという意味も含み得ることが容易に理解されるはずである。
さらに、「の真下に（ｂｅｎｅａｔｈ）」、「の下方に（ｂｅｌｏｗ）」、「の下に（ｌｏｗｅｒ）」、「の上方に（ａｂｏｖｅ）」、「の上側に（ｕｐｐｅｒ）」等などの空間的に相対的な用語は、本明細書中において、図に示されるような１つの要素または特徴と別の要素または特徴の相対関係を説明するのを容易にするために使用され得る。この空間的に相対的な用語は、図に示された向きに加えて使用時または動作時のデバイスの異なる向きを包含することが意図される。さもなければ、機器は、（９０度回転されてまたは他の向きに）向けられてもよく、また、本明細書中に使用される空間的に相対的な記述語は、それに応じて解釈され得る。
本明細書中に使用されるとき、用語「基板」は、続く材料層が上に加えられる材料を指す。基板自体は、パターン付きであり得る。基板の上部に加えられる材料は、パターン付きであってもよく、またはパターンが無いままでもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウム等などの半導体材料の幅広いアレイで構成することができる。代替として、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製することができる。
本明細書中に使用されるとき、用語「層」は、厚さを有する領域を含む材料部分を指す。層は、下地構造または上部構造の全体にわたって広がり得る、あるいは下地構造または上部構造の広がりよりも小さい広がりを有し得る。さらに、層は、均一の連続構造、またはこの連続構造の厚さよりも薄い厚さを有する不均一の連続構造の領域であり得る。例えば、層は、連続構造の間に、または上面および下面において、任意の一対の水平平面間に位置し得る。層は、水平に、垂直に、および／またはテーパ面に沿って延びることができる。基板は、一層であってもよく、１つまたは複数の層を内部に含むことができ、および／または１つまたは複数の層をその上、その上方、および／またはその下方に有してもよい。層は、複数の層を含んでもよい。例えば、相互接続層は、（接点、相互接続線、および／またはビアが形成されている）１つまたは複数の導体層およびコンタクト層と、１つまたは複数の誘電体層とを含み得る。
本明細書中に使用されるとき、用語「公称／公称で」は、製品またはプロセスの設計フェーズ中に設定された構成要素またはプロセス動作についての特性またはパラメータの所望の値または目標の値を、所望の値の上方および／または下方の値の範囲と共に指す。値の範囲は、製造プロセスにおけるわずかなばらつきまたは許容範囲による得る。本明細書中に使用されるとき、用語「約」は、主題の半導体デバイスに関連した特定のテクノロジーノードに基づいて変化し得る所与の量の値を示す。特定のテクノロジーノードに基づいて、用語「約」は、例えば、値の１０％～３０％（例えば、値の±１０％、±２０％、または±３０％）の範囲内で変化する所与の量の値を示すことができる。
本明細書中に使用されるとき、用語「３Ｄメモリデバイス」は、メモリストリングが基板に対して垂直方向に延びるように横方向に向けられた基板上のメモリセルトランジスタの垂直に向けられたストリング（すなわち、ＮＡＮＤストリングスなどの「メモリストリング」のような本明細書中の領域）を有する半導体デバイスを指す。本明細書中に使用されるとき、用語「垂直の／垂直に」は、公称で、基板の側面に直交することを意味する。
本開示による様々な実施形態は、メモリアレイ（本明細書中において「アレイデバイス」とも呼ばれる）のための貫通アレイコンタクト（ＴＡＣ）構造を有する３Ｄメモリデバイスを提供する。ＴＡＣ構造により、メモリと様々な周辺回路および／または周辺デバイス（例えば、ページバッファ、ラッチ、デコーダなど）との間のコンタクトが、限られたステップ数において（例えば、単一ステップまたは２ステップにおいて）製造されることが可能になり、それによってプロセスの複雑さおよび製造コストを減少させる。開示されたＴＡＣは、交互誘電体層のスタックを通じて形成され、これによって、交互する導体層と誘電体層とのスタックと比較して、貫通穴を内部に形成するエッチングがより容易になり得る。
ＴＡＣは、スタックしたアレイデバイスと（例えば、電力バスおよび金属ルーティングのための）周辺デバイスとの間の垂直相互接続を実現することができ、それによって金属レベルおよび収縮するダイのサイズを減少させる。いくつかの実施形態では、ＴＡＣは、上部伝導層および／または下部伝導層内の様々な線と相互接続でき、これは、異なる基板上に形成されたアレイデバイスおよび周辺デバイスが連続的に形成される、またはハイブリッドボンディングによって面と向かい合うやり方で接合される３Ｄメモリアーキテクチャに適している。いくつかの実施形態では、本明細書中に開示された貫通アレイコンタクト構造におけるＴＡＣは、交互誘電体層のスタックを通じて形成され、これによって、交互する導体層と誘電体層とのスタックと比較して、貫通穴を内部に形成するエッチングがより容易になり得、それによってプロセスの複雑さおよび製造コストを減少させる。
図１は、本開示のいくつかの実施形態による例示的な３Ｄメモリデバイス１００の平面図における概略図を示す。３Ｄメモリデバイス１００は、複数のチャネル構造領域（以下の様々な図に関連して詳細に説明される、例えば、メモリプレーン、メモリブロック、メモリフィンガー等）を含むことができ、一方、１つまたは複数のＴＡＣ構造は、２つの隣り合ったチャネル構造領域（例えば、隣同士の２つのチャネル構造領域）の間に形成できる。
図１に示されるように、３Ｄメモリデバイス１００は、４つ以上のメモリプレーン１１０を含むことができ、各メモリプレーン１１０は、複数のメモリブロック１１５を含み得る。図１に示された３Ｄメモリデバイス１００内のメモリプレーン１１０の配置、および各メモリプレーン１００内のメモリブロック１１５の配置は、一例として用いられるものにすぎず、これは本開示の範囲を限定するものではないことに留意されたい。
ＴＡＣ構造は、（図中「ＢＬ」と名付けられた）３Ｄメモリデバイスのビット線方向に２つの隣り合ったメモリブロック１１５によって挟まれ、（図中「ＷＬ」と名付けられた）３Ｄメモリデバイスのワード線方向に沿って延びる１つまたは複数のビット線（ＢＬ）ＴＡＣ領域１６０と、ワード線方向（ＷＬ）に２つの隣り合ったメモリブロック１１５によって挟まれ、ビット線方向（ＢＬ）に沿って延びる１つまたは複数のワード線（ＷＬ）ＴＡＣ領域１７０と、各メモリプレーン１１０の縁部に位置する１つまたは複数の階段構造（ＳＳ）ＴＡＣ領域１８０とを含むことができる。
いくつかの実施形態では、３Ｄメモリデバイス１００は、３Ｄメモリデバイス１００の縁部に一列に配置された複数のコンタクトパッド１２０を含むことができる。相互接続コンタクトは、駆動用電力の供給、制御信号の受信、応答信号の伝送などを行う任意の適切なデバイスおよび／またはインタフェースに３Ｄメモリデバイス１００を電気的に相互接続するために使用できる。
図２は、３Ｄメモリデバイスの例示的なビット線（ＢＬ）ＴＡＣ領域１６０を含む図１に示された領域１３０の拡大平面図を示す。図３Ａ～図３Ｄは、３Ｄメモリデバイスの様々な例示的なワード線（ＷＬ）ＴＡＣ領域１７０を含む図１に示された領域１４０の拡大平面図を示す。図４Ａおよび図４Ｂは、３Ｄメモリデバイスの様々な例示的な階段構造（ＳＳ）ＴＡＣ領域１８０を含む図１に示された領域１５０の拡大平面図を示す。
図２を参照すると、本開示のいくつかの実施形態による３Ｄメモリデバイスの例示的なビット線（ＢＬ）ＴＡＣ領域を含む図１に示された領域１３０の拡大平面図が示されている。３Ｄメモリデバイスの領域２００（すなわち、図１に示されるような領域１３０）は、２つのチャネル構造領域２１０（例えば、ＢＬ方向の隣り合ったメモリブロック１１５）と、ビット線（ＢＬ）ＴＡＣ領域２３３（例えば、図１に示されるようなＢＬ ＴＡＣ領域１６０）とを含むことができる。
チャネル構造領域２１０は、チャネル構造２１２のアレイを含むことができ、各々は、複数のスタックされたメモリセルを含むＮＡＮＤストリングスの一部である。チャネル構造２１２は、３Ｄメモリデバイスの基板の表面に直交する方向とも呼ばれる平面図に直交する方向、および／または（以下詳細に説明される図５に関連して断面図に示された）「垂直方向」に沿って配置されている複数の伝導層および誘電体層ペアを通じて延びる。
複数の導体／誘電体層ペアは、本明細書中において「交互導体／誘電体スタック」とも呼ばれる。交互導体／誘電体スタック内の導体／誘電体層ペアの個数（例えば、３２個、６４個、または９６個）は、３Ｄメモリデバイス１００内のメモリセルの個数を設定することができる。交互導体／誘電体スタック内の伝導層および誘電体層は、垂直方向において交互になる。言い換えると、交互導体／誘電体スタックの上部または下部におけるものを除いて、各伝導層は、両側の２つの誘電体層によって隣接され得るとともに、各誘電体層は、両側の２つの伝導層によって隣接され得る。
伝導層は、限定するものではないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む伝導性材料で構成することができる。誘電体層は、限定するものではないが、酸化シリコン、窒化シリコン、酸化窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料で構成することができる。いくつかの実施形態では、伝導層はＷなどの金属層で構成され、誘電体層は酸化シリコンで構成される。
いくつかの実施形態では、ＢＬ ＴＡＣ領域２３３は、ＢＬ方向に２つの隣り合ったチャネル構造領域２１０によって挟まれてもよく、ＷＬ方向に延びてもよい。ＴＡＣ領域２３３は、３ＤメモリデバイスのＢＬ ＴＡＣ領域２３３の縁部に関連してバリア構造２２４によって画定され得る。複数のＴＡＣ２２６は、ＢＬ ＴＡＣ領域２３３内に形成することができ、ＢＬ ＴＡＣ領域２３３は、バリア構造２２４およびＢＬ ＴＡＣ領域２３３の縁部によって横から取り囲まれている。いくつかの実施形態では、ＢＬ ＴＡＣ領域２３３内の複数のＴＡＣ２２６は、ルーティングを切り換えるためにおよびビット線キャパシタンスを減少させるために交互誘電体スタックを貫くことができる。
交互誘電体スタックは、（以下詳細に説明される図５に関連して断面図に示された）３Ｄメモリデバイスの基板の表面に直交する垂直方向に沿って配置される複数の誘電体層ペアを含むことができる。各誘電体層ペアは、第１の誘電体層と、第１の誘電体層とは異なる第２の誘電体層とを含む。いくつかの実施形態では、第１の誘電体層および第２の誘電体層は、窒化シリコンおよび酸化シリコンをそれぞれ含む。交互誘電体スタック内の第１の誘電体層は、上述した交互導体／誘電体スタック内の誘電体層と同じであり得る。いくつかの実施形態では、交互誘電体スタック内の誘電体層ペアの個数は、交互導体／誘電体スタック内の導体／誘電体層ペアの個数と同じである。
図２に示されるように、各チャネル構造領域２１０は、ＷＬ方向にそれぞれ延びる１つまたは複数のスリット構造２１４を含むことができる。少なくともいくつかのスリット構造２１４は、チャネル構造領域２１０内のチャネル構造２１２のアレイのための共通のソースコンタクト（ｓｏｕｒｃｅ ｃｏｎｔａｃｔ）として機能することができる。スリット構造２１４は、３Ｄメモリデバイスを複数のメモリフィンガー２４２および／またはダミーメモリフィンガー２４６に分割することもできる。上部セレクトゲートカット（ｔｏｐ ｓｅｌｅｃｔ ｇａｔｅ ｃｕｔ）２５５は、メモリフィンガーの上部セレクトゲート（ＴＳＧ）を２つの部分に分割するために各メモリフィンガー２４２の中央に配設され得る。上部セレクトゲートカット２５５は、限定するものではないが、酸化シリコン、窒化シリコン、酸化窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料で構成することができる。
いくつかの実施形態では、ダミーチャネル構造２２２は、例えば、ＢＬ方向にＢＬ ＴＡＣ領域２３３に隣接しているダミーメモリフィンガー２４６内のチャネル構造領域２１０の一部に形成されている。ダミーチャネル構造２２２は、メモリアレイ構造に機械的支持を与えることができる。ダミーメモリフィンガー２４６は、メモリ機能を有さず、したがってビット線および関連した相互接続線は、ダミーメモリフィンガー２４６内に形成されない。
図３Ａを参照すると、本開示のいくつかの実施形態による３Ｄメモリデバイスの例示的なワード線（ＷＬ）ＴＡＣ領域を含む図１に示された領域１４０の拡大平面図が示されている。３Ｄメモリデバイスの領域３００Ａ（すなわち、図１に示されるような領域１４０）は、チャネル構造領域３２０と、ワード線（ＷＬ）ＴＡＣ領域３７２（例えば、図１に示されるようなＷＬ ＴＡＣ領域１７０）と、上部選択ゲート（ＴＳＧ）階段領域３３０とを含むことができる。
図３Ａに示されるように、チャネル構造領域３２０は、チャネル構造３１２のアレイを含むことができ、各々は、複数のスタックされたメモリセルを含む。ＴＳＧ階段領域３３０は、平面図において、チャネル構造領域３２０の両側におよびＷＬ ＴＡＣ領域３７２に隣接して配設され得る。すなわち、ＷＬ ＴＡＣ領域３７２は、ＷＬ方向に２つのＴＳＧ階段領域３３０によって挟まれている。ＷＬ ＴＡＣ領域３７２は、バリア構造３２４によって画定され得る。ルーティングを切り換えるとともにワード線キャパシタンスを減少させるために使用される複数のＴＡＣ３２６は、ＷＬ ＴＡＣ領域３７２内に形成することができ、このＷＬ ＴＡＣ領域３７２は、バリア構造３２４によって横から取り囲まれている。
いくつかの実施形態では、ダミーチャネル構造３２２は、メモリアレイ構造に機械的支持を与えるようにＷＬ ＴＡＣ領域３７２の外側に形成される。ダミーチャネル構造３２２は、例えば、ＴＳＧ階段領域３３０内でおよびＴＳＧ階段領域３３０に隣接したチャネル構造領域３２０の縁部に沿って、ＷＬ ＴＡＣ領域３７２の外側の任意の領域内に形成され得ると理解される。チャネル構造３１２およびダミーチャネル構造３２２は、交互導体／誘電体スタックを貫き、一方、ＴＡＣ３２６は、交互誘電体スタックを貫くことに留意されたい。
いくつかの実施形態では、ＷＬ方向にそれぞれ延びる複数のスリット構造３１４は、３Ｄメモリデバイスを複数のメモリフィンガー３４２、３４４に分割することができる。少なくともいくつかのスリット構造３１４は、チャネル構造領域３２０内のチャネル構造３１２のアレイのための共通のソースコンタクトとして機能することができる。スリット構造３１４の側壁は、限定するものではないが、酸化シリコン、窒化シリコン、酸化窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料を含有することができる。スリット構造３１４の充填材は、限定するものではないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む伝導性材料を含み得る。
上部セレクトゲートカット３５５は、メモリフィンガーの上部セレクトゲート（ＴＳＧ）を２つの部分に分割するために各メモリフィンガー３４２、３４４の中央に配設され得る。上部セレクトゲートカット３５５は、限定するものではないが、酸化シリコン、窒化シリコン、酸化窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料で構成することができる。
ＢＬ方向のＷＬ ＴＡＣ領域３７２の幅は、各メモリフィンガー３４２または３４４の幅よりも大きくすることができることに留意されたい。すなわち、ＢＬ方向のバリア構造３２４は、少なくとも２つの隣り合ったスリット構造３１４にわたることができる。したがって、メモリフィンガー３４４内のチャネル構造領域３２０内の伝導層は、バリア構造３２４によって完全にブロックされ得る。したがって、ＷＬ ＴＡＣ領域３７２の両側のメモリフィンガー３４４内の２つのチャネル構造領域３２０の間のチャネル構造３１２の上部選択ゲートは、交互導体／誘電体スタック内の上部伝導層によって相互接続されない。
ＷＬ ＴＡＣ領域３７２の両側のメモリフィンガー３４４内の２つのチャネル構造領域３２０の間のチャネル構造３１２の上部選択ゲートを相互接続するために、ＴＳＧ階段領域３３０は、ＷＬ ＴＡＣ領域３７２によって隔てられたメモリフィンガー３４４内の２つのチャネル構造領域３２０間のチャネル構造３１２の上部選択ゲートと電気的相互接続を行うために、（例えば、上部２～４レベル内の）階段構造に形成された（図３Ａに示されていない）１つまたは複数の導電線を含むことができる。
例えば、ＷＬ ＴＡＣ領域３７２によって切り取られているスリット構造３１４は、ＴＳＧ階段領域３３０の中に延びることができる。交互導体／誘電体スタック内の上部２つの伝導層は、片側階段構造を有することができる。コンタクトを有する１つまたは複数の相互接続層は、ＷＬ ＴＡＣ領域３７２によって隔てられているチャネル構造領域３２０内のチャネル構造３１２の上部選択ゲートとメモリフィンガー３４４のチャネル構造３１２の上部選択ゲートとの間の電気的相互接続をもたらすように片側階段構造上に形成することができる。
したがって、ＷＬ ＴＡＣ領域３７２の両側に上部選択ゲートを相互接続するＴＳＧ階段領域３３０を導入することによって、ＷＬ ＴＡＣ領域３７２は、所望の個数のＴＡＣ３２６を取り囲むのに十分なサイズを与えるようにＢＬ方向に沿って延びることができる。さらに、各メモリプレーン１１０は、図１に示されるように、ＷＬ方向に配置された複数のＷＬ ＴＡＣ領域３７２を含むことができる。すなわち、複数のメモリブロック１１５は、各メモリプレーン１１０内でＷＬ方向に配置されてもよい。
図３Ｂを参照すると、本開示のいくつかの代替実施形態による３Ｄメモリデバイスの別の例示的なワード線（ＷＬ）ＴＡＣ領域を含む図１に示された領域１４０の拡大平面図が示されている。３Ｄメモリデバイスの領域３００Ｂ（すなわち、図１に示されるような領域１４０）は、チャネル構造領域３２０と、ワード線（ＷＬ）ＴＡＣ領域３７２（例えば、図１に示されるようなＷＬ ＴＡＣ領域１７０）を取り囲むダミーチャネル領域３５０とを含むことができる。
図３Ｂに示されるように、チャネル構造領域３２０は、チャネル構造３１２のアレイを含むことができ、各々は、複数のスタックされたメモリセルを含む。ダミーチャネル領域３５０は、ＷＬ方向に２つのチャネル構造領域３２０によって挟まれている。ＷＬ ＴＡＣ領域３７２は、ダミーチャネル領域３５０によって取り囲まれている。ＷＬ ＴＡＣ領域３７２は、バリア構造３２４によって画定され得る。複数のＴＡＣ３２６は、ＷＬ ＴＡＣ領域３７２内に形成することができ、このＷＬ ＴＡＣ領域３７２は、バリア構造３２４によって横から取り囲まれている。
いくつかの実施形態では、ダミーチャネル構造３２２は、メモリアレイ構造に機械的支持を与えるようにＷＬ ＴＡＣ領域３７２の外側に形成される。ダミーチャネル構造３２２は、例えば、ダミーチャネル領域３５０内でおよびダミーチャネル領域３５０に隣接したチャネル構造領域３２０の縁部に沿って、ＷＬ ＴＡＣ領域３７２の外側の任意の領域内に形成され得ると理解される。チャネル構造３１２およびダミーチャネル構造３２２は、交互導体／誘電体スタックを貫き、一方、ＴＡＣ３２６は、交互誘電体スタックを貫くことに留意されたい。
いくつかの実施形態では、ＷＬ方向にそれぞれ延びる複数のスリット構造３１４は、３Ｄメモリデバイスを複数のメモリフィンガー３４２、３４４に分割することができる。上部セレクトゲートカット３５５は、メモリフィンガーの上部セレクトゲート（ＴＳＧ）を２つの部分に分割するために各メモリフィンガー３４２、３４４の中央に配設され得る。
ＢＬ方向のＷＬ ＴＡＣ領域３７２の幅は、各メモリフィンガー３４２または３４４の幅よりも大きくすることができることに留意されたい。すなわち、ＢＬ方向のバリア構造３２４は、少なくとも２つの隣り合ったスリット構造３１４にわたることができる。したがって、メモリフィンガー３４４内のチャネル構造領域３２０内の伝導層は、バリア構造３２４によって完全にブロックされ得る。したがって、ＷＬ ＴＡＣ領域３７２の両側のメモリフィンガー３４４内の２つのチャネル構造領域３２０の間のチャネル構造３１２の上部選択ゲートは、交互導体／誘電体スタック内の上部伝導層によって相互接続されない。
そのため、ＷＬ ＴＡＣ領域３７２のそうした設計に関連したいくつかの実施形態では、１つのメモリプレーン１１０は、ＷＬ方向にたった２つのメモリブロック１１５だけを含むことができる。ＷＬ ＴＡＣ領域３７２は、２つのメモリブロック（すなわち、図３Ｂに示されるようなチャネル構造領域３２０）によって挟まれ、一方、ＷＬ方向のチャネル構造領域３２０の外側サイドは、階段構造を有することができる（図３Ｂに図示せず）。したがって、ＷＬ ＴＡＣ領域３７２の両側のメモリフィンガー３４４内の２つのチャネル構造領域３２０の間のチャネル構造３１２の上部選択ゲートは、３Ｄ ＮＡＮＤデバイスのメモリプレーン１１０の縁部上に階段構造を用いることによって相互接続することができる。そのような設計は、ジグザグワード線デコーダ（Ｘ－ＤＥＣ）ルーティングに適し得る。
図３Ｃを参照すると、本開示のいくつかの代替実施形態による３Ｄメモリデバイスの他の例示的なワード線（ＷＬ）ＴＡＣ領域を含む図１に示された領域１４０の拡大平面図が示されている。３Ｄメモリデバイス（すなわち、図１に示されるような領域１４０）の領域３００Ｃは、チャネル構造領域３２０と、複数のワード線（ＷＬ）ＴＡＣ領域３７６を取り囲むダミーチャネル領域３５０とを含むことができる。
図３Ｃに示されるように、いくつかの実施形態では、ＷＬ方向にそれぞれ延びる複数のスリット構造３１４は、３Ｄメモリデバイスを複数のメモリフィンガー３４２に分割することができる。上部セレクトゲートカット３５５は、メモリフィンガーの上部セレクトゲート（ＴＳＧ）を２つの部分に分割するために各メモリフィンガー３４２の中央に配設され得る。
チャネル構造領域３２０は、チャネル構造３１２のアレイを含むことができ、各々は、複数のスタックされたメモリセルを含む。ダミーチャネル領域３５０は、ＷＬ方向に２つのチャネル構造領域３２０によって挟まれている。ＢＬ方向に沿って列に配置された複数のＷＬ ＴＡＣ領域３７６は、ダミーチャネル領域３５０によって取り囲まれている。各ＷＬ ＴＡＣ領域３７６は、バリア構造３２４によって画定され得る。複数のＴＡＣ３２６は、各ＷＬ ＴＡＣ領域３７６内に形成することができ、このＷＬ ＴＡＣ領域３７６は、バリア構造３２４によって横から取り囲まれている。
いくつかの実施形態では、ＢＬ方向の各ＷＬ ＴＡＣ領域３７６の幅は、各メモリフィンガー３４２の幅よりも小さくすることができる。すなわち、各ＷＬ ＴＡＣ領域３７６のバリア構造３２４は、２つの隣り合ったスリット構造３１４間に位置することができる。各ＷＬ ＴＡＣ領域３７６のバリア構造３２４は、ダミーチャネル領域３５０内の伝導層を完全にはブロックしないので、ＷＬ ＴＡＣ領域３７６の両側の各メモリフィンガー３４２内の２つのチャネル構造領域３２０間のチャネル構造３１２の上部選択ゲートは、ダミーチャネル領域３５０内の交互導体／誘電体スタック内の上部伝導層によって相互接続され得る。
いくつかの実施形態では、ダミーチャネル構造３２２は、メモリアレイ構造に機械的支持を与えるようにＷＬ ＴＡＣ領域３７６の外側に形成される。ダミーチャネル構造３２２は、例えば、ダミーチャネル領域３５０内でおよびダミーチャネル領域３５０に隣接したチャネル構造領域３２０の縁部に沿って、ＷＬ ＴＡＣ領域３７６の外側の任意の領域内に形成され得ると理解される。チャネル構造３１２およびダミーチャネル構造３２２は、交互導体／誘電体スタックを貫き、一方、ＴＡＣ３２６は、交互誘電体スタックを貫くことに留意されたい。
したがって、各メモリフィンガー３４２内に１つのＷＬ ＴＡＣ領域３７６を配設することによって、交互導体／誘電体スタック内の上部伝導層は、ＷＬ ＴＡＣ領域３７６によってブロックされなくてもよい。よって、ＷＬ ＴＡＣ領域３７６の両側の各メモリフィンガー３４２内の２つのチャネル構造領域３２０間のチャネル構造３１２の上部選択ゲートをさらに相互接続するために追加の構造は必要とされない。したがって、複数のＷＬ ＴＡＣ領域３７６は、ＷＬ方向に沿って各メモリフィンガー３４２内に配置することができる。すなわち、メモリ１１０は、ＷＬ方向に複数のメモリブロック１１５を含むことができる。
図３Ｄを参照すると、本開示のいくつかの代替実施形態による３Ｄメモリデバイスの他の例示的なワード線（ＷＬ）ＴＡＣ領域を含む図１に示された領域１４０の拡大平面図が示されている。３Ｄメモリデバイスの領域３００Ｄ（すなわち、図１に示されるような領域１４０）は、チャネル構造領域３２０と、複数のワード線（ＷＬ）ＴＡＣ領域３７６を取り囲むダミーチャネル領域３５０とを含むことができる。
図３Ｄに示されるように、いくつかの実施形態では、ＷＬ方向にそれぞれ延びる複数のスリット構造３１４、３１６は、３Ｄメモリデバイスを複数のメモリフィンガー３４２に分割することができる。いくつかの実施形態では、スリット構造３１４は、２つ以上のチャネル構造領域３２０および１つまたは複数のダミーチャネル領域３５０の中を通じてＷＬ方向にずっと延びることができる。図３Ｄに示されるように、少なくとも１つのスリット構造３１６は、ダミーチャネル領域３５０内にギャップ３１８を含むことができる。上部セレクトゲートカット３５５は、メモリフィンガーの上部セレクトゲート（ＴＳＧ）を２つの部分に分割するために各メモリフィンガー３４２の中央に配設され得る。
チャネル構造領域３２０は、チャネル構造３１２のアレイを含むことができ、各々は、複数のスタックされたメモリセルを含む。ダミーチャネル領域３５０は、ＷＬ方向に２つのチャネル構造領域３２０によって挟まれている。ＢＬ方向に沿って列に配置された複数のＷＬ ＴＡＣ領域３７６は、ダミーチャネル領域３５０によって取り囲まれている。各ＷＬ ＴＡＣ領域３７６は、バリア構造３２４によって画定され得る。複数のＴＡＣ３２６は、各ＷＬ ＴＡＣ領域３７６内に形成することができ、このＷＬ ＴＡＣ領域３７６は、バリア構造３２４によって横から取り囲まれている。
いくつかの実施形態では、ＢＬ方向の各ＷＬ ＴＡＣ領域３７６の幅は、各メモリフィンガー３４２の幅よりも小さくすることができる。すなわち、各ＷＬ ＴＡＣ領域３７６のバリア構造３２４は、２つの隣り合ったスリット構造３１４間に位置することができる。各ＷＬ ＴＡＣ領域３７６のバリア構造３２４は、ダミーチャネル領域３５０内の伝導層を完全にはブロックしないので、ＷＬ ＴＡＣ領域３７６の両側の各メモリフィンガー３４２内の２つのチャネル構造領域３２０間のチャネル構造３１２の上部選択ゲートは、ダミーチャネル領域３５０内の交互導体／誘電体スタック内の上部伝導層によって相互接続され得る。
いくつかの実施形態では、ダミーチャネル構造３２２は、メモリアレイ構造に機械的支持を与えるようにＷＬ ＴＡＣ領域３７６の外側に形成される。ダミーチャネル構造３２２は、例えば、ダミーチャネル領域３５０内でおよびダミーチャネル領域３５０に隣接したチャネル構造領域３２０の縁部に沿って、ＷＬ ＴＡＣ領域３７６の外側の任意の領域内に形成され得ると理解される。チャネル構造３１２およびダミーチャネル構造３２２は、交互導体／誘電体スタックを貫き、一方、ＴＡＣ３２６は、交互誘電体スタックを貫くことに留意されたい。
いくつかの実施形態では、１つまたは複数のスリット構造３１６は、ダミーチャネル領域３５０内にギャップ３１８を含むことができる。隣り合ったメモリフィンガー３４２内のワード線は、ギャップ３１８を通過する導電線を用いることによって相互接続することができる。例えば、図３Ｄに示されるように、メモリブロック１１５の縁部にあるスリット構造３１４は、２つ以上のチャネル構造領域３２０および１つまたは複数のダミーチャネル領域３５０の中を通じてＷＬ方向にずっと延びることができ、一方、各メモリブロック１１５の内側のスリット構造３１６は、それぞれ対応するダミーチャネル領域３５０内に１つまたは複数のギャップ３１８を含むことができる。したがって、同じメモリブロック１１５内の全ての上部セレクトゲートおよび／またはワード線は、さらなる構造なしで相互接続することができる。
したがって、メモリフィンガー３４２内にＷＬ ＴＡＣ領域３７６を配設するとともにスリット構造３１６内のギャップ３１８を与えることによって、交互導体／誘電体スタック内の上部伝導層は、ＷＬ ＴＡＣ領域３７６によってブロックされなくてもよく、隣り合ったメモリフィンガー３４２内のワード線は、相互接続することができる。したがって、複数のＷＬ ＴＡＣ領域３７６は、ＷＬ方向に沿って各メモリフィンガー３４２内に配置することができる。すなわち、メモリ１１０は、ＷＬ方向に複数のメモリブロック１１５を含むことができる。そのような構造は、高い集積レベル（ｉｎｔｅｇｒａｔｉｏｎ ｌｅｖｅｌ）と容易に製造できる簡単なレイアウトとを有することができる。
図４Ａを参照すると、本開示のいくつかの実施形態による３Ｄメモリデバイスの例示的な階段構造（ＳＳ）ＴＡＣ領域を含む図１に示された領域１５０の拡大平面図が示されている。３Ｄメモリデバイスの領域４００Ａ（すなわち、図１に示されるような領域１５０）は、チャネル構造領域４２０と、階段領域４１０と、階段構造（ＳＳ）ＴＡＣ領域４８２とを含むことができる。
チャネル構造領域４２０は、チャネル構造４１２のアレイを含むことができ、各々は、複数のスタックされたメモリセルを含む。階段領域４１０は、階段構造と、階段構造上に形成されたワード線コンタクト４３２のアレイとを含むことができる。いくつかの実施形態では、ＳＳ ＴＡＣ領域４８２は、階段領域４１０内にある。ＳＳ ＴＡＣ領域４８２は、単独で、または３Ｄメモリデバイスの階段領域４１０の縁部と共に、バリア構造４２４によって画定され得る。複数のＴＡＣ４２６は、ＳＳ ＴＡＣ領域４８２内に形成することができ、このＳＳ ＴＡＣ領域４８２は、少なくともバリア構造４２４によって横から取り囲まれている。
図４Ａに示されるように、いくつかの実施形態では、ＷＬ方向にそれぞれ延びる複数のスリット構造４１４、４１６は、３Ｄメモリデバイスを複数のメモリフィンガー４４２、４４４に分割することができる。いくつかの実施形態では、スリット構造４１４は、階段領域４１０の少なくとも一部の中にＷＬ方向に延びることができる。少なくともいくつかのスリット構造４１６は、階段領域４１０内に１つまたは複数のギャップ４１８を含むことができる。上部セレクトゲートカット４５５は、メモリフィンガーの上部セレクトゲート（ＴＳＧ）を２つの部分に分割するために各メモリフィンガー４４２、４４４の中央に配設され得る。
いくつかの実施形態では、１つまたは複数のスリット構造４１６は、階段領域４１０内にギャップ４１８を含むことができる。隣り合ったメモリフィンガー４４２内のワード線コンタクト４３２は、ギャップ４１８を通過する導電線を用いることによって相互接続することができる。例えば、図４Ａに示されるように、メモリブロック１１５の縁部にあるスリット構造４１４は、チャネル構造領域４２０および階段領域４１０の中を通じてＷＬ方向にずっと延びることができ、一方、各メモリブロック１１５の内側のスリット構造４１６は、階段領域４１０内に１つまたは複数のギャップ４１８を含むことができる。したがって、同じメモリブロック１１５内の全てのワード線コンタクト４３２は、さらなる構造なしで相互接続することができる。
ＢＬ方向のＳＳ ＴＡＣ領域４８２の幅は、各メモリフィンガー４４２、４４４の幅よりも大きくすることができることに留意されたい。すなわち、ＢＬ方向のバリア構造４２４は、少なくとも２つの隣り合ったスリット構造４１４にわたることができる。ＳＳ ＴＡＣ領域４８２は、バリア構造４２４によって完全にブロックされるメモリフィンガー４４４に対応する階段領域４１０の一部のエリアを占めるので、ＳＳ ＴＡＣ領域４８２内の階段構造は、メモリフィンガー４４４のためにワード線コンタクト４３２を形成するのではなくＴＡＣ４２６を形成するのに使用される。したがって、メモリプレーン１１０（図４Ｂに図示せず）の他の側のメモリフィンガー４４４に対応する階段構造は、ＳＳ ＴＡＣ領域４８２ではなくワード線コンタクト４３２を形成するために使用されてもよい。
したがって、ＳＳ ＴＡＣ領域４８２のそうした設計に関連したいくつかの実施形態では、メモリプレーン１１０の両側のＳＳ ＴＡＣ領域４８２は、ＷＬ方向にはみ出さない。すなわち、１つのメモリフィンガーは、最大で１つのＳＳ ＴＡＣ領域４８２に対応する。そのような設計は、ジグザグワード線デコーダ（Ｘ－ＤＥＣ）ルーティングに適し得る。さらに、ＳＳ ＴＡＣ領域４８２の設計に関連した、および同じ理由により図３Ｂに関連して上述されたＷＬ ＴＡＣ領域３７２の設計に関連したいくつかの実施形態では、ＳＳ ＴＡＣ領域４８２およびＷＬ ＴＡＣ領域３７２は、ＷＬ方向にはみ出さない。すなわち、１つのメモリフィンガーは、最大で１つのＳＳ ＴＡＣ領域４８２、または１つのＷＬ ＴＡＣ領域３７２のいずれかに対応する。
図４Ｂを参照すると、本開示のいくつかの代替実施形態による３Ｄメモリデバイスの他の例示的な階段構造（ＳＳ）ＴＡＣ領域を含む図１に示された領域１５０の拡大平面図が示されている。３Ｄメモリデバイスの領域４００Ｂ（すなわち、図１に示されるような領域１５０）は、チャネル構造領域４２０と、階段領域４１０と、複数の階段構造（ＳＳ）ＴＡＣ領域４８４とを含むことができる。
チャネル構造領域４２０は、チャネル構造４１２のアレイを含むことができ、各々は、複数のスタックされたメモリセルを含む。階段領域４１０は、階段構造と、階段構造上に形成されたワード線コンタクト４３２のアレイとを含むことができる。いくつかの実施形態では、ＳＳ ＴＡＣ領域４８４は、階段領域４１０内にある。各ＳＳ ＴＡＣ領域４８４は、単独で、または３Ｄメモリデバイスの階段領域４１０の縁部と共に、バリア構造４２４によって画定され得る。複数のＴＡＣ４２６は、ＳＳ ＴＡＣ領域４８２内に形成することができ、このＳＳ ＴＡＣ領域４８２は、少なくともバリア構造４２４によって横から取り囲まれている。
図４Ｂに示されるように、いくつかの実施形態では、チャネル構造領域４２０内でＷＬ方向にそれぞれ延びる複数のスリット構造４１４は、３Ｄメモリデバイスを複数のメモリフィンガー４４２に分割することができる。上部セレクトゲートカット４５５は、メモリフィンガーの上部セレクトゲート（ＴＳＧ）を２つの部分に分割するために各メモリフィンガー４４２の中央に配設され得る。いくつかの実施形態では、スリット構造４１４は、階段領域４１０の少なくとも一部の中にＷＬ方向に延びることができる。いくつかの実施形態では、階段領域４１０は、ＷＬ方向にスリット構造４１４と並べられていない複数のスリット構造４１６をさらに含んでもよい。すなわち、階段領域４１０内の隣り合ったスリット構造間の距離は、不均一であり得る。いくつかの隣り合ったスリット構造ペアは、他の隣り合ったスリット構造ペア間の第２の距離よりも大きい第１の距離を有することができる。
いくつかの実施形態では、各ＳＳ ＴＡＣ領域４８４は、第１の距離を有する隣り合ったスリット構造ペア間に位置し得る。すなわち、ＢＬ方向のＳＳ ＴＡＣ領域４８４の幅は、第１の距離より小さくすることができる。したがって、ＳＳ ＴＡＣ領域４８４によって占められる空間以外に、第１の距離を有するそうした隣り合ったスリット構造ペア間の階段領域４１０は、ワード線コンタクト４３２を形成するように余分の空間を有することができる。
図５Ａ～図５Ｂを参照すると、本開示のいくつかの実施形態によるいくつかの製造段階における例示的な３Ｄメモリデバイスの概略断面図が示されている。図５Ａは、ボンディング前の２つの隔てられたチップ５００Ａおよび５００Ｂを示し、一方、図５Ｂは、第１のチップ５００Ａおよび第２のチップ５００Ｂをボンディングすることによって形成されている３Ｄメモリデバイス５００Ｃを示す。図５Ｂに示された３Ｄメモリデバイス５００Ｃは、構成要素（例えば、周辺デバイスおよびアレイデバイス）が異なる基板上に別々に形成され得る非モノリシック３Ｄメモリデバイスの一部であり得ることに留意されたい。例えば、３Ｄメモリデバイス５００Ｃは、図１に関連して上述された領域１３０、領域１４０、または領域１５０であり得る。
図５Ａに示されるように、第１のチップ５００Ａは、第１の基板５７０と、第１の基板５７０の上方のアレイデバイスとを含むことができる。チップ５００Ａおよび５００Ｂ、ならびに３Ｄメモリデバイス５００Ｃにおける構成要素の空間関係をさらに示すために、Ｘ軸おとびＹ軸は、図５Ａおよび図５Ｂに加えられていることに留意されたい。第１の基板５７０は、Ｘ方向に横に延びる横下面（ｌａｔｅｒａｌ ｂｏｔｔｏｍ ｓｕｒｆａｃｅ）（横方向、例えば、ＷＬ方向またはＢＬ方向）であり得る第１のボンディング界面５３４を含む。
本明細書中に使用されるとき、一方の構成要素（例えば、層またはデバイス）が半導体デバイス（例えば、アレイデバイス）の別の構成要素（例えば、層またはデバイス）の「上に」、「上方に」、または「下方に」にあるかは、基板がＹ方向の半導体デバイスの最も低い平面内に配置（またはさもなければ配設）されるとき、Ｙ方向（垂直方向）の半導体デバイス（例えば、第１の基板５７０）の基板に対して決定される。図５Ａおよび図５Ｂに示された３Ｄメモリデバイスの断面図は、ＢＬ方向およびＹ方向の平面内に沿っている。空間関係を説明するための同じ考えは、本開示全体にわたって適用される。
第１の基板５７０は、アレイデバイスを支持するために使用することができ、アレイ相互接続層５３０およびベース基板５４０を含むことができる。アレイ相互接続層５３０は、誘電体層中に埋め込まれた１つまたは複数の相互接続構造５３２を含む配線工程（ＢＥＯＬ）相互接続層であり得る。相互接続構造５３２は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含有する伝導性材料によって作製される、限定するものではないが、コンタクト、単層／多層ビア、導電線、プラグ、パッド、および／または任意の他の適切な導電性構造を含み得る。誘電体層は、限定するものではないが、酸化シリコン、窒化シリコン、酸化窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料で構成することができる。相互接続構造５３２の１つまたは複数の部分は、第１の基板５７０の第１のボンディング面５３４上に露出され得る。
ベース基板５４０は、シリコン（例えば、単結晶シリコン、多結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、またはそれらの任意の適切な組み合わせを含み得る任意の適切な半導体材料で構成され得る。いくつかの実施形態では、ベース基板５４０は、薄くされた基板（例えば、半導体層）であり、この薄くされた基板は、研削、ウェット／ドライエッチング、化学的機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄くされた。いくつかの実施形態では、ベース基板５４０は、単層基板または多層基板、例えば、単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属多層基板などであり得る。
さらに、１つまたは複数の開口部５４２は、アレイデバイスの１つまたは複数の貫通アレイコンタクト（ＴＡＣ）構造に対応するベース基板５４０の領域内に形成することができる。いくつかの実施形態では、複数のＴＡＣ５２６は、アレイ相互接続層５３０内の１つまたは複数の相互接続構造５３２と電気的に接続するように１つまたは複数の開口部５４２を通過することができる。いくつかの他の実施形態では、１つまたは複数の開口部５４２を貫通する複数の導電性プラグ（図示せず）が、複数のＴＡＣをアレイ相互接続層５３０内の１つまたは複数の相互接続構造５３２に電気的に接続するのに使用されてもよい。１つまたは複数の開口部５４２は、複数のＴＡＣ５２６および／または複数の導電性プラグを絶縁するために誘電材料で満たされることに留意されたい。
いくつかの実施形態では、アレイデバイスは、メモリセルが基板５７０の上方でＹ方向に延びるチャネル構造のアレイ（図５Ａおよび図５Ｂに図示せず）の形態で設けられているＮＡＮＤフラッシュメモリデバイスであり得る。アレイデバイスは、複数の伝導層５８０Ａおよび誘電体層５８０Ｂのペアを含む交互導体／誘電体スタック５８０を通じて延びる複数のチャネル構造を含むことができる。交互導体／誘電体スタック５８０内の導体／誘電体層ペアの個数（例えば、３２個、６４個、または９６個）は、３Ｄメモリデバイス内のメモリセルの個数を設定することができる。
交互導体／誘電体スタック５８０内の伝導層５８０Ａおよび誘電体層５８０Ｂは、Ｙ方向に交互になる。言い換えると、交互導体／誘電体スタック５８０の上部または下部におけるものを除いて、各伝導層５８０Ａは、両側の２つの誘電体層５８０Ｂによって隣接され得るとともに、各誘電体層５８０Ｂは、両側の２つの伝導層５８０Ａによって隣接され得る。伝導層５８０Ａは、それぞれ、同じ厚さを有してもよく、または異なる厚さを有してもよい。同様に、誘電体層５８０Ｂは、それぞれ、同じ厚さを有してもよく、または異なる厚さを有してもよい。伝導層５８０Ａは、限定するものではないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む伝導性材料で構成することができる。誘電体層５８０Ｂは、限定するものではないが、酸化シリコン、窒化シリコン、酸化窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料で構成することができる。いくつかの実施形態では、伝導層５８０ＡはＷなどの金属層で構成され、誘電体層５８０Ｂは酸化シリコンで構成される。
いくつかの実施形態では、アレイデバイスは、スリット構造５１４をさらに含む。各スリット構造５１４は、交互導体／誘電体スタック５８０を通じてＹ方向に延びる。スリット構造５１４は、交互導体／誘電体スタック５８０を複数のブロックに分離するために、横に（すなわち、基板にほぼ平行に）延びることもできる。スリット構造５１４は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含む伝導性材料で満たされたスリットを含むことができる。スリット構造５１４は、充填された伝導性材料を交互導体／誘電体スタック５８０内の周囲の伝導層５８０Ａから電気的に絶縁するために、充填された伝導性材料と交互導体／誘電体スタック５８０の間に任意の適切な誘電材料を有する誘電体層をさらに含むことができる。結果として、スリット構造５１４は、（例えば、平面図において図２、図３Ａ～図３Ｄ、図４Ａ～図４Ｂに示されるように）３Ｄメモリデバイス５００を複数のメモリフィンガーに分離することができる。
いくつかの実施形態では、スリット構造５１４は、同じアレイ共通ソース（ａｒｒａｙ ｃｏｍｍｏｎ ｓｏｕｒｃｅ）を共有する同じメモリフィンガー内のチャネル構造のためのソースコンタクトとして機能する。したがって、スリット構造５１４は、複数のチャネル構造の「共通のソースコンタクト」と呼ばれる場合がある。いくつかの実施形態では、ベース基板５４０は、（所望のドーピングレベルにおいてｐ型ドーパントまたはｎ型ドーパントを含む）ドープ領域５４４を含み、スリット構造５１４の下端は、ベース基板５４０のドープ領域５４４と接触している。
いくつかの実施形態では、交互誘電体スタック５６０は、ベース基板５４０上のバリア構造５１６によって横から囲まれている領域内に位置し得る。交互誘電体スタック５６０は、複数の誘電体層ペアを含むことができる。例えば、交互誘電体スタック５６０は、第１の誘電体層５６０Ａと第１の誘電体層５６０Ａとは異なる第２の誘電体層５６０Ｂの交互スタックによって形成される。いくつかの実施形態では、第１の誘電体層５６０Ａは窒化シリコンで構成され、第２の誘電体層５６０Ｂは酸化シリコンで構成される。交互誘電体スタック５６０内の第２の誘電体層５６０Ｂは、交互導体／誘電体スタック５８０内の誘電体層５８０Ｂと同じであり得る。いくつかの実施形態では、交互誘電体スタック５６０内の誘電体層ペアの個数は、交互導体／誘電体スタック５８０内の導体／誘電体層ペアの個数と同じである。
いくつかの実施形態では、バリア構造５１６は、交互導体／誘電体スタック５８０および交互誘電体スタック５６０を横から隔てるようにＹ方向に延びる。すなわち、バリア構造５１６は、交互導体／誘電体スタック５８０と交互誘電体スタック５６０との間で境界になり得る。交互誘電体スタック５６０は、少なくともバリア構造５１６によって横から取り囲まれて得る。いくつかの実施形態では、バリア構造５１６は、交互誘電体スタック５６０を完全に取り囲むために平面図のおける閉じられた形状（例えば、長方形、正方形、円形など）である。例えば、図３Ａ～図３Ｄに示されるように、バリア構造３２４は、ＷＬ ＴＡＣ領域３７２、３７６内の交互誘電体スタックを完全に取り囲むために平面図において長方形である。いくつかの実施形態では、バリア構造５１６は、平面図における閉じられた形状にないが、アレイデバイスの１つまたは複数の縁部と共に交互誘電体スタック５６０を取り囲むことができる。例えば、図４Ａおよび図４Ｂに示されるように、バリア構造４２４は、３Ｄメモリデバイスの縁部と共に、ＳＳ ＴＡＣ領域４８２、４８４内の交互誘電体スタックを取り囲む。
図５Ａに示されるように、第１のチップ５００Ａは、複数のＴＡＣ５２６をさらに含み、それぞれは、交互誘電体スタック５６０を通じてＹ方向に延びる。ＴＡＣ５２６は、複数の誘電体層ペアを含む少なくともバリア構造５１６によって横から取り囲まれているエリアの内側にだけ形成することができる。すなわち、ＴＡＣ５２６は、誘電体層（例えば、第１の誘電体層５６０Ａおよび第２の誘電体層５６０Ｂ）を通じて垂直に延びることができるが、いずれの伝導層（例えば、伝導層５８０Ａ）を通じなくてもよい。各ＴＡＣ５２６は、交互誘電体スタック５６０の厚さ全体（例えば、Ｙ方向の誘電体層ペア全部）を通じて延びることができる。いくつかの実施形態では、ＴＡＣ５２６は、開口部５４２を通じてベース基板５４０をさらに貫き、相互接続構造５３２に電気的に接触する。
ＴＡＣ５２６は、短くされた相互接続ルーティングを用いて電力バスの一部などのアレイデバイスからおよび／または電力バスの一部などのアレイデバイスへ電気信号を伝えることができる。いくつかの実施形態では、ＴＡＣ５２６は、１つまたは複数の相互接続構造５３２を通じてアレイデバイスと周辺デバイスの間の電気接続（図５Ａおよび図５Ｂに図示せず）をもたらすことができる。ＴＡＣ５２６は、交互誘電体スタック５６０に対する機械的支持を与えることもできる。各ＴＡＣ５２６は、交互誘電体スタック５６０を通じるとともに限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組み合わせで構成される伝導性材料で充填されている垂直開口部を含むことができる。いくつかの実施形態では、ＴＡＣ５２６が（誘電体層により囲んでいる）交互誘電体スタック５６０によって形成されるとき、ＴＡＣ５２６と交互誘電体スタック５６０の間のさらなる誘電体層は、絶縁のために必要とされない。
第２のチップ５００Ｂは、第２の基板５１０と、第２の基板５１０上の周辺相互接続層５２０とを含むことができる。第２の基板５１０は、シリコン（例えば、単結晶シリコン、多結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、またはそれらの任意の適切な組み合わせを含み得る任意の適切な半導体材料で構成することができる。第２の基板５１０は、単層基板または多層基板、例えば、単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属多層基板などであり得る。いくつかの実施形態では、第２の基板５１０は、薄くされた基板（例えば、半導体層）であり、これは、研削、ウェット／ドライエッチング、化学的機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄くされた。
１つまたは複数の周辺回路（図５Ａおよび図５Ｂに図示せず）は、第２の基板５１０上に形成することができる。１つまたは複数の周辺回路は、３Ｄメモリデバイスの動作を助けるために使用される任意の適切なデジタル信号、アナログ信号、および／または混合信号の周辺回路を含むことができる。例えば、この１つまたは複数の周辺回路は、ページバッファ、デコーダ（例えば、行デコーダ、および列デコーダ）、ラッチ、センスアンプ、ドライバ、チャージポンプ、電流基準もしくは電圧基準、または回路の任意の能動または受動構成部品（例えば、トランジスタ、ダイオード、抵抗、またはキャパシタ）のうちの１つまたは複数を含むことができる。いくつかの実施形態では、１つまたは複数の周辺回路は、相補型金属酸化膜半導体（ＣＭＯＳ）技術（「ＣＭＯＳチップ」としても知られている）を用いて第２の基板５１０上に形成することができる。
いくつかの実施形態では、周辺相互接続層５２０は、１つまたは複数の周辺回路を第１の基板５７０の上方のアレイデバイスに電気的に接続するために誘電体層中に埋め込まれた１つまたは複数の相互接続構造５２２を含むことができる。１つまたは複数の相互接続構造５２２は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含有する伝導性材料によって作製される、限定するものではないが、コンタクト、単層／多層ビア、伝導層、プラグ、パッド、および／または任意の他の適切な導電性構造を含む任意の適切な導電性構造を含むことができる。周辺相互接続層５２０の誘電体層は、単層構造または多層構造を有することができ、限定するものではないが、酸化シリコン、窒化シリコン、酸化窒化シリコン、ドープ酸化シリコン、またはそれらの任意の組み合わせを含有する誘電材料を含む。
第２のチップ５００Ｂは、第２のボンディング界面５２４を含むことができ、この第２のボンディング界面５２４は、Ｘ方向（横方向、例えば、ＷＬ方向またはＢＬ方向）に横に延びる横上面（ｌａｔｅｒａｌ ｔｏｐ ｓｕｒｆａｃｅ）であり得る。いくつかの実施形態では、第１のチップ５００Ａの第１のボンディング面５３４は、第２のチップ５００Ｂの第２のボンディング面５２４に結合される。すなわち、周辺相互接続層５２０およびアレイ相互接続５３０は、面と向かい合うやり方で結合することができる。したがって、図５Ｂに示されるように、第１のチップ５００Ａおよび第２のチップ５００Ｂは、３Ｄメモリデバイス５００Ｃを形成するようにボンディング界面５５５において結合され得る。
ボンディング界面５５５は、周辺相互接続層５２０とアレイ相互接続５３０の間にある。すなわち、ボンディング界面５５５は、窒化シリコン層と酸化シリコン層の間などの２つの誘電体層間にあり得る。ボンディング界面５５５は、２つの金属（例えば、Ｃｕ）層間などの２つの伝導層間にあることもできる。いくつかの実施形態では、ボンディング界面は、誘電体層間の界面と伝導層間の界面の両方を含む。いくつかの実施形態では、第１のチップ５００Ａ内の１つまたは複数の相互接続構造５３２および第２のチップ５００Ｂ内の１つまたは複数の相互接続構造５２２は、第１のチップ５００Ａ内の１つまたは複数のＴＡＣ５２６と第２のチップ５００Ｂ内の周辺回路と電気的に相互接続するためにボンディング界面５５５において互いに接触させることができる。
ボンディング界面５５５は、図５Ａに示されるように、ボンディング界面、例えば、第１のボンディング面５３４および第２の面５２４の両側の誘電体層および／または伝導層の間の化学結合によって形成され得る。ボンディング界面５５５は、ボンディング界面の両側の誘電体層および／または伝導層の間の物理的相互作用（例えば、相互拡散）によって形成され得る。いくつかの実施形態では、ボンディング界面は、ボンディングプロセス前のボンディング界面の両側から表面のプラズマ処理または熱処理を行った後に形成される。
第１の基板の裏側の結合用貫通コンタクト穴を用いることによって、相互接続構造のパッド層は、アレイデバイスに対応する第１の基板の裏面上に形成することができる。パッド層が第１の基板の周囲領域ではなく第１の基板の裏面上に形成されるので、３Ｄメモリデバイスのサイズを減少させることができ、３Ｄメモリデバイスの統合度を向上させ得る。
図６Ａ～図６Ｂを参照すると、本開示のいくつかの実施形態による３Ｄメモリデバイスを形成する例示的な方法の概略的な流れ図が示されている。図６Ａ～図６Ｂに示された動作は網羅的ではなく、示した動作のいずれかの前、後、または間に他の動作が実行されてもよいことを理解されたい。図７Ａ～図７Ｃは、本開示のいくつかの他の実施形態による図６Ａ～図６Ｂに示された方法のいくつかの製造段階における別の例示的な３Ｄメモリデバイスの概略断面図を示す。
図６Ａを参照すると、いくつかの実施形態によるアレイデバイスおよびアレイ相互接続層を形成する例示的な方法６００Ａの流れ図が示されている。図６Ａに示されるように、方法６００Ａは、交互誘電体スタックが第１の基板上に形成される動作６０４において始まる。いくつかの実施形態では、第１の基板は、単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属多層基板等などの任意の適切な構造を有する任意の適切な半導体基板であり得る。
複数の誘電体層ペア（本明細書中において「交互誘電体スタック」とも呼ばれる）は、第１の基板上に形成することができる。交互誘電体スタックは、第１の誘電体層および第１の誘電体層とは異なる第２の誘電体層の交互スタックを含むことができる。いくつかの実施形態では、各誘電体層ペアは、窒化シリコンの層および酸化シリコンの層を含む。いくつかの実施形態では、交互誘電体スタック内に異なる材料で作製されるとともに異なる厚さを有する誘電体層ペアよりも多くの層がある。交互誘電体スタックは、限定するものではないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含む１つまたは複数の薄膜堆積プロセスによって形成することができる。
方法６００Ａは、階段構造を交互誘電体スタックの１つまたは複数の縁部に形成する動作６０６へ進む。いくつかの実施形態では、トリムエッチプロセスが、階段構造を複数のレベルで形成するために（横方向に）交互誘電体スタックの少なくとも１つの側部に行うことができる。各レベルは、交互する第１の誘電体層と第２の誘電体層を有する１つまたは複数の誘電体層ペアを含むことができる。
方法６００Ａは、複数のチャネル構造および１つまたは複数のバリア構造を形成する動作６０８へ進む。各チャネル構造および各バリア構造は、交互誘電体スタックを通じて垂直に延びることができる。
いくつかの実施形態では、チャネル構造を形成する製造プロセスは、例えば、ウェットエッチングおよび／またはドライエッチングによって交互誘電体スタックを通じて垂直に延びるチャネル穴を形成するステップを含む。いくつかの実施形態では、チャネル構造を形成する製造プロセスは、交互誘電体スタック内の半導体チャネルと誘電体層ペアの間の半導体チャネルおよびメモリ膜を形成するステップをさらに含む。半導体チャネルは、ポリシリコンなどの半導体材料で構成され得る。メモリ膜は、トンネル層、記録層、およびブロッキング層の組み合わせなどの複合誘電体層であり得る。
トンネル層は、限定するものではないが、酸化シリコン、窒化シリコン、酸化窒化シリコン、またはそれらの任意の組み合わせを含む誘電材料で構成することができる。半導体チャネルからの電子またはホールは、トンネル層を通じて記録層へトンネルすることができる。記録層は、メモリ動作にために電荷を保存する材料を含むことができる。記録層材料は、限定されるものではないが、窒化シリコン、酸化窒化シリコン、酸化シリコンと窒化シリコンの組み合わせ、またはそれらの任意の組み合わせを含む。ブロッキング層は、限定するものではないが、酸化シリコン、または酸化シリコン／窒化シリコン／酸化シリコン（ＯＮＯ）の組み合わせを含む誘電材料で構成され得る。ブロッキング層は、酸化アルミニウム（Ａｌ２Ｏ３）層などの高－ｋ誘電体層をさらに含むことができる。半導体チャネルおよびメモリ膜は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって形成され得る。
いくつかの実施形態では、バリア構造を形成する製造プロセスは、チャネル構造を形成する製造プロセスと同様におよび同時に行われ、それによって製造の複雑さおよびコストを減少させる。いくつかの他の実施形態では、チャネル構造およびバリア構造は、異なる製造ステップにおいて形成され、それによってバリア構造はチャネル構造を充填する材料とは異なる材料で充填され得る。
いくつかの実施形態では、バリア構造を形成する製造プロセスは、例えば、ウェットエッチングおよび／またはドライエッチングによって交互誘電体スタックを通じて垂直に延びるトレンチを形成するステップを含む。交互誘電体スタックを通じてトレンチが形成された後、１つまたは複数の薄膜堆積プロセスが、限定するものではないが、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化シリコン／窒化シリコン／酸化シリコン（ＯＮＯ）、酸化アルミニウム（Ａｌ２Ｏ３）など、またはそれらの任意の組み合わせを含む誘電材料でトレンチを充填するように実行され得る。
１つまたは複数のバリア構造を形成することによって、交互誘電体スタックは、（いくつかの実施形態における交互誘電体スタックの縁部と共に）少なくともバリア構造によってそれぞれ横から取り囲まれている１つまたは複数の内側領域と、チャネル構造および／またはワード線コンタクトを形成できる外側領域という２つのタイプの領域に隔てられ得る。各内側領域は、第１の基板における開口部に対応することに留意されたい。
いくつかの実施形態では、少なくとも１つの内側領域は、図２に関連して上述されたようにＢＬ ＴＡＣ構造を形成するように使用することができる。したがって、そのような内側領域を取り囲むバリア構造は、ＷＬ方向に沿って延びる２つの平行なバリア壁を含むことができる。
いくつかの実施形態では、少なくとも１つの内側領域は、図３Ａまたは図３Ｂに関連して上述されたようにＢＬ ＴＡＣ構造を形成するように使用することができる。したがって、そのような内側領域を取り囲むバリア構造は、長方形を有することができる。ＢＬ方向のバリア構造の幅は、続くプロセスにおいて形成される２つの隣り合ったスリット構造間の距離よりも大きくすることができる。
いくつかの実施形態では、少なくとも１つの内側領域は、図３Ｃまたは図３Ｄに関連して上述されたようにＢＬ ＴＡＣ構造を形成するように使用することができる。したがって、そのような内側領域を取り囲むバリア構造は、長方形を有することができる。ＢＬ方向のバリア構造の幅は、続くプロセスにおいて形成される２つの隣り合ったスリット構造間の距離よりも小さくすることができる。
いくつかの実施形態では、少なくとも１つの内側領域は、図４Ａに関連して上述されたようにＳＳ ＴＡＣ構造を形成するように使用することができる。したがって、そのような内側領域を隔てるバリア構造は、階段構造の縁部に面する１つの開いた縁部を有する長方形を有することができる。ＢＬ方向のバリア構造の幅は、続くプロセスにおいて形成される２つの隣り合ったスリット構造間の距離よりも大きくすることができる。
いくつかの実施形態では、少なくとも１つの内側領域は、図４Ｂに関連して上述されたように、ＳＳ ＴＡＣ構造を形成するように使用することができる。したがって、そのような内側領域を隔てるバリア構造は、階段構造の縁部に面する１つの開いた縁部を有する長方形を有することができる。ＢＬ方向のバリア構造の幅は、続くプロセスにおいて階段領域内に形成される２つの隣り合ったスリット構造間の最大距離よりも小さくすることができる。
いくつかの実施形態では、ダミーチャネル構造は、チャネル構造と同時に形成され得る。ダミーチャネル構造は、交互層スタックを通じて垂直に延びることができるとともに、チャネル構造の材料と同じ材料で充填できる。チャネル構造とは異なり、コンタクトは、３Ｄメモリデバイスの他の構成要素との電気的接続を与えるためにダミーチャネル構造上に形成されない。したがって、ダミーチャネル構造は、３Ｄメモリデバイスにメモリセルを形成するために使用できない。
方法６００Ａは、複数のスリットを形成し、交互誘電体スタックの一部における第１の誘電体層を複数のスリットを通じて伝導層と置き換える動作６１０へ進む。例えば、まず、ＷＬ方向に延びる複数の平行スリットは、外側エリア内の交互誘電体スタックを通じて誘電体（例えば、酸化シリコンおよび窒化シリコン）のウェットエッチングおよび／またはドライエッチングによって形成できる。いくつかの実施形態では、次いで、例えば、スリットを通じたイオン注入および／または熱拡散によって、ドープ領域は、各スリットの下の第１の基板に形成される。いくつかの実施形態によれば、ドープ領域は、より早期の製造段階において、例えばスリットの形成前に、形成することができることを理解されよう。
いくつかの実施形態では、形成されたスリットは、交互誘電体スタックの外側エリア内において、第１の誘電体層（例えば、窒化シリコン）を伝導層（例えば、Ｗ）と置き換えるゲートリプレースメントプロセス（「ワード線リプレースメント」プロセスとしても知られている）に使用される。ゲートリプレースメントは、バリア構造の形成により、交互誘電体スタックの外側エリア内でのみ行われ、内側エリア内では行われないことに留意されたい。バリア構造はゲートリプレースメントプロセスのエッチングステップによってエッチングできない充填材料であるので、このバリア構造は、交互誘電体スタックの内側エリア内の第１の誘電体層（例えば、窒化シリコン）のエッチングを防ぐことができる。
結果として、ゲートリプレースメントプロセスの後、領域の外側における交互誘電体スタックを変更することは、交互導体／誘電体スタックを変更することになる。伝導層を有する第１の誘電体層のリプレースメントは、第２の誘電体層（例えば、酸化シリコン）に対して選択的に第１の誘電体層（例えば、窒化シリコン）をウェットエッチングし、構造を伝導層（例えば、Ｗ）で充填することによって行われ得る。伝導層は、ＰＶＤ、ＣＶＤ、ＡＬＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって充填され得る。伝導層は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組み合わせを含む伝導性材料で構成され得る。形成された交互導体／誘電体スタックおよび残りの交互誘電体スタックは、交互スタックを構成することができる。
方法６００Ａは、ＰＶＤ、ＣＶＤ、ＡＬＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって伝導性材料をスリットに充填（例えば、堆積）することによってスリット構造を形成する動作６１２へ進む。スリット構造は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組み合わせを含む伝導性材料で構成され得る。いくつかの実施形態では、絶縁の目的で、誘電体層（例えば、酸化シリコン層）は、まず、スリット構造の伝導性材料と交互導体／誘電体スタック内のスリット構造を囲む伝導層との間に形成される。スリット構造の下端は、ドープ領域に接触し得る。
方法６００Ａは、複数のＴＡＣを交互誘電体スタックを通じて形成する動作６１４へ進む。ＴＡＣは、まず（例えば、ウェットエッチングおよび／またはドライエッチングによって）垂直開口部をエッチングし、それに続いてＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせを用いて開口部を伝導性材料で充填することによって１つまたは複数の内側領域内に形成することができる。局所的なコンタクトを充填するのに使用される伝導性材料は、限定するものではないがＷ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組み合わせを含み得る。いくつかの実施形態では、バリア層、接着層、および／またはシード層として機能する開口部を充填するために、他の伝導性材料を使用することもできる。
ＴＡＣは、交互誘電体スタックの厚さ全体を通じてエッチングすることによって形成することができる。交互誘電体スタックは、酸化シリコンと窒化シリコンなどの誘電体の交互層を含むので、ＴＡＣの開口部は、誘電材料の深堀りエッチングによって（例えば、深堀り反応性イオンエッチング（ＤＲＩＥ： ｄｅｅｐ ｒｅａｃｔｉｖｅ－ｉｏｎ ｅｔｃｈｉｎｇ）プロセス、または任意の他の適切な異方性エッチングプロセスによって）形成され得る。いくつかの実施形態では、ＴＡＣはゲートリプレースメント後に形成されるが、ゲートリプレースメントプロセスによって影響を受けない（交互導体／誘電体スタックに変えられない）交互誘電体スタックのエリアを保存することによって、ＴＡＣは、（なんらの伝導層を通過することもなく）誘電体層を通じてさらに形成され、これにより製造プロセスを簡単化し、コストを減少させる。
方法６００Ａは、アレイ相互接続層を交互スタック上に形成する動作６１６へ進む。アレイ相互接続層は、ＴＡＣと周辺回路などの３Ｄメモリデバイスの他の部分との間で電気信号を伝達するために使用され得る。いくつかの実施形態では、アレイ相互接続層を形成する製造プロセスは、誘電体層を形成し、それに続いて複数の相互接続構造を形成することを含む。相互接続構造のうちの１つまたは複数は、それぞれ、ＴＡＣと接触することができる。
誘電体層は、酸化シリコン、窒化シリコン、酸化窒化シリコン、またはそれらの任意の組み合わせなどの誘電材料の１つまたは複数の層を含むことができる。相互接続構造は、限定するものではないが、コンタクト、単層／多層ビア、導電線、プラグ、パッド、および／または限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含有する伝導性材料によって作製される任意の他の適切な導電性構造で構成することができる。
いくつかの実施形態では、相互接続構造を形成する製造プロセスは、誘電体層に開口部を形成するステップと、それに続いて開口部を伝導性材料で充填するステップとを含む。誘電体層内の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって伝導性材料で充填され得る。いくつかの実施形態では、相互接続構造を形成する製造プロセスは、誘電体層内に１つまたは複数の伝導層および１つまたは複数のコンタクト層を形成するステップをさらに含む。伝導層および導体コンタクト層は、任意の適切な知られているＢＥＯＬ方法によって形成され得る。
図６Ｂを参照すると、いくつかの実施形態による周辺回路および周辺相互接続層を形成する例示的な方法６００Ｂの流れ図が示されている。図６Ｂに示されるように、方法６００Ｂは、周辺回路を第２の基板上に形成する動作６２２で開始する。いくつかの実施形態では、第２の基板は、単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属多層基板等などの任意の適切な構造を有する任意の適切な半導体基板とすることができる。
周辺回路は、第２の基板上に形成された任意の適切な周辺デバイスと、周辺デバイス間の任意の適切な相互接続回路とを含むことができる。１つまたは複数の周辺デバイスおよび／または相互接続回路は、限定するものではないが、フォトリソグラフィ、ドライ／ウェットエッチ、薄膜堆積、熱成長、注入、ＣＭＰ、またはそれらの任意の組み合わせを含む複数のプロセスステップによって形成できる。
方法６００Ｂは、周辺相互接続層を周辺回路上に形成する動作６２４へ進む。周辺相互接続層は、周辺回路の上方の誘電体層および誘電体層内に形成された１つまたは複数の相互接続構造を含んでもよい。誘電体層は、酸化シリコン、窒化シリコン、酸化窒化シリコン、またはそれらの任意の組み合わせなどの誘電材料の１つまたは複数の層を含んでもよい。相互接続構造は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含有する伝導性材料によって作製される限定するものではないが、コンタクト、単層／多層ビア、導電線、プラグ、パッド、および／または任意の他の適切な導電性構造を含むことができる。
いくつかの実施形態では、相互接続構造は、任意の適切な知られているミドルエンドオブライン（ＭＥＯＬ： ｍｉｄｄｌｅ－ｅｎｄ－ｏｆ－ｌｉｎｅ）方法を用いることによって形成することができる。例えば、相互接続構造を形成する製造プロセスは、誘電体層に開口部を形成するステップと、それに続いて開口部を伝導性材料で充填するステップとを含むことができる。誘電体層内の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって伝導性材料で充填され得る。さらに、相互接続構造を形成する製造プロセスは、誘電体層内に１つまたは複数の伝導層および１つまたは複数のコンタクト層を形成するステップを含むことができる。伝導層および導体コンタクト層は、限定するものではないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解メッキ、無電解メッキ、またはそれらの任意の組み合わせを含む１つまたは複数の薄膜堆積プロセスによって堆積された導体材料で構成され得る。伝導層およびコンタクト層を形成する製造プロセスは、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチ、またはそれらの任意の組み合わせを含むこともできる。
図７Ａに示されるように、誘電体層７４０は第２の基板７５０上に形成され、一方、複数の相互接続構造７４２は、誘電体層７４０内に形成される。周辺回路は、図７Ａに示されていないことに留意されたい。複数の相互接続構造７４２は、周辺回路と電気的に接触している。
方法６００Ｂは、（例えば、第１の基板を逆さまにひっくり返すことによって）アレイデバイス（およびアレイ相互接続層）を第１の基板の下方に配置する（またはさもなければ配設する）動作６２６へ進み、アレイ相互接続層は、周辺相互接続層と並べられる。図７Ａに示されるように、アレイ相互接続層７３０は、第２のシリコン基板７１０の下方に置かれ得る。ＴＡＣ７２６は、交互スタック７２０を貫くことができる。いくつかの実施形態では、アレイ相互接続層７３０を周辺相互接続層７４０と並べることは、アレイ相互接続層７３０内の相互接続構造７３３を周辺相互接続層７４０内の相互接続構造７４２と並べることによって行われる。結果として、相互接続構造７３３は、続く動作においてアレイデバイスが周辺回路と接合されるときに、相互接続構造７４２に電気的に接触することができる。
方法６００Ｂは、図６Ｂに示されるように、アレイ相互接続層を周辺相互接続層と接合する動作６２８へ進む。アレイ相互接続層は、第１および第２の基板をフリップチップボンディングすることによって周辺相互接続層と接合することができる。いくつかの実施形態では、アレイ相互接続層および周辺相互接続層は、面と向かい合うやり方で第１の基板および第２の基板のハイブリッドボンディングによって接合され、それによってアレイ相互接続層は、結果として得られる３Ｄメモリデバイス内の周辺相互接続層の上方にあり、これと接触する。
ハイブリッドボンディング（「金属／誘電体ハイブリッドボンディング」としても知られている）は、金属－金属ボンディングおよび誘電体－誘電体ボンディングを同時に得る（例えば、はんだまたは接着剤などの中間層を用いることなく表面間にボンディングを形成する）ダイレクトボンディング技術であり得る。図７Ｂに示されるように、アレイ相互接続層７３０は、周辺相互接続層７４０と接合でき、それによってボンディング界面７３４を形成する。
いくつかの実施形態では、処理プロセスは、２つの相互接続層の接合プロセス前または最中にアレイ相互接続層７３０と周辺相互接続層７４０の間のボンディング強度を強化するために使用され得る。いくつかの実施形態では、アレイ相互接続層７３０および周辺相互接続層７４０内の各誘電体層は酸化シリコンまたは窒化シリコンで構成されている。例えば、プラズマ処理は、２つの相互接続層の表面が２つの誘電体層間の化学結合を形成するようにアレイ相互接続層７３０および周辺相互接続層７４０の各表面を処理するために使用され得る。別の例として、ウェットプロセスが、２つの相互接続層の表面が好ましい化学結合を形成して２つの誘電体層間のボンディング強度を強化するように、アレイ相互接続層７３０および周辺相互接続層７４０の各表面を処理するために使用され得る。さらに別の例として、熱プロセスは、約２５０℃から約６００℃（例えば、２５０℃から６００℃）の温度において行われ得る。熱プロセスは、相互接続構造７３３と７４２の間の相互拡散を引き起こし得る。結果として、対応する相互接続構造７３３および７４２は、接合プロセスの後に混合され得る。いくつかの実施形態では、相互接続構造７３３および７４２は、それぞれＣｕを含有し得る。
方法６００Ｂは、図６Ｂに示されたように、薄くされた第１の基板がアレイデバイス（例えば、ＮＡＮＤストリングス）の上方の半導体層として働くように第１の基板が薄くされる動作６３０へ進む。図７Ｃに示されるように、薄くされた第１の基板７１０は、単結晶シリコン層であり得る。いくつかの実施形態では、薄くするプロセスの後、単結晶シリコン層７１０は、約５ｎｍから約５０μｍの間（例えば、５ｎｍ、５０ｎｍ、５００ｎｍ、５μｍ、５０μｍ、これらの値のいずれかによる下端で境界とされた任意の範囲、またはこれらの値のうちのいずれか２つによって定められる任意の範囲内）の厚さを有する。第１の基板７１０は、限定するものではないが、ウェハ研削、ドライエッチング、ウェットエッチング、ＣＭＰ、任意の他の適切なプロセス、またはそれらの任意の組み合わせを含むプロセスによって薄くされ得る。
方法６００Ｂは、図６Ｂに示されるように、ＢＥＯＬ相互接続層が半導体層上方に形成され得る動作６３２へ進む。図７Ｃに示されるように、ＢＥＯＬ相互接続層は、第１の基板７１０の上方に形成される。ＢＥＯＬ相互接続層は、第１の基板７１０に重なる誘電体層７６０と、誘電体層７６０内の複数の相互接続構造７６２とを含むことができる。
いくつかの実施形態では、相互接続構造７６２の製造プロセスは、１つまたは複数のコンタクト層、伝導層、および／またはパッド層を誘電体層に形成するために別々のプロセスステップを含むことができる。誘電体層７６０は、別個のプロセスステップにおいて形成された複数の誘電体層の組み合わせであってもよい。相互接続構造７６２は、限定するものではないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む導体材料で構成することができる。いくつかの実施形態では、相互接続構造７６２の製造プロセスは、第１の基板７１０に１つまたは複数の開口部を形成するステップをさらに含む。１つまたは複数の開口部は、１つまたは複数の貫通アレイコンタクトＴＡＣ構造（例えば、図２に示されるようなワード線（ＷＬ）ＴＡＣ構造、図３Ａ～図３Ｄに示されるようなビット線（ＢＬ）ＴＡＣ構造、および図４Ａ～図４Ｂに示されるような階段構造（ＳＳ）ＴＡＣ構造）に対応し得る。したがって、１つまたは複数の相互接続構造７６２は、誘電体層７６０および第１の基板７１０を貫き、それぞれＴＡＣ７２６に電気的に接続される。したがって、ＴＡＣ７２６は、接合されたアレイおよび／または周辺回路と外部回路またはデバイスとの間の電気信号を伝達するために、外部回路またはデバイスを電気的に相互接続するために使用され得る。
本開示による様々な実施形態は、他の３Ｄメモリデバイスと比較してより小さいダイサイズ、より高いデバイス密度、および改善された性能を有する３Ｄメモリデバイスを提供する。周辺回路の上方にアレイデバイスおよびＢＥＯＬ相互接続を垂直にスタックすることによって、３Ｄメモリデバイスの密度は増大し得る。貫通アレイコンタクト（ＴＡＣ）構造にメモリアレイを与えることによって、（例えば、電力バスおよび金属ルーティングのための）スタックしたアレイデバイスと周辺デバイスとの間の垂直相互接続が実現されて金属レベルを減少させるとともにダイサイズを縮小させることができる。いくつかの実施形態では、本明細書中に開示された貫通アレイコンタクト構造は、交互誘電体層のスタックを通じて形成され、これは、交互する導体および誘電体層のスタックと比較して、貫通穴を内部に形成するためにより容易にエッチングすることができ、それによってプロセスの複雑さおよび製造コストを減少させる。
したがって、本発明の一態様は、第１の基板上に配設される交互層スタックを含む３次元（３Ｄ）ＮＡＮＤメモリデバイスを開示する。交互層スタックは、複数の誘電体層ペアを備える交互誘電体スタックを含む第１の領域、および複数の導体／誘電体層ペアを備える交互導体／誘電体スタックを含む第２の領域を含むことができる。３Ｄ ＮＡＮＤメモリデバイスは、第１の領域を第２の領域から横に隔てるように交互層スタックを通じて垂直に延びるバリア構造と、第１の領域内の複数の貫通アレイコンタクトとをさらに含む。各貫通アレイコンタクトは、交互誘電体スタックを通じて垂直に延びる。３Ｄ ＮＡＮＤメモリデバイスは、第１の基板とは反対側の交互層スタックの端部における交互層スタック上に配設されるアレイ相互接続層をさらに含む。アレイ相互接続層は、少なくとも１つの貫通アレイコンタクトと電気的に接続されている少なくとも１つの第１の相互接続構造を含む。３Ｄ ＮＡＮＤメモリデバイスは、第２の基板上に形成された周辺回路と、少なくとも１つの周辺回路上の周辺相互接続層とをさらに含み、周辺回路と電気的に接続されている少なくとも１つの第２の相互接続構造を含む。アレイ相互接続層は、周辺回路が、少なくとも１つの第１の相互接続構造および少なくとも１つの第２の相互接続構造を通じて複数のうちの少なくとも１つと電気的に接続されているように、周辺相互接続層上に結合される。
バリア構造は、酸化シリコンおよび窒化シリコンで構成される。複数の誘電体層ペアの各々は、酸化シリコン層および窒化シリコン層で構成され、複数の導体／誘電体層ペアの各々は、金属層および酸化シリコン層で構成される。複数の誘電体層ペアの個数は、少なくとも３２個であり、複数の導体／誘電体層ペアの個数は、少なくとも３２個である。
３Ｄ ＮＡＮＤメモリデバイスは、交互導体／誘電体スタックを複数のメモリフィンガーに分割するように、交互導体／誘電体スタックを通じて垂直におよびワード線方向に沿って横にそれぞれ延びる複数のスリット構造をさらに含む。
いくつかの実施形態では、バリア構造は、ワード線方向に沿って横に延びる。第１の領域は、バリア構造によって第２の領域から隔てられ、２つの隣り合ったスリット構造間に挟まれる。
いくつかの実施形態では、バリア構造は、第１の領域を第２の領域から横に隔てるように、ワード線方向とは異なるビット線方向に沿って横に延びる。ビット線方向は、ワード線方向に直交してもよい。
いくつかの実施形態では、ビット線方向のバリア構造によって取り囲まれている第１の領域の幅は、２つの隣り合ったスリット構造間の距離よりも大きくてもよい。
いくつかの実施形態では、バリア構造によって取り囲まれている第１の領域は、ワード線方向に２つの上部選択ゲート階段領域間で挟まれてもよい。各上部選択ゲート階段領域内の第１の基板から離れている交互導体／誘電体スタックの少なくとも上部２つの層は、階段構造を有してもよい。上部選択ゲート階段領域内の階段構造上の少なくとも１つの伝導層は、第２の領域内の交互導体／誘電体スタックの上方にあるとともにワード線方向にバリア構造によって取り囲まれている第１の領域の両側にある上部セレクトゲートを相互接続するように構成されている。
３Ｄ ＮＡＮＤメモリデバイスは、対応するバリア構造によって取り囲まれている少なくとも２つの第１の領域であって、各第１の領域がビット線方向に沿って平行に延びる、少なくとも２つの第１の領域をさらに含む。
３Ｄ ＮＡＮＤメモリデバイスは、複数の第１の領域がビット線方向に並べられるように第２の領域から複数の第１の領域を取り囲む複数のバリア構造をさらに含む。複数の第１の領域の各々は、ビット線方向に２つの隣り合ったスリット構造間に挟まれる。いくつかの実施形態では、複数の第１の領域は、ビット線方向に少なくとも２つの列を形成するように並べられる。
いくつかの実施形態では、ビット線方向に２つの隣り合ったバリア構造によって挟まれている少なくとも１つのスリット構造は、ギャップを含み、少なくとも１つのスリット構造は、複数のメモリフィンガーのうちの隣り合ったメモリフィンガーのワード線を相互接続するように構成されている。
いくつかの実施形態では、第１の領域は、ビット線方向に沿った交互導体／誘電体層スタックの縁部上の階段構造からバリア構造によって隔てられている。バリア構造の開口部は、ビット線方向に沿って交互層スタックの縁部にある。
いくつかの実施形態では、ビット線方向の第１の領域の幅は、２つの隣り合ったスリット構造間の距離よりも大きい。
いくつかの実施形態では、ビット線方向の第１の領域の幅は、ビット線方向に沿った交互層スタックの縁部上の階段構造内の２つの隣り合ったスリット構造間の最大距離よりも小さい。
３Ｄメモリデバイスは、バリア構造に隣接した複数のダミーチャネル構造であって、各ダミーチャネル構造は、交互導体／誘電体スタックを通じて垂直に延びる、複数のダミーチャネル構造をさらに含んでもよい。
本開示の別の態様は、３次元（３Ｄ）ＮＡＮＤメモリデバイスを形成する方法を提供する。方法は、複数の誘電体層ペアを備える交互誘電体スタックであって、複数の誘電体層ペアの各々は、第１の誘電体層、および第１の誘電体層とは異なる第２の誘電体層を含む、交互誘電体スタックを、第１の基板上に形成するステップと、交互誘電体スタックを通じて垂直にそれぞれ延びる少なくとも１つのバリア構造であって、交互誘電体スタックを少なくともバリア構造によって横から取り囲まれている少なくとも１つの第１の領域と第２の領域とに分離する少なくとも１つのバリア構造を形成するステップと、複数の導体／誘電体層ペアを備える交互導体／誘電体スタックを形成するように、複数のスリットを形成し、スリットを通じて、交互誘電体スタックの第２の部分内の第１の誘電体層を導体層と置き換えるステップと、複数のスリット構造を形成するように伝導性材料をスリットの中に堆積させるステップと、第１の領域内の複数の貫通アレイコンタクトであって、各貫通アレイコンタクトが交互誘電体スタックを通じて垂直に延びる貫通アレイコンタクトを形成するステップと、交互層スタック上にかつ少なくとも１つの貫通アレイコンタクトと電気的に接続されている少なくとも１つの第１の相互接続構造を含むアレイ相互接続層を形成するステップと、周辺回路が少なくとも１つの第１の相互接続構造および少なくとも１つの第２の相互接続構造を通じて複数のうちの少なくとも１つと電気的に接続されているように第２の基板上に形成された周辺回路と電気的に接続されている少なくとも１つの第２の相互接続構造を含みかつ第２の基板上にある周辺相互接続層にアレイ相互接続層を結合するステップとを含んでもよい。
方法は、アレイ相互接続層を周辺相互接続層に結合する前に、第２の基板上に周辺回路を形成するステップと、周辺相互接続層内の少なくとも１つの第２の相互接続構造が周辺回路に電気的に接続されるように、周辺回路上に周辺相互接続層を形成するステップと、少なくとも１つの第１の相互接続構造がそれぞれ少なくとも１つの第２の相互接続構造に対応するように、アレイ相互接続層および周辺相互接続層を配設するステップとをさらに含むことができる。
方法は、スリットを形成するステップの前に、各スリット構造を対応するドープ領域と接触させるように、第１の基板に複数のドープ領域を形成するステップをさらに含むことができる。
方法は、交互導体／誘電体スタックを複数のメモリフィンガーに分割するように、ワード線方向に沿って延びる複数のスリット構造を横に形成するステップをさらに含むことができる。
方法は、第１の領域が２つの平行なバリア構造によって第２の領域から隔てられているとともに２つの隣り合ったスリット構造間に挟まれるように、ワード線方向に沿って延びるように２つの平行なバリア構造を横に形成するステップをさらに含むことができる。
方法は、第１の領域を第２の領域から横に隔てるように、ワード線方向とは異なるビット線方向に沿って横に延びるバリア構造を形成するステップをさらに含むことができる。
方法は、ワード線方向に直交するビット線方向に沿って横に延びるようにバリア構造を形成するステップをさらに含むことができる。
方法は、バリア構造によって取り囲まれている第１の領域のビット線方向の幅が２つの隣り合ったスリット構造間の距離よりも大きいようにバリア構造を形成するステップをさらに含むことができる。
方法は、バリア構造に隣接した交互誘電体スタックに階段構造を形成するステップをさらに含むことができる。
方法は、第２の領域内の交互導体／誘電体スタックの上方にあるともにワード線方向にバリア構造によって取り囲まれている第１の領域の両側にある上部セレクトゲートを相互接続するように、バリア構造に隣接した階段構造上に少なくとも１つの伝導層を形成するステップをさらに含むことができる。
方法は、ビット線方向に沿って平行に延びる少なくとも２つの第１の領域を取り囲むように少なくとも２つのバリア構造を形成するステップをさらに含むことができる。
方法は、複数の第１の領域の各々がビット線方向に２つの隣り合ったスリット構造間に挟まれるように、第２の領域からビット線方向に並べられている複数の第１の領域を取り囲む複数のバリア構造を形成するステップをさらに含むことができる。
方法は、複数のバリア構造によって取り囲まれている複数の第１の領域がビット線方向に少なくとも２つとして並べられるように、複数のバリア構造を形成するステップをさらに含むことができる。
方法は、隣り合ったメモリフィンガーのワード線を相互接続するように、ビット線方向に２つの隣り合ったバリア構造によって挟まれている少なくとも１つのスリット構造にギャップを形成するステップをさらに含むことができる。
方法は、交互スタックの縁部にある階段構造内の第１の領域を隔てるようにバリア構造を形成するステップをさらに含むことができる。バリア構造の開口部は、ワード線方向とは異なるビット線方向に沿って交互層スタックの縁部にあってもよい。
方法は、ビット線方向の第１の領域の幅が２つの隣り合ったスリット構造間の距離よりも大きいように、バリア構造を形成するステップをさらに含むことができる。
方法は、ビット線方向の第１の領域の幅が階段構造内の２つの隣り合ったスリット構造間の最大距離よりも小さいように、バリア構造を形成するステップをさらに含むことができる。
方法は、バリア構造に隣接した複数のダミーチャネル構造であって、各ダミーチャネル構造は、交互導体／誘電体スタックを通じて垂直に延びる、複数のダミーチャネル構造を形成するステップをさらに含むことができる。
特定の実施形態の前述の説明は、本開示の一般的性質を十分に明らかにするので、他の者は、当業者内の知識を適用することによって、本開示の一般的概念から逸脱することなく、過度な実験なしで、そのような特定の実施形態を様々な用途に容易に修正および／または適合することができる。したがって、本明細書に示された教示および案内に基づく、そのような適合および修正は、開示された実施形態の意味および均等の範囲内にあると意図される。本明細書中の術語または専門用語は、説明のためのものであり、限定のためのものではなく、本明細書の術語または専門用語が教示および案内に鑑みて当業者によって解釈されるようになっていることを理解されたい。
本開示の実施形態は、特定の機能およびそれらの関係の実施を示す機能的な構成ブロックを用いて上記説明されている。これらの機能的な構成ブロックの境界は説明を簡単にするために本明細書中に任意に定められたものである。特定の機能およびそれらの関係が適切に実行される限り、代替の境界が定められてもよい。
概要および要約の章は、本発明者によって考えられた１つまたは複数の、しかし必ずしも全部ではない例示的な本開示の実施形態を述べることができ、したがって形はどうであれ本開示および添付の特許請求の範囲を限定することが意図されるものではない。
本開示の広さおよび範囲は、上記の例示的な実施形態のいずれかによって限定されるべきではなく、添付の特許請求の範囲およびそれの均等物のみにより定められるべきである。
１００ ３Ｄメモリデバイス、メモリ
１１０ メモリプレーン
１１５ メモリブロック
１２０ コンタクトパッド
１３０ 領域
１４０ 領域
１５０ 領域
１６０ ビット線（ＢＬ）ＴＡＣ領域、ＢＬ ＴＡＣ領域
１７０ ワード線（ＷＬ）ＴＡＣ領域
１７２ ＷＬ ＴＡＣ領域
１８０ 階段構造（ＳＳ）ＴＡＣ領域
２００ 領域
２１０ チャネル構造領域
２１２ チャネル構造
２１４ スリット構造
２２２ ダミーチャネル構造
２２４ バリア構造
２２６ 複数のＴＡＣ
２３３ ビット線（ＢＬ）ＴＡＣ領域、ＢＬ ＴＡＣ領域、ＴＡＣ領域
２４２ メモリフィンガー
２４６ ダミーメモリフィンガー
２５５ 上部セレクトゲートカット
３００Ａ 領域
３００Ｂ 領域
３００Ｃ 領域
３１２ チャネル構造、チャネル構造
３１４ スリット構造
３１６ スリット構造
３１８ ギャップ
３２０ チャネル構造領域
３２２ ダミーチャネル構造
３２４ バリア構造
３２６ ＴＡＣ
３３０ 上部選択ゲート（ＴＳＧ）階段領域、ＴＳＧ階段領域
３４２ メモリフィンガー
３４４ メモリフィンガー
３５０ ダミーチャネル領域
３５５ 上部セレクトゲートカット
３７２ ワード線（ＷＬ）ＴＡＣ領域、ＷＬ ＴＡＣ領域
３７６ ワード線（ＷＬ）ＴＡＣ領域、ＷＬ ＴＡＣ領域
４００Ａ 領域
４００Ｂ 領域
４１０ 階段領域
４１２ チャネル構造
４１４ スリット構造
４１６ スリット構造
４１８ ギャップ
４２０ チャネル構造領域
４２４ バリア構造
４２６ 複数のＴＡＣ、ＴＡＣ
４３２ ワード線コンタクト
４４２ メモリフィンガー
４４４ メモリフィンガー
４８２ 階段構造（ＳＳ）ＴＡＣ領域、ＳＳ ＴＡＣ領域
４８４ 階段構造（ＳＳ）ＴＡＣ領域、ＳＳ ＴＡＣ領域
４５５ 上部セレクトゲートカット
５００ ３Ｄメモリデバイス
５００Ａ チップ、第１のチップ
５００Ｂ チップ、第２のチップ
５００Ｃ ３Ｄメモリデバイス
５１０ 第２の基板
５１４ スリット構造
５１６ バリア構造
５２０ 周辺相互接続層
５２２ 相互接続構造
５２４ 第２のボンディング界面、第２のボンディング面
５２６ ＴＡＣ
５３０ アレイ相互接続層
５３２ 相互接続構造
５３４ 第１のボンディング界面、第１のボンディング面
５４０ ベース基板
５４２ 開口部
５５５ ボンディング界面
５６０ 交互誘電体スタック
５６０Ａ 第１の誘電体層
５６０Ｂ 第２の誘電体層
５７０ 基板、第１の基板
５８０ 交互導体／誘電体スタック
５８０Ａ 伝導層
５８０Ｂ 誘電体層
７１０ 第２のシリコン基板、薄くされた第１の基板、単結晶シリコン層、第１の基板
７２０ 交互スタック
７２６ ＴＡＣ
７３０ アレイ相互接続層
７３３ 相互接続構造
７４０ 誘電体層、周辺相互接続層
７４２ 相互接続構造
７５０ 第２の基板
７６０ 誘電体層
７６２ 相互接続構造

Claims (18)

  1. 第１の基板上に配設される交互層スタックであって、
    複数の誘電体層ペアを備える交互誘電体スタックを含む第１の領域、および
    複数の導体／誘電体層ペアを備える交互導体／誘電体スタックを含む第２の領域
    を備えた交互層スタックと、
    前記第１の領域を前記第２の領域から横に隔てるように前記交互層スタックを通じて垂直に、且つ、第１の方向に沿って横に延びる２つの平行なバリア壁を含むバリア構造と、
    前記第１の領域内の複数の貫通アレイコンタクトであって、各貫通アレイコンタクトが前記交互誘電体スタックを通じて垂直に延びる貫通アレイコンタクトと、
    前記垂直方向に前記交互導体／誘電体スタックを通って延びる複数のチャネル構造と、
    複数のダミーチャネル構造であって、各ダミーチャネル構造が、前記交互導体／誘電体スタックを通って垂直に延びる、複数のダミーチャネル構造と、
    を備え、
    前記２つの平行なバリア構造が、第２の方向に沿って前記複数のダミーチャネル構造によって挟まれ、前記複数のダミーチャネル構造が、前記第２の方向に沿って前記複数のチャネル構造によって挟まれる、３次元（３Ｄ）ＮＡＮＤメモリデバイス。
  2. 前記複数の貫通アレイコンタクトに接触する少なくとも１つの第１の相互接続構造を含むアレイ相互接続層をさらに備え、
    前記アレイ相互接続層が、前記第１の基板とは反対側の前記交互層スタックの端部における前記交互層スタック上に配設され、又は、前記交互層スタックとは反対側である前記第１の基板の表面上に配設される、
    請求項１に記載のメモリデバイス。
  3. 第２の基板上における周辺回路と、
    前記周辺回路に接触する少なくとも１つの第２の相互接続構造を含む周辺相互接続層と、
    をさらに備え、
    前記周辺回路が、前記少なくとも１つの第１の相互接続構造及び前記少なくとも１つの第２の相互接続構造を介して前記複数の貫通アレイコンタクトのうちの少なくとも１つと電気的に接続されるように、前記アレイ相互接続層が前記周辺相互接続層に結合される、
    請求項２に記載のメモリデバイス。
  4. 前記バリア構造が、前記交互層スタックを通じて垂直に、且つ、前記第２の方向に沿って横に延びる２つの平行なバリア壁をさらに含み、
    前記第１の領域が、前記バリア構造によって横から囲まれる、
    請求項１に記載のメモリデバイス。
  5. 前記バリア構造が、２つの上部選択ゲート階段領域に挟まれている、
    請求項４に記載のメモリデバイス。
  6. 前記交互導体／誘電体スタックを複数のメモリフィンガーに分割するように、前記交互導体／誘電体スタックを通じて垂直に、且つ、前記第１の方向に沿って横にそれぞれ延びる複数のスリット構造をさらに備える、
    請求項４に記載のメモリデバイス。
  7. 前記バリア構造が、前記第２の方向に沿った２つの隣り合ったスリット構造に挟まれている、
    請求項６に記載のメモリデバイス。
  8. 前記バリア構造が、前記第１の方向に沿って直線的に延びる断続的なスリット構造の２つの部分の間に配置される、請求項６に記載のメモリデバイス。
  9. 複数の第１の領域が前記第２の方向に沿って並べられるように前記第２の領域から前記複数の第１の領域を取り囲む複数のバリア構造をさらに備え、
    前記複数の第１の領域の各々が、前記第２の方向に２つの隣り合ったスリット構造の間に挟まれる、
    請求項６に記載のメモリデバイス。
  10. 前記第２の方向に２つの隣り合ったバリア構造によって挟まれている少なくとも１つのスリット構造が、ギャップを含み、前記少なくとも１つのスリット構造が、前記複数のメモリフィンガーのうちの隣り合ったメモリフィンガーのワード線を相互接続するように構成されている、
    請求項９に記載のメモリデバイス。
  11. 前記第１の基板が、前記第１の領域に対応する開口部を含み、
    前記第１の領域における各貫通アレイコンタクトが、前記開口部を通じて前記第１の基板を貫く、
    請求項１に記載のメモリデバイス。
  12. 前記第１の領域及び前記バリア構造が、階段領域に配置される、
    請求項６に記載のメモリデバイス。
  13. 前記バリア構造が３面バリア構造になるように、前記バリア構造が、前記第２の方向に沿って横に延び、前記２つの平行なバリア壁に接続されるバリア壁をさらに含む、
    請求項４に記載のメモリデバイス。
  14. 前記スリット構造の少なくとも１つが、前記階段領域で切断されている、
    請求項１２に記載のメモリデバイス。
  15. 複数の誘電体層ペアを備える交互誘電体スタックを含む第１の領域、および
    複数の導体／誘電体層ペアを備える交互導体／誘電体スタックを含む第２の領域
    を備える交互層スタックを第１の基板上に形成するステップと、
    前記第１の領域を前記第２の領域から横に隔てるように前記交互層スタックを通じて垂直に、且つ、第１の方向に沿って横に延びる２つの平行なバリア壁を含むバリア構造を形成するステップと、
    前記第１の領域に複数の貫通アレイコンタクトを形成する段階であって、各貫通アレイコンタクトが前記交互誘電体スタックを通じて垂直に延びる、複数の貫通アレイコンタクトを形成するステップと、
    前記垂直方向に前記交互導体／誘電体スタックを通って延びる複数のチャネル構造を形成する段階と、
    複数のダミーチャネル構造であって、各ダミーチャネル構造が、前記交互導体／誘電体スタックを通って垂直に延びる、複数のダミーチャネル構造を形成する段階と、
    を含み、
    前記２つの平行なバリア構造が、第２の方向に沿って前記複数のダミーチャネル構造によって挟まれ、前記複数のダミーチャネル構造が、前記第２の方向に沿って前記複数のチャネル構造によって挟まれる、３次元（３Ｄ）ＮＡＮＤメモリデバイスを形成する方法。
  16. 前記複数の貫通アレイコンタクトに接触する少なくとも１つの第１の相互接続構造を含むアレイ相互接続層を形成するステップをさらに含み、
    前記アレイ相互接続層が、前記第１の基板とは反対側の前記交互層スタックの端部における前記交互層スタック上に形成され、又は、前記交互層スタックとは反対側である前記第１の基板の表面上に配設される、
    請求項１５に記載の方法。
  17. 第２の基板上に周辺回路を形成するステップと、
    前記周辺回路に接触する少なくとも１つの第２の相互接続構造を含む周辺相互接続層を形成するステップと、
    前記周辺回路が、前記少なくとも１つの第１の相互接続構造及び前記少なくとも１つの第２の相互接続構造を介して前記複数の貫通アレイコンタクトのうちの少なくとも１つと電気的に接続されるように、前記アレイ相互接続層を前記周辺相互接続層に結合するステップと、
    さらに含む、請求項１６に記載の方法。
  18. 前記第２の領域に少なくとも２つの上部選択ゲート階段領域を形成するステップであって、前記バリア構造が、前記第１の方向に沿って前記少なくとも２つの上部選択ゲート階段領域によって挟まれるようになるステップをさらに含む、
    請求項１５に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
KR102342853B1 (ko) * 2017-07-21 2021-12-23 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자
CN110121779B (zh) * 2017-08-21 2020-09-25 长江存储科技有限责任公司 三维存储器器件及用于形成其的方法
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
WO2020024282A1 (zh) * 2018-08-03 2020-02-06 长江存储科技有限责任公司 存储器结构及其形成方法
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
US10283452B2 (en) 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
US10283493B1 (en) * 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
CN108364954B (zh) * 2018-03-14 2020-10-27 长江存储科技有限责任公司 三维存储器件及在其沟道孔中形成外延结构的方法
JP2019169539A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102608123B1 (ko) * 2018-05-03 2023-11-29 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치를 위한 스루 어레이 접촉(ｔａｃ)
CN109075167B (zh) * 2018-05-24 2020-08-25 长江存储科技有限责任公司 用于修复衬底晶格以及选择性外延处理的方法
CN108878428B (zh) * 2018-06-29 2020-01-14 长江存储科技有限责任公司 形成三维存储器中阶梯结构及其分区的方法及阶梯结构
CN109314116B (zh) * 2018-07-20 2019-10-01 长江存储科技有限责任公司 用于形成三维存储器件的方法
JP7046228B2 (ja) * 2018-07-20 2022-04-01 長江存儲科技有限責任公司 三次元メモリ素子
CN109314118B (zh) 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
KR102589663B1 (ko) * 2018-08-22 2023-10-17 삼성전자주식회사 3차원 반도체 메모리 소자
US11101195B2 (en) * 2018-09-18 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10868032B2 (en) * 2018-10-15 2020-12-15 Micron Technology, Inc. Dielectric extensions in stacked memory arrays
KR102596799B1 (ko) * 2018-10-24 2023-10-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법
KR20200051301A (ko) * 2018-11-05 2020-05-13 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치 및 그 제조방법
US10734080B2 (en) * 2018-12-07 2020-08-04 Sandisk Technologies Llc Three-dimensional memory device containing bit line switches
US10854619B2 (en) 2018-12-07 2020-12-01 Sandisk Technologies Llc Three-dimensional memory device containing bit line switches
KR102662190B1 (ko) 2018-12-17 2024-05-02 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치의 제조방법
CN109768050B (zh) * 2018-12-18 2020-11-17 长江存储科技有限责任公司 三维存储器及其制备方法
CN110896669B (zh) 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
CN110896668B (zh) 2018-12-18 2021-07-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
CN113707665B (zh) * 2019-01-02 2024-05-07 长江存储科技有限责任公司 存储器及其形成方法
US10840260B2 (en) 2019-01-18 2020-11-17 Sandisk Technologies Llc Through-array conductive via structures for a three-dimensional memory device and methods of making the same
WO2020147119A1 (en) * 2019-01-18 2020-07-23 Yangtze Memory Technologies Co., Ltd. Source contact structure of three-dimensional memory devices and fabrication methods thereof
JP2022509274A (ja) 2019-02-18 2022-01-20 長江存儲科技有限責任公司 ３ｄ ｎａｎｄのページまたはブロックサイズおよび性能を向上させるためのチャネルホールおよびビット線アーキテクチャならびに方法
CN109983577B (zh) 2019-02-21 2021-12-07 长江存储科技有限责任公司 用于三维存储器的具有多重划分的阶梯结构
KR102650424B1 (ko) * 2019-02-25 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
CN109872997B (zh) * 2019-02-28 2020-08-14 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN110062958B (zh) 2019-03-04 2020-05-26 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN110121778B (zh) 2019-03-04 2020-08-25 长江存储科技有限责任公司 三维存储器件
CN110277407B (zh) * 2019-04-30 2020-05-26 长江存储科技有限责任公司 3d存储器件及其制造方法
KR102617083B1 (ko) 2019-05-17 2023-12-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리를 갖는 3차원 메모리 디바이스의 데이터 버퍼링 연산
CN110537259A (zh) 2019-06-28 2019-12-03 长江存储科技有限责任公司 三维存储器件中的存储器内计算
CN112466350B (zh) 2019-06-28 2023-05-12 长江存储科技有限责任公司 一种三维3d存储器件以及用于操作三维3d存储器件上的数据处理单元的系统及方法
WO2021003635A1 (en) * 2019-07-08 2021-01-14 Yangtze Memory Technologies Co., Ltd. Structure and method for forming capacitors for three-dimensional nand
KR102678190B1 (ko) * 2019-07-15 2024-06-25 미미르아이피 엘엘씨 반도체 메모리 장치 및 그 제조방법
US11152388B2 (en) * 2019-10-15 2021-10-19 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
KR102740759B1 (ko) 2019-10-23 2024-12-12 삼성전자주식회사 반도체 패키지
US11069707B2 (en) * 2019-10-29 2021-07-20 Sandisk Technologies Llc Variable die size memory device and methods of manufacturing the same
KR102744385B1 (ko) * 2019-11-14 2024-12-18 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
CN110998845B (zh) 2019-11-22 2022-01-07 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
CN111066146A (zh) 2019-11-22 2020-04-24 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
US20210202496A1 (en) * 2019-12-31 2021-07-01 Samsung Electronics Co., Ltd. Integrated circuit device
KR20210091475A (ko) * 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210092359A (ko) 2020-01-15 2021-07-26 삼성전자주식회사 3차원 반도체 메모리 장치
CN111263980B (zh) * 2020-01-21 2021-08-03 长江存储科技有限责任公司 具有增大的接头临界尺寸的三维存储器器件及其形成方法
JP7459136B2 (ja) 2020-01-28 2024-04-01 長江存儲科技有限責任公司 三次元メモリデバイス、および三次元メモリデバイスを形成するための方法
CN111316442B (zh) 2020-01-28 2021-05-14 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
WO2021168839A1 (zh) * 2020-02-28 2021-09-02 华为技术有限公司 一种存储器和电子设备
CN111312713B (zh) * 2020-03-03 2021-07-20 长江存储科技有限责任公司 三维存储器及其制备方法、及电子设备
CN111341786B (zh) * 2020-03-11 2023-07-28 长江存储科技有限责任公司 三维存储器及其制造方法
CN111403406B (zh) * 2020-03-13 2023-05-05 长江存储科技有限责任公司 三维存储器及其制备方法
JP2021150346A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
CN111403399B (zh) * 2020-03-30 2023-02-03 长江存储科技有限责任公司 一种三维存储器件及其制造方法
TWI719875B (zh) * 2020-04-01 2021-02-21 世界先進積體電路股份有限公司 封裝結構
KR102750069B1 (ko) * 2020-04-08 2025-01-03 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
WO2021207910A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with backside source contact
JP7273183B2 (ja) 2020-05-27 2023-05-12 長江存儲科技有限責任公司 ３次元メモリデバイスを形成するための方法
WO2021237491A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
WO2021237488A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
WO2021237489A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
WO2021237629A1 (en) * 2020-05-29 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and forming method thereof
WO2021243686A1 (en) * 2020-06-05 2021-12-09 Yangtze Memory Technologies Co., Ltd. Contact pad structure and method of forming the same
US11289407B2 (en) 2020-06-23 2022-03-29 Vanguard International Semiconductor Corporation Package structure
US11482536B2 (en) 2020-07-23 2022-10-25 Micron Technology, Inc. Electronic devices comprising memory pillars and dummy pillars including an oxide material, and related systems and methods
US11569259B2 (en) 2020-08-05 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with double-sided stepped surfaces and method of making thereof
CN111968986B (zh) * 2020-08-11 2024-06-21 长江存储科技有限责任公司 三维存储器及其制造方法
KR20220021091A (ko) 2020-08-13 2022-02-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US11424250B2 (en) * 2020-08-27 2022-08-23 Qualcomm Incorporated Memory
JP7583561B2 (ja) * 2020-09-08 2024-11-14 キオクシア株式会社 半導体装置およびその製造方法
CN112185980B (zh) * 2020-09-09 2022-10-11 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN114446981A (zh) * 2020-09-22 2022-05-06 长江存储科技有限责任公司 三维存储器器件及其制造方法
US11322440B2 (en) * 2020-09-30 2022-05-03 Sandisk Technologies Llc Three-dimensional memory device with dielectric wall support structures and method of forming the same
US11963354B2 (en) 2020-09-30 2024-04-16 Sandisk Technologies Llc Three-dimensional memory device with dielectric or semiconductor wall support structures and method of forming the same
CN112840453B (zh) * 2020-10-09 2022-09-06 长江存储科技有限责任公司 存储器件及其制造方法
KR20220048747A (ko) * 2020-10-13 2022-04-20 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20220049214A (ko) 2020-10-14 2022-04-21 삼성전자주식회사 씨오피 구조를 갖는 비휘발성 메모리 장치
US11482539B2 (en) 2020-10-28 2022-10-25 Sandisk Technologies Llc Three-dimensional memory device including metal silicide source regions and methods for forming the same
KR20220057917A (ko) 2020-10-30 2022-05-09 삼성전자주식회사 댐 구조체를 갖는 반도체 소자
CN112331655B (zh) * 2020-11-10 2021-09-10 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法
US11393757B2 (en) * 2020-11-19 2022-07-19 Sandisk Technologies Llc Three-dimensional memory device containing oxidation-resistant contact structures and methods of making the same
US11367733B1 (en) 2020-12-07 2022-06-21 Sandisk Technologies Llc Memory die with source side of three-dimensional memory array bonded to logic die and methods of making the same
US11417621B2 (en) 2020-12-07 2022-08-16 Sandisk Technologies Llc Memory die with source side of three-dimensional memory array bonded to logic die and methods of making the same
CN112635481B (zh) * 2020-12-22 2024-07-02 长江存储科技有限责任公司 三维nand存储器及其制备方法
KR20220099212A (ko) * 2021-01-05 2022-07-13 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US11758724B2 (en) * 2021-02-04 2023-09-12 Macronix International Co., Ltd. Memory device with memory string comprising segmented memory portions and method for fabricating the same
CN112951802A (zh) * 2021-02-22 2021-06-11 长江存储科技有限责任公司 三维存储器件及其制造方法
CN114944397A (zh) * 2021-03-22 2022-08-26 长江存储科技有限责任公司 一种半导体器件及其制备方法
CN113488452B (zh) * 2021-06-30 2022-05-27 长江存储科技有限责任公司 三维存储器及其检测方法
CN113725225B (zh) * 2021-08-20 2024-06-11 长江存储科技有限责任公司 一种半导体器件及其制备方法
US20230110367A1 (en) * 2021-10-13 2023-04-13 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
WO2023087666A1 (en) * 2021-11-18 2023-05-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
JP2023140625A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体記憶装置
JP2023141616A (ja) * 2022-03-24 2023-10-05 キオクシア株式会社 メモリデバイス
TWI809855B (zh) * 2022-05-05 2023-07-21 旺宏電子股份有限公司 記憶體元件、半導體元件及其製造方法
US20230411306A1 (en) * 2022-06-16 2023-12-21 Sandisk Technologies Llc Three-dimensional memory device containing deformation resistant trench fill structure and methods of making the same
US20240074145A1 (en) * 2022-08-26 2024-02-29 Nanya Technology Corporation Semiconductor device having bonding structure and method of manufacturing the same
WO2024205705A1 (en) * 2023-03-28 2024-10-03 Sandisk Technologies Llc Three-dimensional memory device containing composite dielectric isolation structure in a staircase region and methods of forming the same
US20250006674A1 (en) * 2023-06-30 2025-01-02 Adeia Semiconductor Bonding Technologies Inc. Methods and structures for low temperature hybrid bonding

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130127011A1 (en) 2011-11-21 2013-05-23 Masaaki Higashitani Passive Devices For 3D Non-Volatile Memory
US20160064281A1 (en) 2014-08-26 2016-03-03 Sandisk Technologies Inc. Multiheight contact via structures for a multilevel interconnect structure
JP2016062901A (ja) 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法
JP2018534765A (ja) 2015-12-22 2018-11-22 サンディスク テクノロジーズ エルエルシー ３次元メモリデバイスのためのメモリレベル貫通ビア構造

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615448B2 (en) * 2005-12-06 2009-11-10 Sandisk Corporation Method of forming low resistance void-free contacts
KR100806339B1 (ko) * 2006-10-11 2008-02-27 삼성전자주식회사 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법
KR101011235B1 (ko) 2008-10-27 2011-01-26 킴스테크날리지 주식회사 전기에너지 저장장치의 전압균등화회로
KR101773044B1 (ko) * 2010-05-24 2017-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템
KR20120121177A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US8432746B2 (en) * 2011-05-05 2013-04-30 Macronix International Co., Ltd. Memory page buffer
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
CN102569328B (zh) 2012-03-16 2015-05-13 上海丽恒光微电子科技有限公司 感光成像装置、半导体器件的制作方法
KR20140028969A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10403766B2 (en) * 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
JP2014241358A (ja) * 2013-06-12 2014-12-25 株式会社東芝 半導体記憶装置
KR102150253B1 (ko) 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
US20160079252A1 (en) * 2014-09-11 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
KR102244219B1 (ko) * 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9236396B1 (en) * 2014-11-12 2016-01-12 Sandisk Technologies Inc. Three dimensional NAND device and method of making thereof
US9419135B2 (en) * 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof
KR102282138B1 (ko) 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9397115B1 (en) * 2014-12-29 2016-07-19 Sandisk Technologies Llc Methods for making a trim-rate tolerant self-aligned contact via structure array
CN105810638B (zh) * 2014-12-31 2019-02-22 上海格易电子有限公司 一种3d nand闪存结构和制作方法
TWI608619B (zh) * 2015-01-27 2017-12-11 旺宏電子股份有限公司 三維垂直通道反及閘記憶體之源線生成
KR102479084B1 (ko) 2015-03-05 2022-12-16 씽크 써지컬, 인크. 공구 축선을 위치설정 및 추적하기 위한 방법
US9397043B1 (en) * 2015-03-27 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US9397046B1 (en) * 2015-04-29 2016-07-19 Sandisk Technologies Llc Fluorine-free word lines for three-dimensional memory devices
KR102393976B1 (ko) 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
US9455270B1 (en) * 2015-08-21 2016-09-27 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
US9754888B2 (en) * 2015-12-14 2017-09-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
CN106129010B (zh) * 2016-09-07 2019-01-22 武汉新芯集成电路制造有限公司 一种形成3d nand闪存的方法
CN106206454B (zh) * 2016-09-12 2019-05-03 武汉新芯集成电路制造有限公司 一种形成3d nand闪存的方法
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
JP6978645B2 (ja) * 2017-03-08 2021-12-08 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. ３次元メモリデバイスのスルーアレイコンタクト構造

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130127011A1 (en) 2011-11-21 2013-05-23 Masaaki Higashitani Passive Devices For 3D Non-Volatile Memory
US20160064281A1 (en) 2014-08-26 2016-03-03 Sandisk Technologies Inc. Multiheight contact via structures for a multilevel interconnect structure
JP2016062901A (ja) 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法
JP2018534765A (ja) 2015-12-22 2018-11-22 サンディスク テクノロジーズ エルエルシー ３次元メモリデバイスのためのメモリレベル貫通ビア構造

Also Published As

Publication number Publication date
KR102586183B1 (ko) 2023-10-06
KR20190119153A (ko) 2019-10-21
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US20250024683A1 (en) 2025-01-16
US20230087468A1 (en) 2023-03-23
CN111223867A (zh) 2020-06-02
KR102271600B1 (ko) 2021-07-01
US20210134826A1 (en) 2021-05-06
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TW201834221A (zh) 2018-09-16
US11527547B2 (en) 2022-12-13
CN106910746A (zh) 2017-06-30
US20190057974A1 (en) 2019-02-21
CN110114875B (zh) 2020-04-28
US20200295025A1 (en) 2020-09-17
JP7026707B2 (ja) 2022-02-28
US10593690B2 (en) 2020-03-17
JP2023164841A (ja) 2023-11-14
JP2020515084A (ja) 2020-05-21
TWI693704B (zh) 2020-05-11
WO2018161859A1 (en) 2018-09-13
US12137568B2 (en) 2024-11-05

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