Nothing Special   »   [go: up one dir, main page]

JP7136767B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP7136767B2
JP7136767B2 JP2019509092A JP2019509092A JP7136767B2 JP 7136767 B2 JP7136767 B2 JP 7136767B2 JP 2019509092 A JP2019509092 A JP 2019509092A JP 2019509092 A JP2019509092 A JP 2019509092A JP 7136767 B2 JP7136767 B2 JP 7136767B2
Authority
JP
Japan
Prior art keywords
semiconductor device
peripheral edge
lead frame
side portion
face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019509092A
Other languages
English (en)
Other versions
JPWO2018180255A1 (ja
Inventor
光俊 齊藤
敬一 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JPWO2018180255A1 publication Critical patent/JPWO2018180255A1/ja
Application granted granted Critical
Publication of JP7136767B2 publication Critical patent/JP7136767B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体装置およびその製造方法に関する。
たとえば、特許文献１は、スイッチング素子と、スイッチング素子に電気的に接続されたドレインリード、ソースリードおよびゲートリードと、これらリードの一部を露出させるようにスイッチング素子を封止する封止体と、封止体から突出する放熱フィンとを含む、半導体パッケージを開示している。放熱フィンの角部は、放熱フィンの先端縁に対して傾斜する直線状の辺部で構成されている。
特開２０１５－９２６０９号公報
特許文献１の放熱フィンのような金属部材の形状は、製造時にリードフレームを所定パターンで切断することによって現れる切断形状で定められる。
しかしながら、特許文献１の放熱フィンの角部のような切断パターンでリードフレームを切断すると、放熱フィンの角部に不要な突起（バリ）が残ることがある。このようなバリは、半導体パッケージの実装時に短絡の要因となるため、残らないことが好ましい。
本発明の目的は、パッケージ材から突出する金属部材の周縁にバリがなく、信頼性の高い半導体装置を提供することである。
本発明の他の目的は、リードフレームの切断後にパッケージ材から突出する金属部材の周縁にバリが発生することを抑制することができる半導体装置の製造方法を提供することである。
本発明の一実施形態に係る半導体装置は、半導体素子と、前記半導体素子を封止するパッケージ材と、前記半導体素子に電気的に接続され、前記パッケージ材の端面から突出する突出部を有する金属部材とを含み、前記突出部は、前記パッケージ材の前記端面に沿う横方向周縁と、当該端面に対する法線方向に沿う縦方向周縁と、前記突出部の角部に配置され、前記横方向周縁および前記縦方向周縁に連続する辺部で構成された角周縁とを有し、前記角周縁は、前記横方向周縁に対して略垂直に交差し、前記パッケージ材の前記端面に近づく方向に延びる第１辺部と、前記第１辺部と略垂直に交差する一端および前記縦方向周縁と略垂直に交差する他端を有する第２辺部とを含む。
前記半導体装置は、本発明の一実施形態に係る半導体装置の製造方法によって製造することができる。当該半導体装置の製造方法は、リードフレーム上に半導体素子を搭載する工程と、前記リードフレームの一部が露出するように前記半導体素子をパッケージ材で封止する工程と、前記リードフレームを所定パターンで切断することによって前記パッケージ材を前記リードフレームから切り離し、前記パッケージ材側に残った前記リードフレームを前記パッケージ材の端面から突出する突出部を有する金属部材として残す工程とを含み、前記所定パターンの切断によって現れる前記突出部の周縁は、前記パッケージ材の前記端面に沿う横方向周縁と、当該端面に対する法線方向に沿う縦方向周縁と、前記突出部の角部に配置され、前記横方向周縁および前記縦方向周縁に連続する辺部で構成された角周縁とを有し、前記角周縁は、前記横方向周縁に対して略垂直に交差し、前記パッケージ材の前記端面に近づく方向に延びる第１辺部と、前記第１辺部と略垂直に交差する一端および前記縦方向周縁と略垂直に交差する他端を有する第２辺部とを含む。
この方法によれば、突出部の角周縁が上記第１辺部および第２辺部を含むようなパターンでリードフレームが切断されるので、切断後に、突出部の角部にバリが発生することを抑制することができる。その結果、得られた半導体装置には、金属部材の周縁にバリが残らないので、信頼性の高い半導体装置を提供することができる。
本発明の一実施形態に係る半導体装置では、前記第１辺部と前記第２辺部との交差部は、湾曲形状に形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記横方向周縁と前記第１辺部とがなす角度θ１、前記第１辺部と前記第２辺部とがなす角度θ２、および前記第２辺部と前記縦方向周縁とがなす角度θ３が、すべて９０°であってもよい。
本発明の一実施形態に係る半導体装置では、前記第１辺部の長さＬ１と前記第２辺部の長さＬ２との比（Ｌ１／Ｌ２）が、１／１０～１０の範囲であってもよい。
本発明の一実施形態に係る半導体装置では、前記突出部の厚さＴ１が０．１ｍｍ～２ｍｍであり、前記パッケージ材の前記端面からの前記突出部の突出量Ｌ３が、０．１ｍｍ～２ｍｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記第２辺部は、前記横方向周縁に対して平行に形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記第２辺部は、前記横方向周縁に対して傾斜して形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記突出部の端面は、前記突出部の裏面側から厚さ方向途中までを占めるめっき領域と、前記突出部の表面側から前記めっき領域までを占める前記金属部材の素地領域とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記金属部材の前記突出部は、前記半導体装置で発生する熱を逃がすための放熱フィンを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体素子が、トランジスタチップを含み、前記金属部材が、前記トランジスタチップのドレインに接続されたドレイン端子を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体素子が、トランジスタチップを含み、前記金属部材が、前記トランジスタチップのソースに接続されたソース端子を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体素子が、トランジスタチップを含み、前記金属部材が、前記トランジスタチップのゲートに接続されたゲート端子を含んでいてもよい。
本発明の一実施形態に係る半導体装置の製造方法では、前記リードフレームを切断する工程は、前記金属部材の前記突出部として残す部分を前記リードフレームの表側から支持部材で支持した状態で、前記支持部材で支持されていない前記リードフレームの部分を前記リードフレームの裏側から切断する工程を含んでいてもよい。
本発明の一実施形態に係る半導体装置の製造方法では、前記リードフレームを切断する工程は、前記リードフレームの不要部分を前記支持部材で支持せず、当該支持されていない前記リードフレームの部分を打ち抜き部材で打ち抜く工程を含んでいてもよい。
図１は、本発明の一実施形態に係る半導体装置の平面図である。 図２は、本発明の一実施形態に係る半導体装置の底面図である。 図３は、本発明の一実施形態に係る半導体装置の正面図である。 図４は、本発明の一実施形態に係る半導体装置の背面図である。 図５は、本発明の一実施形態に係る半導体装置の左側面図である。 図６は、本発明の一実施形態に係る半導体装置の右側面図である。 図７は、図１の一点鎖線VIIで囲まれた部分の拡大図である。 図８Ａおよび図８Ｂは、図７の突出部の詳細な寸法を説明するための図である。 図９は、本発明の一実施形態に係るリードフレームの模式的な平面図である。 図１０は、前記リードフレームの要部拡大図である。 図１１Ａおよび図１１Ｂは、前記リードフレームの切断に関連する工程を説明するための図である。 図１２は、本発明の他の実施形態に係る半導体装置の平面図である。 図１３は、本発明の他の実施形態に係る半導体装置の底面図である。 図１４は、本発明の他の実施形態に係る半導体装置の正面図である。 図１５は、本発明の他の実施形態に係る半導体装置の背面図である。 図１６は、本発明の他の実施形態に係る半導体装置の左側面図である。 図１７は、本発明の他の実施形態に係る半導体装置の右側面図である。 図１８は、本発明のさらに他の実施形態に係る半導体装置の要部拡大図である。 図１９は、本発明のさらに他の実施形態に係る半導体装置の要部拡大図である。 図２０Ａ～図２０Ｄは、実施例のバリの発生評価を確認するための図である。 図２１Ａ～図２１Ｅは、比較例のバリの発生評価を確認するための図である。 図２２Ａ～図２２Ｄは、参考例のバリの発生評価を確認するための図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の平面図である。図２は、本発明の一実施形態に係る半導体装置１の底面図である。図３は、本発明の一実施形態に係る半導体装置１の正面図である。図４は、本発明の一実施形態に係る半導体装置１の背面図である。図５は、本発明の一実施形態に係る半導体装置１の左側面図である。図６は、本発明の一実施形態に係る半導体装置１の右側面図である。なお、図１～図６において、破線で示した部分は、樹脂パッケージ６で覆われた部分であり、外観上視認できない部分である。
半導体装置１は、たとえば、表面実装型のパワートランジスタであり、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
半導体装置１は、本発明の金属部材の一例としての複数の端子２，３，４と、半導体素子５と、本発明のパッケージ材の一例としての樹脂パッケージ６とを含む。
半導体装置１の大きさは特に限定されず、この実施形態では、たとえば、縦方向寸法が２ｍｍ～３０ｍｍ、横方向寸法が２ｍｍ×３０ｍｍ、厚さが０．５ｍｍ～５ｍｍであってもよい。この実施形態では、縦方向が複数の端子２，３，４の延出方向（突出方向）であり、横方向が縦方向に直交する方向であってもよい。なお、上記半導体装置１の大きさは、樹脂パッケージ６の大きさを示している。
樹脂パッケージ６は、複数の端子２，３，４の一部ずつと、半導体素子５とを覆う略直方体形状に形成されている。この樹脂パッケージ６は、表面６Ａ、その反対側の裏面６Ｂ、および表面６Ａと裏面６Ｂとの間を繋げる４つの端面（側面）６Ｃ，６Ｄ，６Ｅ，６Ｆを有している。端面６Ｃと端面６Ｅとが前記縦方向において相対し、端面６Ｄと端面６Ｆとが前記横方向において相対している。また、樹脂パッケージ６は、たとえば黒色のエポキシ樹脂からなる。
複数の端子２，３，４は、たとえば、ドレイン端子２、ソース端子３、ゲート端子４を含む。これらの端子２，３，４は、半導体装置１に搭載される半導体素子５の種類に合わせて、別の名称で定義されてもよい。たとえば、半導体素子５がＭＯＳＦＥＴの場合は前述の通りであるが、半導体素子５がＩＧＢＴの場合、複数の端子２，３，４は、それぞれ、コレクタ端子、エミッタ端子、ゲート端子と称されてもよい。また、包括的な名称として、複数の端子２，３，４は、それぞれ、第１外部端子、第２外部端子、第３外部端子と称されてもよい。
ドレイン端子２、ソース端子３およびゲート端子４は、金属板からなり、好ましくはＣｕおよびＮｉのいずれか、またはこれらの合金や４２アロイ等からなる。ドレイン端子２、ソース端子３およびゲート端子４の厚さは、たとえば０．１ｍｍ～１．０ｍｍであり、この実施形態では０．６ｍｍ程度であってもよい。
図１および図２に示すように、ドレイン端子２は、ソース端子３およびゲート端子４に比べて、半導体素子５を内方領域に搭載できる程度の幅広に形成されている。ドレイン端子２は、半導体素子５が搭載されるアイランド部７と、端子部８とを一体的に含む。アイランド部７には、半導体素子５が搭載されている。
半導体素子５は、たとえばチップ状に形成されたトランジスタ（ＭＯＳＦＥＴ）であり、表面にソース９およびゲート１０を備え、裏面にドレイン１１を備えている。図面の明瞭化のため、図１～図６のうち図１および図２のみにおいて、ソース９、ゲート１０およびドレイン１１の符号を示している。ソース９およびゲート１０は、図１に示すように、半導体素子５の表面に選択的に配置されたパッド状の電極であってもよい。ドレイン１１は、図２に示すように、半導体素子５の裏面全体に配置された電極であってもよい。
半導体素子５は、導電接合剤（たとえばＡｇペースト等）を使用してドレイン１１とアイランド部７とを接合することによって、アイランド部７にボンディングされている。これにより、半導体素子５のドレイン１１は、アイランド部７に電気的に接続されている。一方、ソース９およびゲート１０は、それぞれ、ボンディングワイヤ１２，１３を使用してソース端子３およびゲート端子４に接続されている。
端子部８は、この実施形態では、アイランド部７よりも若干幅広に形成されており、その一部が、突出部１４として樹脂パッケージ６の端面６Ｃからフィン状に突出している。
アイランド部７および端子部８（突出部１４を除く部分）は、大部分の領域が樹脂パッケージ６で覆われているが、裏面の一部の領域が、樹脂パッケージ６の裏面６Ｂから選択的に露出している。より具体的には、図２に示す底面視において、樹脂パッケージ６は、端面６Ｅに沿う横辺部１５と、当該横辺部１５の両端から端面６Ｄ，６Ｆに沿って延びる縦辺部１６，１６とを含むコ字状に形成され、当該横辺部１５および縦辺部１６で囲まれた中央部に、端面６Ｃ側が開放された領域１７が形成されている。樹脂パッケージ６の裏面６Ｂ側において、アイランド部７および端子部８の周縁が横辺部１５および縦辺部１６で支持されることによって、樹脂パッケージ６からのアイランド部７および端子部８の抜け落ちが防止されている。一方、アイランド部７および端子部８は、領域１７から実装基板（図示せず）に対するドレイン端子２の接続部１８として露出している。この接続部１８は、樹脂パッケージ６と同一平面で露出している。つまり、接続部１８と、樹脂パッケージ６の横辺部１５および縦辺部１６との間は、段差なく連続している。
図１および図２に示すように、ソース端子３およびゲート端子４は、平面視において直線状に延びるリード端子として形成され、互いに間隔を空けて複数配置されている。この実施形態では、合計７本のリード端子３，４が、樹脂パッケージ６の端面６Ｅから突出部１４の突出方向と反対側に突出して配置されており、最も端（平面視で左端）のリード端子がゲート端子４であり、残りのリード端子がソース端子３である。なお、ソース端子３およびゲート端子４の数や配列は、半導体装置１に搭載される半導体素子５の特性やパッド位置等に合わせて適宜変更してもよい。
ソース端子３は、ワイヤボンディング部１９と、屈曲部２０と、端子部２１とを一体的に含む。
ワイヤボンディング部１９は、樹脂パッケージ６に覆われており、樹脂パッケージ６の内部でボンディングワイヤ１２に接続されている。
端子部２１は、半導体装置１を実装基板に実装する際に、はんだによって接合される部位である。端子部２１は、図６に示すように、樹脂パッケージ６の外側において、ワイヤボンディング部１９に対して裏面６Ｂ側に離れた位置（より具体的には、樹脂パッケージ６の裏面６Ｂと同一平面の位置）に配置されている。つまり、裏面６Ｂを基準として、端子部２１とワイヤボンディング部１９との間には、ワイヤボンディング部１９が高い位置となるように高低差が設けられており、この高低差を補うように、屈曲部２０がワイヤボンディング部１９と端子部２１とを繋いでいる。なお、図１および図２に示すように、ソース端子３の一部（この実施形態では、中央に配置されたソース端子３）は、屈曲せず、他のソース端子３に比べて短く形成されていてもよい。
ゲート端子４は、ワイヤボンディング部２２と、屈曲部２３と、端子部２４とを一体的に含む。
ワイヤボンディング部２２は、樹脂パッケージ６に覆われており、樹脂パッケージ６の内部でボンディングワイヤ１３に接続されている。
端子部２４は、半導体装置１を実装基板に実装する際に、はんだによって接合される部位である。端子部２４は、図５に示すように、樹脂パッケージ６の外側において、ワイヤボンディング部２２に対して裏面６Ｂ側に離れた位置（より具体的には、樹脂パッケージ６の裏面６Ｂと同一平面の位置）に配置されている。つまり、裏面６Ｂを基準として、端子部２４とワイヤボンディング部２２との間には、ワイヤボンディング部２２が高い位置となるように高低差が設けられており、この高低差を補うように、屈曲部２３がワイヤボンディング部２２と端子部２４とを繋いでいる。
樹脂パッケージ６には、横方向の両端面６Ｄ，６Ｆに、それぞれ、平面視略半円形状の凹部２５，２６が形成されている。凹部２５，２６は、樹脂パッケージ６の表面６Ａから樹脂パッケージ６の厚さ方向途中（この実施形態では、樹脂パッケージ６の裏面６Ｂを基準とするドレイン端子２の高さ位置）まで、樹脂パッケージ６の一部を切り欠くように形成されている。各凹部２５，２６には、ドレイン端子２（端子部８）の周縁２７，２８が露出している。周縁２７，２８は、端面６Ｄ，６Ｆよりも内側に離れた位置で露出している。
図７は、図１の一点鎖線VIIで囲まれた部分の拡大図である。図８Ａおよび図８Ｂは、図７の突出部１４の詳細な寸法を説明するための図であり、図８Ａが平面図であり、図８Ｂが側面図である。図７、図８Ａおよび図８Ｂを参照して、ドレイン端子２の突出部１４の構成について具体的に説明する。
まず、図７に示すように、突出部１４は、樹脂パッケージ６の幅とほぼ同じ幅を有している。突出部１４は、樹脂パッケージ６の端面６Ｃに沿う（この実施形態では、端面６Ｃに平行）横方向周縁２９と、当該端面６Ｃに対して垂直交わる端面６Ｄ，６Ｆに沿い（この実施形態では、端面６Ｄ，６Ｆに平行）、端面６Ｄ，６Ｆの略延長線上に配置された縦方向周縁３０，３０と、突出部１４の横方向両端角部に配置され、横方向周縁２９および縦方向周縁３０，３０に連続する辺部で構成された角周縁３１，３１とを有している。これにより、突出部１４の両端角部には、平面視で横方向周縁２９から縦方向周縁３０へと突出部１４の内側に向かって凸となる形状の角周縁３１，３１によって画成された凹部３２が形成されている。
図８Ａおよび図８Ｂに示すように、角周縁３１は、横方向周縁２９に対して角度θ１で交差し、樹脂パッケージ６の端面６Ｃに近づく方向に延びる第１辺部３３と、第１辺部３３と角度θ２で交差する一端および縦方向周縁３０と角度θ３で交差する他端を有する第２辺部３４とを含む。角周縁３１は、第１辺部３３と第２辺部３４とが連なって構成されている。
より具体的には、角周縁３１は、横方向周縁２９から端面６Ｃに向かって膨出するように弧状に延びる第１辺部３３と、第１辺部３３と縦方向周縁３０とを繋ぐ直線状の第２辺部３４とを含む。第２辺部３４は、この実施形態では、横方向周縁２９に対して平行な直線状である。これにより、第１辺部３３と第２辺部３４との交差部は湾曲形状に形成されている。当該交差部が湾曲形状であることで、後述するリードフレーム３６の切断時に、第１辺部３３と第２辺部３４との交差部が欠けることを防止することができる。
また、図８Ａに示す角度θ１、θ２およびθ３は、それぞれ、略垂直であり、好ましくは、８０°～１００°であり、さらに好ましくは、９０°～１００°である。この実施形態では、角度θ１、θ２およびθ３は、すべて９０°となっている。なお、図８Ａに示すように、第１辺部３３が弧状である場合には、角度θ１は、横方向周縁２９と第１辺部３３との交差部における当該弧の接線３５と、横方向周縁２９とのなす角度と定義してもよい。同様に、角度θ２は、接線３５と直線状の第２辺部３４の延長線とのなす角度として定義してもよい。
また、第１辺部３３の長さＬ１と第２辺部３４の長さＬ２との比（Ｌ１／Ｌ２）は、たとえば、１／１０～１０の範囲であり、好ましくは、１／５～５の範囲である。なお、図８Ａに示すように、第１辺部３３が弧状である場合には、第２辺部３４の長さＬ２は、第１辺部３３の接線３５と縦方向周縁３０との間の距離と定義してもよい。
また、この実施形態では、突出部１４の厚さＴ１（つまり、前述のドレイン端子２、ソース端子３およびゲート端子４の厚さ）が、たとえば、０．１ｍｍ～２ｍｍ（好ましくは、１．１ｍｍ～１．５ｍｍ）であり、樹脂パッケージ６の端面６Ｃからの突出部１４の突出量Ｌ３が、たとえば、０．１ｍｍ～２ｍｍである。
そして、半導体装置１は、たとえば、表面に回路（パターン）配線が形成された実装基板（プリント基板）上に表面実装されることによって、使用される。ドレイン端子２、ソース端子３およびゲート端子４は、それぞれ、実装基板上の回路配線に、はんだ等によって接続される。ドレイン端子２の突出部１４は、半導体素子５の駆動等に起因して発生する半導体装置１の熱を実装基板に逃がすための放熱用フィンとしても機能する。また、半導体装置１の放熱は、樹脂パッケージ６の凹部２５，２６から露出するドレイン端子２を介しても行うことができる。
図９は、本発明の一実施形態に係るリードフレーム３６の模式的な平面図である。図１０は、リードフレーム３６の要部拡大図である。図１１Ａおよび図１１Ｂは、リードフレーム３６の切断に関連する工程を説明するための図である。なお、図９～図１１では、図１～図８に示した参照符号のうち、半導体装置１の製造フローの説明に必要なもののみを示し、その他の参照符号は省略する。
次に、図９～図１１を参照して、半導体装置１の製造方法を説明する。
半導体装置１を製造するには、まず、図９に示すように、リードフレーム３６が準備される。リードフレーム３６は、リードフレーム３６の骨格を構成する幅広なフレーム部３７と、フレーム部３７と一体的にされ、フレーム部３７に支持されたアイランド部３８およびリード部３９とを含む。リードフレーム３６は、金属板からなり、好ましくはＣｕおよびＮｉのいずれか、またはこれらの合金や４２アロイ等からなる。
リードフレーム３６は、たとえば、金属板に打ち抜き加工を施すことによって形成されており、リードフレーム３６には、フレーム部３７で取り囲まれた複数の打ち抜き部分（空間部４０）が形成されている。より具体的には、フレーム部３７は、互いに平行に横方向に延びるベースフレーム４１および反対側のフィン用フレーム４２と、ベースフレーム４１とフィン用フレーム４２との間を縦方向に延びてこれらを繋げる接続フレーム４３とを有している。接続フレーム４３は、互いに間隔を空けて複数本設けられており、隣り合う接続フレーム４３間に空間部４０を区画している。
フィン用フレーム４２は、樹脂パッケージ６からフィン状に露出することになる突出部１４を構成する部位であり、共に四角形状の第１部分４４および第２部分４５が、横方向に沿って段違いに配列されている。これにより、第１部分４４と第２部分４５との接続部は、クランク状に屈折した屈曲部４６として構成されている。
アイランド部３８およびリード部３９は、フレーム部３７によって区画された各空間部４０に配置されている。
アイランド部３８は、ドレイン端子２のアイランド部７を構成する部位である。アイランド部３８は、フィン用フレーム４２の第１部分４４に片持ち支持され、ベースフレーム４１側に延びている。
リード部３９は、ソース端子３およびゲート端子４を構成する部位であり、これらの端子３，４と同数でベースフレーム４１に片持ち支持され、フィン用フレーム４２側に延びている。また、リード部３９の長さ方向略中央部には、各リード部３９が半導体装置１の製造時（たとえば、ボンディングワイヤ１２，１３の接合時等）に、長尺な各リード部３９がずれ動くことを防止するために、複数本のリード部３９をまとめて繋げる連結部４７が形成されている。
リードフレーム３６の準備後、各アイランド部３８に半導体素子５がボンディングされる。半導体素子５は、たとえば、導電接合剤（たとえばＡｇペースト等）を使用して各アイランド部３８に接合される。次に、図９～図１１では示されていないが、半導体素子５のソース９およびゲート１０が、それぞれ、ボンディングワイヤ１２，１３によって、ソース端子３およびゲート端子４に対応するリード部３９に接続される。
次に、リードフレーム３６上に、選択的にモールド樹脂を流し込むことによって、半導体素子５、アイランド部３８およびリード部３９の一部が、樹脂パッケージ６で封止される。
次に、図１０に破線で示すように屈曲部４６に設定された切断線４８に沿ってリードフレーム３６が切断されることによって、フィン用フレーム４２の第２部分４５が第１部分４４から切り離される。また、リード部３９とベースフレーム４１との境界部および連結部４７も切断されることによって、ベースフレーム４１がリード部３９から切り離される。これにより、半導体装置１の個片がリードフレーム３６から１つずつ切り分けられる。切断後に残ったフィン用フレーム４２の第１部分４４が、ドレイン端子２の突出部１４として形成され、切断線４８に沿う形状で角周縁３１が形成される。また、リード部３９は、ソース端子３およびゲート端子４として形成される。
上記の切断工程は、たとえば、図１１Ａおよび図１１Ｂに示すように行われてもよい。まず、図１１Ａに示すように、樹脂パッケージ６で封止後のリードフレーム３６の残す部分（つまり、フィン用フレーム４２の第１部分４４およびリード部３９）が、リードフレーム３６の表面側（樹脂パッケージ６の表面６Ａ側）から本発明の支持部材の一例としての専用のダイ４９によって支持され、リードフレーム３６の裏面側（樹脂パッケージ６の裏面６Ｂ側）からはストリッパ５０で押さえられる。
次に、図１１Ｂに示すように、リードフレーム３６の不要部分（図１１Ｂでは、フィン用フレーム４２の第２部分４５のみを示す）が、本発明の打ち抜き部材の一例としてのパンチ５１でリードフレームの裏面側から表面側へ向かって打ち抜かれる。このパンチング加工によって、第２部分４５に加え、ベースフレーム４１や連結部４７等も同時に打ち抜くことができる。
以上の方法によれば、ドレイン端子２の突出部１４の角周縁３１が、図８Ａに示したような第１辺部３３および第２辺部３４を含むようなパターンでリードフレーム３６が切断されるので、切断後に、突出部１４の角部にバリが発生することを抑制することができる。その結果、得られた半導体装置１には、ドレイン端子２の突出部１４の周縁にバリが残らないので、信頼性の高い半導体装置１として提供することができる。
図１２は、本発明の他の実施形態に係る半導体装置６１の平面図である。図１３は、本発明の他の実施形態に係る半導体装置６１の底面図である。図１４は、本発明の他の実施形態に係る半導体装置６１の正面図である。図１５は、本発明の他の実施形態に係る半導体装置６１の背面図である。図１６は、本発明の他の実施形態に係る半導体装置６１の左側面図である。図１７は、本発明の他の実施形態に係る半導体装置６１の右側面図である。図１２～図１７において、図１～図８に示した構成と同様の構成については、同一の参照符号を付して説明を省略する。
半導体装置６１では、ドレイン端子２の突出部１４は、樹脂パッケージ６の幅よりも狭い幅（この実施形態では、樹脂パッケージ６の幅の約１／２の幅）を有している。当該幅狭の突出部１４は、樹脂パッケージ６の端面６Ｄ，６Ｆのそれぞれから等しい間隔を空け、端面６Ｃの幅方向略中央部から突出している。したがって、図１５に示す背面視において、突出部１４の横方向両側には、樹脂パッケージ６の端面６Ｃの一部が形成されている。
また、ドレイン端子２は、アイランド部７の側縁から樹脂パッケージ６の端面６Ｄ，６Ｆのそれぞれに向かって延びる側方延出部６２，６２が形成されている。側方延出部６２，６２は、アイランド部７の側縁から、同一直線上において互いに反対方向に延び、樹脂パッケージ６の端面６Ｄ，６Ｆから突出して露出している。
また、この半導体装置６１では、ソース端子６３およびゲート端子６４は、それぞれ、図１および図２に示したソース端子３およびゲート端子４よりも幅広で、１つずつ設けられている。ソース端子６３およびゲート端子６４は、ドレイン端子２と同一平面上に配置され、それらの一部が、突出部６５，６６として樹脂パッケージ６の端面６Ｅからフィン状に突出している。各突出部６５，６６の横方向両端角部には、図８Ａで説明した角周縁３１および凹部３２と同一形状の角周縁６７，６８および凹部６９，７０が形成されている。また、ソース端子６３およびゲート端子６４は、裏面の一部の領域が、ドレイン端子２の接続部１８と同様に、樹脂パッケージ６の裏面６Ｂから接続部７１，７２として選択的に露出している。
この半導体装置６１によれば、ドレイン端子２の突出部１４に加えて、フィン状に突出するソース端子６３およびゲート端子６４にも、図８Ａに示した第１辺部３３および第２辺部３４を含むようなパターンの角周縁６７，６８が形成されている。そのため、半導体装置６１の製造時においてリードフレームの切断後、突出部６５，６６の角部にバリが発生することも抑制することができる。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、角周縁３１の第２辺部３４は、図８Ａに示したように横方向周縁２９に対して平行である必要はなく、図１８に示すように、横方向周縁２９に対して傾斜した直線状であってもよい。この場合の傾斜角θ４は、たとえば、５°～３０°であってもよい。
また、角周縁３１の第１辺部３３は、図８Ａに示したような弧状である必要はなく、図１９に示すように、横方向周縁２９および第２辺部３４に対して垂直に交差する直線状であってもよい。
また、前述の実施形態では、突出部１４，６５，６６は、いずれも、半導体素子５に電気的に接続された外部端子の一部であったが、たとえば、半導体装置１，６１の熱を逃がすためだけに設けられた（つまり、半導体素子５とは電気的に切り離された）放熱用のフィンであってもよい。
また、前述の実施形態では、半導体素子５の素子構造としてＭＯＳＦＥＴのトランジスタチップを例示したが、本発明の半導体素子としては、たとえば、ＩＧＢＴ、ＪＦＥＴ、ショットキーバリアダイオード等の素子であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
本出願は、２０１７年３月２８日に日本国特許庁に提出された特願２０１７－０６３１９８号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
次に、本発明を実施例および比較例に基づいて説明するが、本発明は下記の実施例によって限定されるものではない。
以下では、前述のドレイン端子２の突出部１４の角部形状に関して、実施例、比較例および参考例の３つの打ち抜きパターンによってバリの発生評価を行った。実施例、比較例および参考例における突出部１４の設計上の形状は、それぞれ、図２０Ａ、図２１Ａおよび図２２Ａに示すとおりである。
つまり、実施例は、図２０Ａに示すように、前述の実施形態と同様に、横方向周縁２９に対して９０°で交差し、樹脂パッケージ６の端面６Ｃに近づく方向に延びる第１辺部３３と、第１辺部３３および縦方向周縁３０と９０°で交差する第２辺部３４とを含む角周縁３１を有している。
比較例は、図２１Ａに示すように、第１辺部３３を備えておらず、横方向周縁２９から縦方向周縁３０へ向かって傾斜する直線状の角周縁７３を有している。
参考例は、図２２Ａに示すように、横方向周縁２９に対して傾斜し、実施例の第１辺部３３とは反対側（図８Ａでは、樹脂パッケージ６の端面６Ｃから離れる方向）に延びる第１辺部７４と、当該第１辺部７４から縦方向周縁３０へ向かって横方向周縁２９に対して傾斜する直線状の第２辺部７５とを含む角周縁７６を有している。
突出部１４が上記の設計形状となるように、図９～図１１で説明した製造工程に倣って、リードフレームを樹脂パッケージの裏面側から選択的に打ち抜いた。実際に得られた突出部１４の形状を様々な角度から走査型電子顕微鏡（ＳＥＭ）で撮影した。得られたＳＥＭ画像を、図２０Ｂ～図２０Ｄ（実施例）、図２１Ｂ～図２１Ｅ（比較例）および図２２Ｂ～図２２Ｄ（参考例）に示す。図２０Ｂ、図２１Ｂおよび図２２Ｂが突出部１４の裏面の画像であり、図２０Ｃ、図２１Ｃおよび図２２Ｃが打ち抜いた後の切断面（突出部１４の端面）の画像であり、図２０Ｄ、図２１Ｄおよび図２２Ｄが突出部１４の表面の画像である。また、図２１Ｅは、比較例のバリを拡大して示す図である。
＜評価＞
図２０Ｂ～図２０Ｄに示すように、前述の実施形態に倣った実施例では、突出部１４の角部にバリが発生することはなかった。また、図２０Ｃに示すように、突出部１４の端面７７には、リードフレームの打ち抜きの際にリードフレーム上のめっき層（たとえば、Ｓｎめっき層等）がパンチ５１に連れられて裏面８０から表面８１へ延びることで、突出部１４の裏面８０から厚さ方向途中までめっき領域７８が形成された。一方、突出部１４の表面８１側からめっき領域７８までを占める領域は、リードフレームの素地（たとえば、Ｃｕ等）のままの素地領域７９であった。
これに対し、図２１Ｂ～図２１Ｅ（特に図２１Ｅ）に示すように、比較例では、横方向周縁２９の端部にバリ８２が発生する結果となった。
一方、参考例では、図２２Ａ～図２２Ｄに示すように、バリの発生は観察されなかったものの、第１辺部７４を突出部１４の外側に延びるように形成することから、実施例に比べて半導体装置のサイズが、第１辺部７４の延出量Ｌ４によって大きくなることが分かった。これは、近年のプリント基板の精密化に照らせば、実施例に比べて省スペース性に関しては劣ることである。
１…半導体装置、２…ドレイン端子、３…ソース端子、４…ゲート端子、５…半導体素子、６…樹脂パッケージ、７…アイランド部、８…端子部、９…ソース、１０…ゲート、１１…ドレイン、１２…ボンディングワイヤ、１３…ボンディングワイヤ、１４…突出部、１５…横辺部、１６…縦辺部、１７… 領域、１８…接続部、１９…ワイヤボンディング部、２０…屈曲部、２１…端子部、２２…ワイヤボンディング部、２３…屈曲部、２４…端子部、２５…凹部、２６…凹部、２７…周縁、２８…周縁、２９…横方向周縁、３０…縦方向周縁、３１…角周縁、３２…凹部、３３…第１辺部、３４…第２辺部、３５…接線、３６…リードフレーム、３７…フレーム部、３８…アイランド部、３９…リード部、４０…空間部、４１…ベースフレーム、４２…フィン用フレーム、４３…接続フレーム、４４…第１部分、４５…第２部分、４６…屈曲部、４７…連結部、４８…切断線、４９…ダイ、５０…ストリッパ、５１…パンチ、６１…半導体装置、６２…側方延出部、６３…ソース端子、６４…ゲート端子、６５…突出部、６６…突出部、６７…角周縁、６８…角周縁、６９…凹部、７０…凹部、７１… 接続部、７２…接続部、７３…角周縁、７４…第１辺部、７５…第２辺部、７６…角周縁、７７…端面、７８…めっき領域、７９…素地領域、８０…裏面、８１…表面、８２… バリ

Claims (14)

  1. 半導体素子と、
    前記半導体素子を封止するパッケージ材と、
    前記半導体素子に電気的に接続され、前記パッケージ材の端面から突出する突出部を有する金属部材とを含み、
    前記突出部は、前記パッケージ材の前記端面に沿う横方向周縁と、当該端面に対する法線方向に沿う縦方向周縁と、前記突出部の角部に配置され、前記横方向周縁および前記縦方向周縁に連続する辺部で構成された角周縁とを有し、
    前記角周縁は、前記横方向周縁に対して略垂直に交差し、前記パッケージ材の前記端面に向かって膨出するように弧状に延びる辺からなる第１辺部と、前記第１辺部と略垂直に交差する一端および前記縦方向周縁と略垂直に交差する他端を有し、前記横方向周縁に対して平行に形成された直線状の第２辺部とを含み、
    前記第２辺部の長さＬ２が、前記第１辺部の長さＬ１よりも大きい、半導体装置。
  2. 前記横方向周縁と前記第１辺部とがなす角度θ１、前記第１辺部と前記第２辺部とがなす角度θ２、および前記第２辺部と前記縦方向周縁とがなす角度θ３が、すべて９０°である、請求項１に記載の半導体装置。
  3. 前記第１辺部の長さＬ１と前記第２辺部の長さＬ２との比（Ｌ１／Ｌ２）が、１／１０以上の範囲である、請求項１または２に記載の半導体装置。
  4. 前記突出部の厚さＴ１が０．１ｍｍ～２ｍｍであり、前記パッケージ材の前記端面からの前記突出部の突出量Ｌ３が、０．１ｍｍ～２ｍｍである、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記パッケージ材は、前記端面である第１端面と、前記第１端面に対向する第２端面と、前記縦方向周縁に沿う方向に沿って形成され、互いに対向する第３端面および第４端面とを有し、
    前記パッケージ材は、底面視において、前記第２端面に沿う横辺部と、前記横辺部の両端から前記第３端面および前記第４端面に沿って延びる一対の縦辺部と、前記横辺部および前記一対の縦辺部によって区画され、前記第１端面側が開放された開放領域とを含み、
    前記金属部材は、前記パッケージ材の前記開放領域から露出する、外部接続用の接続部を含む、請求項１～４のいずれか一項に記載の半導体装置。
  6. 前記金属部材の周縁部は、前記横辺部および前記一対の縦辺部からなる前記パッケージ材のコ字状の部分によって、３辺で支持されている、請求項５に記載の半導体装置。
  7. 前記突出部の端面は、前記突出部の裏面側から厚さ方向途中までを占めるめっき領域と、前記突出部の表面側から前記めっき領域までを占める前記金属部材の素地領域とを含む、請求項１～６のいずれか一項に記載の半導体装置。
  8. 前記金属部材の前記突出部は、前記半導体装置で発生する熱を逃がすための放熱フィンを含む、請求項１～７のいずれか一項に記載の半導体装置。
  9. 前記半導体素子が、トランジスタチップを含み、
    前記金属部材が、前記トランジスタチップのドレインに接続されたドレイン端子を含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 前記半導体素子が、トランジスタチップを含み、
    前記金属部材が、前記トランジスタチップのソースに接続されたソース端子を含む、請求項１～９のいずれか一項に記載の半導体装置。
  11. 前記半導体素子が、トランジスタチップを含み、
    前記金属部材が、前記トランジスタチップのゲートに接続されたゲート端子を含む、請
    求項１～１０のいずれか一項に記載の半導体装置。
  12. リードフレーム上に半導体素子を搭載する工程と、
    前記リードフレームの一部が露出するように前記半導体素子をパッケージ材で封止する工程と、
    前記リードフレームを所定パターンで切断することによって前記パッケージ材を前記リードフレームから切り離し、前記パッケージ材側に残った前記リードフレームを前記パッケージ材の端面から突出する突出部を有する金属部材として残す工程とを含み、
    前記所定パターンの切断によって現れる前記突出部の周縁は、前記パッケージ材の前記端面に沿う横方向周縁と、当該端面に対する法線方向に沿う縦方向周縁と、前記突出部の角部に配置され、前記横方向周縁および前記縦方向周縁に連続する辺部で構成された角周縁とを有し、
    前記角周縁は、前記横方向周縁に対して略垂直に交差し、前記パッケージ材の前記端面に向かって膨出するように弧状に延びる辺からなる第１辺部と、前記第１辺部と略垂直に交差する一端および前記縦方向周縁と略垂直に交差する他端を有し、前記横方向周縁に対して平行に形成された直線状の第２辺部とを含み、
    前記第２辺部の長さＬ２が、前記第１辺部の長さＬ１よりも大きい、半導体装置の製造方法。
  13. 前記リードフレームを切断する工程は、前記金属部材の前記突出部として残す部分を前記リードフレームの表側から支持部材で支持した状態で、前記支持部材で支持されていない前記リードフレームの部分を前記リードフレームの裏側から切断する工程を含む、請求項１２に記載の半導体装置の製造方法。
  14. 前記リードフレームを切断する工程は、前記リードフレームの不要部分を前記支持部材で支持せず、当該支持されていない前記リードフレームの部分を打ち抜き部材で打ち抜く工程を含む、請求項１３に記載の半導体装置の製造方法。
JP2019509092A 2017-03-28 2018-03-05 半導体装置および半導体装置の製造方法 Active JP7136767B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017063198 2017-03-28
JP2017063198 2017-03-28
PCT/JP2018/008377 WO2018180255A1 (ja) 2017-03-28 2018-03-05 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2018180255A1 JPWO2018180255A1 (ja) 2020-02-06
JP7136767B2 true JP7136767B2 (ja) 2022-09-13

Family

ID=63675328

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019509092A Active JP7136767B2 (ja) 2017-03-28 2018-03-05 半導体装置および半導体装置の製造方法

Country Status (5)

Country Link
US (1) US12009287B2 (ja)
JP (1) JP7136767B2 (ja)
CN (1) CN110520987B (ja)
DE (2) DE212018000086U1 (ja)
WO (1) WO2018180255A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2020393921B2 (en) * 2019-11-27 2023-04-06 The Noco Company Semiconductor device, printed circuit board (PCB), and method of interfacing control pin (gate pin) of a power semiconductor device (MOSFET) to a printed circuit board (PCB) in a battery management system (BMS)
JP7393312B2 (ja) * 2020-09-16 2023-12-06 株式会社東芝 半導体装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49103375U (ja) * 1972-12-26 1974-09-05
JPS49103375A (ja) 1973-02-08 1974-09-30
JPS5577160A (en) * 1978-12-07 1980-06-10 Nec Corp Semiconductor device
JPH07307424A (ja) * 1994-05-10 1995-11-21 Hitachi Cable Ltd トランジスタリードフレーム
JPH11123471A (ja) * 1997-10-24 1999-05-11 Nec Kyushu Ltd テ−プ打ち抜き金型
US6373125B1 (en) * 2000-02-23 2002-04-16 International Business Machines Corporation Chip scale package with direct attachment of chip to lead frame
US7547964B2 (en) * 2005-04-25 2009-06-16 International Rectifier Corporation Device packages having a III-nitride based power semiconductor device
US8334583B2 (en) * 2005-07-20 2012-12-18 Infineon Technologies Ag Leadframe strip and mold apparatus for an electronic component and method of encapsulating an electronic component
WO2007026944A1 (ja) * 2005-08-31 2007-03-08 Sanyo Electric Co., Ltd. 回路装置およびその製造方法
DE112005003802B4 (de) * 2005-12-29 2013-12-12 Infineon Technologies Ag Verfahren zum Herstellen eines elektronischen Bauteils
JP4815300B2 (ja) * 2006-07-31 2011-11-16 日本電産サンキョー株式会社 ステッピングモータのステータコアの製造方法並びにそのステッピングモータ
DE102006053273A1 (de) * 2006-11-06 2008-05-08 Varta Microbattery Gmbh Galvanisches Element mit Kurzschluss-Schutz
US7768105B2 (en) * 2007-01-24 2010-08-03 Fairchild Semiconductor Corporation Pre-molded clip structure
JP2012069764A (ja) * 2010-09-24 2012-04-05 On Semiconductor Trading Ltd 回路装置およびその製造方法
US8816390B2 (en) * 2012-01-30 2014-08-26 Infineon Technologies Ag System and method for an electronic package with a fail-open mechanism
US9576932B2 (en) * 2013-03-09 2017-02-21 Adventive Ipbank Universal surface-mount semiconductor package
JP2016062904A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体装置
JP5824135B2 (ja) 2014-12-25 2015-11-25 ルネサスエレクトロニクス株式会社 半導体装置
KR102519178B1 (ko) 2015-09-25 2023-04-06 삼성전자주식회사 색분리 소자를 포함하는 이미지 센서 및 이를 포함하는 촬상 장치

Also Published As

Publication number Publication date
US20200035587A1 (en) 2020-01-30
WO2018180255A1 (ja) 2018-10-04
CN110520987A (zh) 2019-11-29
DE112018002151T5 (de) 2020-01-16
CN110520987B (zh) 2023-10-27
US12009287B2 (en) 2024-06-11
DE212018000086U1 (de) 2019-06-17
JPWO2018180255A1 (ja) 2020-02-06

Similar Documents

Publication Publication Date Title
JP6028592B2 (ja) 半導体装置
JP5936679B2 (ja) 半導体装置
EP3226292B1 (en) Lead frame, semiconductor device, method for manufacturing lead frame, and method for manufacturing semiconductor device
JP4651153B2 (ja) 半導体装置
JP7210868B2 (ja) 半導体装置
JP6636846B2 (ja) 半導体装置および半導体装置の製造方法
JP3994095B2 (ja) 面実装型電子部品
JP7136767B2 (ja) 半導体装置および半導体装置の製造方法
US9972561B2 (en) QFN package with grooved leads
JP2009064854A (ja) リードフレーム、半導体装置、及び半導体装置の製造方法
JP5169964B2 (ja) モールドパッケージの実装構造および実装方法
US11600561B2 (en) Semiconductor device
JP5498604B1 (ja) 固体撮像素子用中空パッケージ
JP2008270301A (ja) 半導体装置
JP2022143167A (ja) 半導体装置
JP4887346B2 (ja) 半導体装置
CN215896384U (zh) 一种具有防溢料功能的引线框架
JP7484800B2 (ja) 半導体装置および半導体装置の製造方法
JP4952555B2 (ja) 半導体装置の製造方法
JP2009302387A (ja) 半導体装置及びその製造方法
JP2007096357A (ja) 面実装型電子部品の製造方法
JP2022143168A (ja) 半導体装置
JP2007150044A (ja) 半導体装置
JP2022146222A (ja) 半導体装置
JP2022143166A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220303

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220415

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220825

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220901

R150 Certificate of patent or registration of utility model

Ref document number: 7136767

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150