JP7021485B2 - 発光部品、プリントヘッド及び画像形成装置 - Google Patents

Description

本発明は、発光部品、プリントヘッド及び画像形成装置に関する。

特許文献１には、しきい電圧もしくはしきい電流が外部から制御可能な発光素子多数個を、一次元、二次元、もしくは三次元的に配列し、各発光素子のしきい電圧もしくはしきい電流を制御する電極を互いに電気的手段にて接続し、各発光素子に、外部から電圧もしくは電流を印加させるクロックラインを接続した、発光素子アレイが記載されている。

特許文献２には、基板と基板上にアレイ状に配設された面発光型半導体レーザと基板上に配列され前記面発光型半導体レーザの発光を選択的にオン・オフさせるスイッチ素子としてのサイリスタとを備える自己走査型の光源ヘッドが記載されている。

特許文献３には、ｐｎｐｎｐｎ６層半導体構造の発光素子を構成し、両端のｐ型第１層とｎ型第６層、および中央のｐ型第３層およびｎ型第４層に電極を設け、ｐｎ層に発光ダイオード機能を担わせ、ｐｎｐｎ４層にサイリスタ機能を担わせた自己走査型発光装置が記載されている。

特開平１－２３８９６２号公報 特開２００９－２８６０４８号公報 特開２００１－３０８３８５号公報

ところで、例えば、発光部と駆動部とを備える自己走査型の発光素子アレイにおいて、発光部の発光素子を駆動部の駆動に用いる素子と同じ半導体多層膜から構成すると、発光素子の発光特性と、駆動に用いる素子の駆動特性とを独立に設定しにくかった。このため、駆動に用いる素子と発光部の発光素子とを積層して、発光素子の特性と駆動に用いる素子の特性とを独立して設定することが考えられる。しかし、駆動に用いる素子上に発光素子を積層すると、半導体層の成長時に発生する結晶欠陥などにより、発光素子の特性が低下するおそれがある。
そこで本発明は、駆動に用いる素子上に発光素子を積層する場合に比べ、発光素子の特性の低下を抑制した発光部品などを提供することを目的とする。

請求項１に記載の発明は、基板と、前記基板上に設けられた発光素子と、オン状態になることで前記発光素子を発光、又は、当該発光素子の発光量を増加させるサイリスタと、前記発光素子と前記サイリスタとの間に設けられ、当該サイリスタが出射する光の透過を抑制する光透過抑制層とを備え、前記発光素子と前記光透過抑制層と前記サイリスタとがこの並び順で積層される発光部品である。
請求項２に記載の発明は、前記発光素子の出射する光と、前記サイリスタの発光する光とは、波長が異なることを特徴とする請求項１に記載の発光部品である。
請求項３に記載の発明は、前記光透過抑制層は、バンドギャップエネルギが前記サイリスタの出射する光に相当するバンドギャップエネルギより小さい半導体層を含むことを特徴とする請求項１又は２に記載の発光部品である。
請求項４に記載の発明は、前記発光素子及び前記サイリスタは、それぞれ複数の半導体層が積層されて構成され、前記光透過抑制層は、前記発光素子側において接する当該発光素子を構成する半導体層と、前記サイリスタ側において接する当該サイリスタを構成する半導体層との、いずれか一方の半導体層と同じ導電型を有するとともに、当該いずれか一方の半導体層よりも不純物濃度が高い半導体層を含むことを特徴とする請求項１又は２に記載の発光部品である。
請求項５に記載の発明は、前記発光素子及び前記サイリスタは、それぞれ複数の半導体層が積層されて構成され、前記光透過抑制層は、前記発光素子側において接する当該発光素子を構成する半導体層と、前記サイリスタ側において接する当該サイリスタを構成する半導体層とを直接接合させた場合における電流の流れやすい方向が維持されるように構成されていることを特徴とする請求項１又は２に記載の発光部品である。
請求項６に記載の発明は、前記発光素子、前記サイリスタ及び前記光透過抑制層は、それぞれ複数の半導体層が積層されて構成され、前記サイリスタを構成する複数の半導体層のうち前記光透過抑制層に接する半導体層と、当該光透過抑制層を構成する複数の半導体層のうち当該サイリスタに接する層とは、同じ導電型を有し、前記発光素子を構成する複数の半導体層のうち前記光透過抑制層に接する半導体層と、当該光透過抑制層を構成する複数の半導体層のうち当該発光素子に接する半導体層とは、同じ導電型を有し、前記光透過抑制層を構成する複数の半導体層のそれぞれは、前記発光素子を構成する複数の半導体層のうち当該光透過抑制層に接する半導体層、及び、前記サイリスタを構成する複数の半導体層のうち当該光透過抑制層に接する半導体層よりも不純物濃度が高いことを特徴とする請求項１又は２に記載の発光部品である。
請求項７に記載の発明は、前記サイリスタは、当該サイリスタの立ち上がり電圧を低減する電圧低減層を備えることを特徴とする請求項１に記載の発光部品である。
請求項８に記載の発明は、前記電圧低減層は、前記サイリスタを構成する他の半導体層のいずれよりもバンドギャップエネルギが小さいことを特徴とする請求項７に記載の発光部品である。
請求項９に記載の発明は、基板と、前記基板上に設けられた複数の発光素子と、複数の前記発光素子上に光透過抑制層を介してそれぞれが積層され、オン状態になることで当該発光素子を発光、又は、当該発光素子の発光量を増加させる複数のサイリスタと、複数の前記発光素子と同一の構成の下部素子上に前記光透過抑制層を介してそれぞれが積層されるとともに、オン状態になることで、前記サイリスタをオン状態に移行が可能な状態にする複数の転送素子を、備え、前記転送素子は、接続配線により、前記下部素子を介さず、又は、当該下部素子を構成する半導体層の一部の半導体層を介して前記基板に接続されていることを特徴とする発光部品である。
請求項１０に記載の発明は、基板と、当該基板上に設けられた発光素子と、オン状態になることで当該発光素子を発光、又は、当該発光素子の発光量を増加させるサイリスタと、当該発光素子と当該サイリスタとの間に設けられ、当該サイリスタが出射する光の透過を抑制する光透過抑制層と、を含み、当該発光素子と当該光透過抑制層と当該サイリスタとがこの並び順で積層される発光手段と、前記発光手段から出射される光を結像させる光学手段とを備えるプリントヘッドである。
請求項１１に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、基板と、当該基板上に設けられた発光素子と、オン状態になることで当該発光素子を発光、又は、当該発光素子の発光量を増加させるサイリスタと、当該発光素子と当該サイリスタとの間に設けられ、当該サイリスタが出射する光の透過を抑制する光透過抑制層と、を含み、当該発光素子と当該光透過抑制層と当該サイリスタとがこの並び順で積層され、光学手段を介して前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備える画像形成装置である。
請求項１２に記載の発明は、基板上に設けられた発光素子と、前記発光素子上に積層され、前記発光素子を駆動する駆動素子と、前記発光素子と前記駆動素子との間に設けられ、当該駆動素子が出射する光の透過を抑制する光透過抑制層とを備え、前記発光素子と前記光透過抑制層と前記駆動素子とがこの並び順で積層される発光部品である。

請求項１の発明によれば、駆動に用いる素子上に発光素子を積層する場合に比べ、発光素子の特性の低下が抑制される。
請求項２の発明によれば、波長が同じ場合に比べ、発光素子の特性と駆動するサイリスタの特性とを別々に設定しやすい。
請求項３の発明によれば、バンドギャップが小さい半導体層を含まない場合に比べて、透過を抑制する光の波長を選択できる。
請求項４の発明によれば、不純物濃度が高い層を含まない場合に比べて、透過を抑制する光の波長依存性が小さくなる。
請求項５の発明によれば、電流の流れやすい方向が維持されない場合に比べ、駆動電圧が低くなる。
請求項６の発明によれば、接する層同士が異なる導電型で構成されている場合に比べ、駆動電圧が低くなる。
請求項７の発明によれば、電圧低減層を備えない場合に比べて、駆動するサイリスタのオン状態における消費電力が低減する。
請求項８の発明によれば、電圧低減層をバンドギャップエネルギで設定しない場合に比べ、電圧低減層の選定が容易になる。
請求項９の発明によれば、接続配線を備えない場合に比べて、低消費電力化が図れる。
請求項１０の発明によれば、駆動に用いる素子上に発光素子を積層する場合に比べ、プリントヘッドの性能が向上する。
請求項１１の発明によれば、駆動に用いる素子上に発光素子を積層する場合に比べ、画像形成装置の性能が向上する。
請求項１２の発明によれば、駆動に用いる素子上に発光素子を積層する場合に比べ、発光素子の特性の低下が抑制される。

第１の実施の形態が適用される画像形成装置の全体構成の一例を示した図である。 プリントヘッドの構成の一例を示した断面図である。 発光装置の一例の上面図である。 発光チップの構成、発光装置の信号発生回路の構成及び回路基板上の配線（ライン）の構成の一例を示した図である。 第１の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明する等価回路図である。 第１の実施の形態に係る発光チップの平面レイアウト図及び断面図の一例である。（ａ）は、発光チップの平面レイアウト図、（ｂ）は、（ａ）のＶＩＢ－ＶＩＢ線での断面図である。 発光ダイオードと設定サイリスタとが積層されたアイランドの拡大断面図である。 光透過抑制層を説明する図である。（ａ）は、光透過抑制層が単層のｎ型半導体層である場合、（ｂ）は、光透過抑制層が単層のｐ型半導体層である場合、（ｃ）は、光透過抑制層が複数のｎ型半導体層で構成されている場合、（ｄ）は、光透過抑制層が複数のｐ型半導体層で構成されている場合、及び、（ｅ）は、光透過抑制層がｎ型半導体層とｐ型半導体層とで構成されている場合である。 発光装置及び発光チップの動作を説明するタイミングチャートである。 発光チップの製造方法を説明する図である。（ａ）は、半導体積層体形成工程、（ｂ）は、ｎオーミック電極を形成するｎオーミック電極形成工程、（ｃ）は、半導体積層体分離工程である。 発光チップの製造方法を説明する図である。（ｄ）は、電流阻止部を形成する電流阻止部形成工程、（ｅ）は、ｐゲート層を露出させるｐゲート層出しエッチング工程、（ｆ）は、ｐオーミック電極を形成するｐオーミック電極形成工程である。 発光チップの製造方法を説明する図である。（ｇ）は、保護層を形成する保護層形成工程、（ｈ）は、配線及び裏面電極を形成する配線等形成工程である。 発光ダイオードと電圧低減層を備えた設定サイリスタとが積層されたアイランドの拡大断面図である。 サイリスタの構造とサイリスタの特性を説明する図である。（ａ）は、電圧低減層を備えないサイリスタの断面図、（ｂ）は、電圧低減層を備えるサイリスタの断面図、（ｃ）は、サイリスタ特性である。 半導体層を構成する材料のバンドギャップエネルギを説明する図である。 第１の実施の形態に係る発光チップの変形例１－１を説明する発光ダイオードと設定サイリスタとが積層されたアイランドの拡大断面図である。 第１の実施の形態に係る発光チップの変形例１－２を説明する発光ダイオードと設定サイリスタとが積層されたアイランドの拡大断面図である。 第１の実施の形態に係る発光チップの変形例１－３を説明する発光ダイオードと設定サイリスタとが積層されたアイランドの拡大断面図である。 第１の実施の形態に係る発光チップの変形例１－４を説明する発光ダイオードと設定サイリスタとが積層されたアイランドの拡大断面図である。 第１の実施の形態に係る発光チップの変形例１－５を説明する発光ダイオードと設定サイリスタとが積層されたアイランドの拡大断面図である。 第２の実施の形態に係る発光チップの垂直共振器面発光レーザと設定サイリスタとが積層されたアイランドの拡大断面図である。 第２の実施の形態に係る発光チップの変形例２－１を説明する垂直共振器面発光レーザと設定サイリスタとが積層されたアイランドの拡大断面図である。 第２の実施の形態に係る発光チップの変形例２－２を説明する垂直共振器面発光レーザと設定サイリスタとが積層されたアイランドの拡大断面図である。 第３の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明する等価回路図である。 第３の実施の形態に係る発光チップのアイランドの断面図である。 第３の実施の形態に係る発光チップの動作を説明するタイミングチャートである。 第３の実施の形態に係る発光チップＣの変形例３－１のアイランドの拡大断面図である。

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
なお、以下では、アルミニウムをＡｌとするなど、元素記号を用いて表記する。

［第１の実施の形態］
ここでは、発光部品の一例である発光チップＣを、一例として画像形成装置１に適用するとして説明する。
（画像形成装置１）
図１は、第１の実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備える。

画像形成プロセス部１０は、予め定められた間隔を置いて並列に配置される画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋ（区別しない場合は、画像形成ユニット１１と表記する。）を備える。画像形成ユニット１１は、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備える。各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙２５に多重転写させるために、この記録用紙２５を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させる駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙２５に転写させる転写手段の一例としての転写ロール２３と、記録用紙２５にトナー像を定着させる定着器２４とを備える。

この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。

各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙２５に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙２５上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙２５は、定着器２４まで搬送される。定着器２４に搬送された記録用紙２５上の合成トナー像は、定着器２４によって熱及び圧力による定着処理を受けて記録用紙２５上に定着され、画像形成装置１から排出される。

（プリントヘッド１４）
図２は、プリントヘッド１４の構成の一例を示した断面図である。露光手段の一例としてのプリントヘッド１４は、ハウジング６１、感光体ドラム１２を露光する複数の発光素子（第１の実施の形態では、発光素子は発光ダイオードＬＥＤ）を備える光源部６３を備えた発光手段の一例としての発光装置６５、光源部６３から出射された光を感光体ドラム１２の表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備える。
発光装置６５は、前述した光源部６３、光源部６３を駆動する信号発生回路１１０（後述の図３参照）等を搭載する回路基板６２を備える。

ハウジング６１は、例えば金属で形成され、回路基板６２及びロッドレンズアレイ６４を支持し、光源部６３の発光素子の発光面がロッドレンズアレイ６４の焦点面となるように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向であって、後述する図３、図４（ｂ）のＸ方向）に沿って配置されている。

（発光装置６５）
図３は、発光装置６５の一例の上面図である。
図３に例として示す発光装置６５では、光源部６３は、回路基板６２上に、４０個の発光部品の一例としての発光チップＣ１～Ｃ４０（区別しない場合は、発光チップＣと表記する。）が、主走査方向であるＸ方向に二列に千鳥状に配置して構成されている。発光チップＣ１～Ｃ４０の構成は同じであってよい。
本明細書では、「～」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「～」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップＣ１～Ｃ４０は、発光チップＣ１から番号順に発光チップＣ４０までを含む。

なお、第１の実施の形態では、発光チップＣの数として、合計４０個を用いたが、これに限定されない。
そして、発光装置６５は、光源部６３を駆動する信号発生回路１１０を搭載している。信号発生回路１１０は、例えば集積回路（ＩＣ）などで構成されている。なお、発光装置６５が信号発生回路１１０を搭載していなくともよい。このときは、信号発生回路１１０は、発光装置６５の外部に設けられ、発光チップＣを制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置６５は信号発生回路１１０を備えるとして説明する。
発光チップＣの配列についての詳細は後述する。

図４は、発光チップＣの構成、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成の一例を示した図である。図４（ａ）は発光チップＣの構成を示し、図４（ｂ）は発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を示す。なお、図４（ｂ）では、発光チップＣ１～Ｃ４０の内、発光チップＣ１～Ｃ９の部分を示している。

はじめに、図４（ａ）に示す発光チップＣの構成を説明する。
発光チップＣは、表面形状が矩形である基板８０の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数の発光素子（第１の実施の形態では発光ダイオードＬＥＤ１～ＬＥＤ１２８（区別しない場合は、発光ダイオードＬＥＤと表記する。））を含んで構成される発光部１０２を備える。さらに、発光チップＣは、基板８０の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を備える。なお、これらの端子は、基板８０の一端部からφＩ端子、φ１端子の順に設けられ、基板８０の他端部からＶｇａ端子、φ２端子の順に設けられている。そして、発光部１０２は、φ１端子とφ２端子との間に設けられている。さらに、基板８０の裏面にはＶｓｕｂ端子として裏面電極９１（後述する図６参照）が設けられている。発光ダイオードＬＥＤは、発光素子（発光に用いる素子）の一例である。ここで、基板８０の表面において、発光ダイオードＬＥＤ１～ＬＥＤ１２８の配列の方向をｘ方向、ｘ方向と直交する方向をｙ方向とする。

なお、「列状」とは、図４（ａ）に示したように複数の発光素子（第１の実施の形態では、発光ダイオードＬＥＤ）が一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交する方向に対して、互いに異なるずれ量を有して配置されている状態でもよい。例えば、それぞれの発光素子が、列方向と直交する方向にずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、又は複数の発光素子毎に、ジグザグに配置されていてもよい。

次に、図４（ｂ）により、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を説明する。
前述したように、発光装置６５の回路基板６２には、信号発生回路１１０及び発光チップＣ１～Ｃ４０が搭載され、信号発生回路１１０と発光チップＣ１～Ｃ４０とを接続する配線（ライン）が設けられている。

まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０には、画像出力制御部３０及び画像処理部４０（図１参照）より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路１１０は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１～Ｃ４０に、第１転送信号φ１、第２転送信号φ２を送信する転送信号発生部１２０を備える。
そしてまた、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１～Ｃ４０に、点灯信号φＩ１～φＩ４０（区別しない場合は、点灯信号φＩと表記する。）をそれぞれ送信する点灯信号発生部１４０を備える。
さらにまた、信号発生回路１１０は、発光チップＣ１～Ｃ４０に電位の基準となる基準電位Ｖｓｕｂを供給する基準電位供給部１６０、発光チップＣ１～Ｃ４０の駆動のための電源電位Ｖｇａを供給する電源電位供給部１７０を備える。

次に、発光チップＣ１～Ｃ４０の配列について説明する。
奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…は、それぞれの基板８０の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…も、同様にそれぞれの基板８０の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…と偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…とは、発光チップＣに設けられた発光部１０２側の長辺が向かい合うように、互いに１８０°回転した状態で千鳥状に配列されている。そして、発光チップＣ間においても発光ダイオードＬＥＤが主走査方向（Ｘ方向）に予め定められた間隔で並ぶように位置が設定されている。なお、図４（ｂ）の発光チップＣ１～Ｃ４０に、図４（ａ）に示した発光部１０２の発光ダイオードＬＥＤの並び順（第１の実施の形態では発光ダイオードＬＥＤ１～ＬＥＤ１２８の番号順）の方向を矢印で示している。

信号発生回路１１０と発光チップＣ１～Ｃ４０とを接続する配線（ライン）について説明する。
回路基板６２には、発光チップＣの基板８０の裏面に設けられたＶｓｕｂ端子である裏面電極９１（後述の図６参照）に接続され、基準電位Ｖｓｕｂを供給する電源ライン２００ａが設けられている。
そして、回路基板６２には、信号発生回路１１０の電源電位供給部１７０から、発光チップＣに設けられたＶｇａ端子に接続され、駆動のための電源電位Ｖｇａを供給する電源ライン２００ｂが設けられている。

回路基板６２には、信号発生回路１１０の転送信号発生部１２０から、発光チップＣ１～Ｃ４０のφ１端子に第１転送信号φ１を送信するための第１転送信号ライン２０１、発光チップＣ１～Ｃ４０のφ２端子に第２転送信号φ２を送信するための第２転送信号ライン２０２が設けられている。第１転送信号φ１、第２転送信号φ２は、発光チップＣ１～Ｃ４０に共通（並列）に送信される。

そしてまた、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０から、各発光チップＣ１～Ｃ４０のそれぞれのφＩ端子に、それぞれ電流制限抵抗ＲＩを介して、点灯信号φＩ１～φＩ４０を送信する点灯信号ライン２０４－１～２０４－４０（区別しない場合は、点灯信号ライン２０４と表記する。）が設けられている。

以上説明したように、回路基板６２上のすべての発光チップＣ１～Ｃ４０に、基準電位Ｖｓｕｂ、電源電位Ｖｇａが共通に供給される。第１転送信号φ１、第２転送信号φ２も、発光チップＣ１～Ｃ４０に共通（並列）に送信される。一方、点灯信号φＩ１～φＩ４０は、発光チップＣ１～Ｃ４０にそれぞれ個別に送信される。

（発光チップＣ）
図５は、第１の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ：Self-Scanning Light Emitting Device）が搭載された発光チップＣの回路構成を説明する等価回路図である。以下において説明する各素子は、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を除き、発光チップＣ上のレイアウト（後述する図６参照）に基づいて配置されている。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、信号発生回路１１０との接続の関係の説明のため、図中左端に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子を、基板８０の外に引き出して示している。
ここでは、信号発生回路１１０との関係において発光チップＣ１を例に、発光チップＣを説明する。そこで、図５において、発光チップＣを発光チップＣ１（Ｃ）と表記する。他の発光チップＣ２～Ｃ４０の構成は、発光チップＣ１と同じである。

発光チップＣ１（Ｃ）は、列状に配列された発光ダイオードＬＥＤ１～ＬＥＤ１２８で構成される発光部１０２（図４（ａ）参照）を備える。
そして、発光チップＣ１（Ｃ）は、設定サイリスタＳ１～Ｓ１２８（区別しない場合は、設定サイリスタＳと表記する。）を備える。発光ダイオードＬＥＤ１～ＬＥＤ１２８及び設定サイリスタＳ１～Ｓ１２８は、同じ番号の発光ダイオードＬＥＤと設定サイリスタＳとが直列接続されている。
なお、後述する図６（ｂ）に示すように、設定サイリスタＳは、基板８０上に列状に配列された発光ダイオードＬＥＤ上に積層されている。よって、設定サイリスタＳ１～Ｓ１２８も列状に配列されている。設定サイリスタＳは、後述するように発光ダイオードＬＥＤのオン／オフを設定（制御）することから、発光ダイオードＬＥＤを駆動する素子である。なお、設定サイリスタＳをサイリスタと表記することがある。

さらに、発光チップＣ１（Ｃ）は、発光ダイオードＬＥＤ１～ＬＥＤ１２８、設定サイリスタＳ１～Ｓ１２８と同様に列状に配列された転送サイリスタＴ１～Ｔ１２８（区別しない場合は、転送サイリスタＴと表記する。）を備える。
そして、発光チップＣ１（Ｃ）は、発光ダイオードＬＥＤ１～ＬＥＤ１２８と同様な構造の下部ダイオードＵＤ１～ＵＤ１２８（区別しない場合は、下部ダイオードＵＤと表記する。）を備える。下部ダイオードＵＤ１～ＵＤ１２８及び転送サイリスタＴ１～Ｔ１２８は、同じ番号の下部ダイオードＵＤと転送サイリスタＴとが直列接続されている。
なお、後述する図６（ｂ）に示すように、転送サイリスタＴは、基板８０上に列状に配列された下部ダイオードＵＤ上に積層されている。よって、下部ダイオードＵＤ１～ＵＤ１２８も列状に配列されている。なお、下部ダイオードは、下部素子の一例である。

なお、ここでは転送素子の一例として転送サイリスタＴを用いて説明するが、順にオン状態になる素子であれば他の回路素子であってもよく、例えば、シフトレジスタや複数のトランジスタを組み合わせた回路素子を用いてもよい。
また、発光チップＣ１（Ｃ）は、転送サイリスタＴ１～Ｔ１２８をそれぞれ番号順に２つをペアにして、それぞれのペアの間に結合ダイオードＤ１～Ｄ１２７（区別しない場合は、結合ダイオードＤと表記する。）を備える。
さらに、発光チップＣ１（Ｃ）は、電源線抵抗Ｒｇ１～Ｒｇ１２８（区別しない場合は、電源線抵抗Ｒｇと表記する。）を備える。

また、発光チップＣ１（Ｃ）は、１個のスタートダイオードＳＤを備える。そして、後述する第１転送信号φ１が送信される第１転送信号線７２と第２転送信号φ２が送信される第２転送信号線７３とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗Ｒ１、Ｒ２を備える。
ここでは、設定サイリスタＳ１～Ｓ１２８、転送サイリスタＴ１～Ｔ１２８、下部ダイオードＵＤ１～ＵＤ１２８、電源線抵抗Ｒｇ１～Ｒｇ１２８、結合ダイオードＤ１～Ｄ１２７、スタートダイオードＳＤ、電流制限抵抗Ｒ１、Ｒ２により駆動部１０１が構成される。

発光部１０２の発光ダイオードＬＥＤ１～ＬＥＤ１２８、駆動部１０１及び設定サイリスタＳ１～Ｓ１２８、転送サイリスタＴ１～Ｔ１２８、下部ダイオードＵＤ１～ＵＤ１２８は、図５中において、左側から番号順に配列されている。さらに、結合ダイオードＤ１～Ｄ１２７、電源線抵抗Ｒｇ１～Ｒｇ１２８も、図中左側から番号順に配列されている。

そして、発光チップＣは、電源電位Ｖｇａが供給される電源線７１、第１転送信号φ１が供給される第１転送信号線７２、第２転送信号φ２が供給される第２転送信号線７３、発光ダイオードＬＥＤに点灯のための電流を供給する点灯信号線７５を備える。

第１の実施の形態では、発光部１０２における発光ダイオードＬＥＤ、駆動部１０１における設定サイリスタＳ、転送サイリスタＴ、下部ダイオードＵＤ、電源線抵抗Ｒｇはそれぞれ１２８個とした。なお、結合ダイオードＤの数は、転送サイリスタＴの数より１少ない１２７個である。
発光ダイオードＬＥＤなどの数は、上記に限らず、予め定められた個数とすればよい。そして、転送サイリスタＴの数は、発光ダイオードＬＥＤの数より多くてもよい。

上記のダイオード（発光ダイオードＬＥＤ、下部ダイオードＵＤ、結合ダイオードＤ、スタートダイオードＳＤ）は、アノード端子（アノード）、カソード端子（カソード）を備える２端子の半導体素子、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、アノード端子（アノード）、ゲート端子（ゲート）、カソード端子（カソード）の３端子を有する半導体素子である。
なお、後述するように、ダイオード（発光ダイオードＬＥＤ、下部ダイオードＵＤ、結合ダイオードＤ、スタートダイオードＳＤ）、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、電極として構成されたアノード端子、ゲート端子、カソード端子を必ずしも備えない場合がある。よって、以下では、端子を略して（ ）内で表記する場合がある。

では次に、発光チップＣ１（Ｃ）における各素子の電気的な接続について説明する。
発光ダイオードＬＥＤ、下部ダイオードＵＤのそれぞれのアノードは、発光チップＣ１（Ｃ）の基板８０に接続されている（アノードコモン）。これらのアノードは、基板８０の裏面に設けられたＶｓｕｂ端子である裏面電極９１（後述の図６（ｂ）参照）を介して電源ライン２００ａ（図４（ｂ）参照）に接続されている。この電源ライン２００ａは、基準電位供給部１６０から基準電位Ｖｓｕｂが供給される。

そして、発光ダイオードＬＥＤのそれぞれのカソードは、設定サイリスタＳのアノードに接続されている。また、下部ダイオードＵＤのそれぞれのカソードは、転送サイリスタＴのアノードに接続されている。
なお、この接続はｐ型の基板８０を用いた際の構成であり、ｎ型の基板を用いる場合は極性が逆となり、不純物を添加していないイントリンシック（ｉ）型の基板を用いる場合には、基板の駆動部１０１及び発光部１０２が設けられる側に、基準電位Ｖｓｕｂを供給する電源ライン２００ａと接続される端子が設けられる。

転送サイリスタＴの配列に沿って、奇数番号の転送サイリスタＴ１、Ｔ３、…のカソードは、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。このφ１端子には、第１転送信号ライン２０１（図４（ｂ）参照）が接続され、転送信号発生部１２０から第１転送信号φ１が送信される。
一方、転送サイリスタＴの配列に沿って、偶数番号の転送サイリスタＴ２、Ｔ４、…のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、第２転送信号ライン２０２（図４（ｂ）参照）が接続され、転送信号発生部１２０から第２転送信号φ２が送信される。

設定サイリスタＳのそれぞれのカソードは、点灯信号線７５に接続されている。点灯信号線７５は、φＩ端子に接続されている。発光チップＣ１では、φＩ端子は、発光チップＣ１（Ｃ）の外側に設けられた電流制限抵抗ＲＩを介して点灯信号ライン２０４－１に接続され、点灯信号発生部１４０から点灯信号φＩ１が送信される（図４（ｂ）参照）。点灯信号φＩ１は、発光ダイオードＬＥＤ１～ＬＥＤ１２８に点灯のための電流を供給する。なお、他の発光チップＣ２～Ｃ４０のφＩ端子には、それぞれ電流制限抵抗ＲＩを介して点灯信号ライン２０４－２～２０４－４０が接続され、点灯信号発生部１４０から点灯信号φＩ２～φＩ４０が送信される（図４（ｂ）参照）。

転送サイリスタＴ１～Ｔ１２８のそれぞれのゲートＧｔ１～Ｇｔ１２８（区別しない場合は、ゲートＧｔと表記する。）は、同じ番号の設定サイリスタＳ１～Ｓ１２８のゲートＧｓ１～Ｇｓ１２８（区別しない場合は、ゲートＧｓと表記する。）に、１対１で接続されている。よって、ゲートＧｔ１～Ｇｔ１２８とゲートＧｓ１～Ｇｓ１２８とは、同じ番号のものが電気的に同電位になっている。よって、例えばゲートＧｔ１（ゲートＧｓ１）などと表記して、電位が同じであることを示す。

転送サイリスタＴ１～Ｔ１２８のそれぞれのゲートＧｔ１～Ｇｔ１２８を番号順に２個ずつペアとしたゲートＧｔ間に、結合ダイオードＤ１～Ｄ１２７がそれぞれ接続されている。すなわち、結合ダイオードＤ１～Ｄ１２７はそれぞれがゲートＧｔ１～Ｇｔ１２８のそれぞれの間に挟まれるように直列接続されている。そして、結合ダイオードＤ１の向きは、ゲートＧｔ１からゲートＧｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤ２～Ｄ１２７についても同様である。

転送サイリスタＴのゲートＧｔは、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇを介して、電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子には、電源ライン２００ｂ（図４（ｂ）参照）が接続され、電源電位供給部１７０から電源電位Ｖｇａが供給される。なお、設定サイリスタＳのゲートＧｓは、転送サイリスタＴのゲートＧｔに接続されているので、設定サイリスタＳのゲートＧｓも、電源線抵抗Ｒｇを介して、電源線７１に接続されている。

そして、転送サイリスタＴ１のゲートＧｔ１は、スタートダイオードＳＤのカソード端子に接続されている。一方、スタートダイオードＳＤのアノードは、第２転送信号線７３に接続されている。

図６は、第１の実施の形態に係る発光チップＣの平面レイアウト図及び断面図の一例である。図６（ａ）は、発光チップＣの平面レイアウト図、図６（ｂ）は、図６（ａ）のＶＩＢ－ＶＩＢ線での断面図である。ここでは、発光チップＣと信号発生回路１１０との接続関係を示さないので、発光チップＣ１を例とすることを要しない。よって、発光チップＣと表記する。
図６（ａ）では、発光ダイオードＬＥＤ１～ＬＥＤ１２８、設定サイリスタＳ１～Ｓ４、転送サイリスタＴ１～Ｔ４、下部ダイオードＵＤ１～ＵＤ４を中心とした部分を示している。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、説明の便宜上、図中左端部に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子（裏面電極９１）は、基板８０の外に引き出して示している。図４（ａ）に対応させて端子を設けるとすると、φ２端子、φＩ端子、電流制限抵抗Ｒ２は、基板８０の右端部に設けられる。また、スタートダイオードＳＤは基板８０の右端部に設けられてもよい。

図６（ａ）のＶＩＢ－ＶＩＢ線での断面図である図６（ｂ）では、図中下より設定サイリスタＳ１／発光ダイオードＬＥＤ１、転送サイリスタＴ１／下部ダイオードＵＤ１、結合ダイオードＤ１、電源線抵抗Ｒｇ１が示されている。なお、設定サイリスタＳ１と発光ダイオードＬＥＤ１とは積層されている。同様に、転送サイリスタＴ１と下部ダイオードＵＤ１とは積層されている。
そして、図６（ａ）、（ｂ）の図中には、主要な素子や端子を名前により表記している。
なお、基板８０の表面において、発光ダイオードＬＥＤ（発光ダイオードＬＥＤ１～ＬＥＤ４）の配列の方向がｘ方向、ｘ方向と直交する方向がｙ方向である。そして、基板８０の裏面から表面に向かう方向をｚ方向とする。

まず、発光チップＣの断面構造を、図６（ｂ）により説明する。
ｐ型の基板８０（基板８０）上に、発光ダイオードＬＥＤ及び下部ダイオードＵＤを構成するｐ型のアノード層８１（ｐアノード層８１）、発光層８２、ｎ型のカソード層８３（ｎカソード層８３）が設けられている。
そして、ｎカソード層８３上に、光透過抑制層８４が設けられている。
さらに、光透過抑制層８４上に、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ１、電源線抵抗Ｒｇ１を構成するｐ型のアノード層８５（ｐアノード層８５）、ｎ型のゲート層８６（ｎゲート層８６）、ｐ型のゲート層８７（ｐゲート層８７）、ｎ型のカソード層８８（ｎカソード層８８）が順に設けられている。
後述するように、光透過抑制層８４は、設定サイリスタＳ及び転送サイリスタＴが発光した場合、設定サイリスタＳ及び転送サイリスタＴから出射する光の強度（光量）を低減して、発光ダイオードＬＥＤ側に透過することを抑制する。
なお、以下では、（ ）内の表記を用いる。他の場合も同様とする。

そして、これらのアイランドと電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５などの配線とが、保護層９０に設けられたスルーホール（図６（ａ）では○で示す。）を介して接続されている。以下の説明では、保護層９０及びスルーホールについての説明を省略する。

また、図６（ｂ）に示すように、基板８０の裏面にはＶｓｕｂ端子となる裏面電極９１が設けられている。

そして、発光チップＣには、図６（ｂ）に示すように、これらのアイランドの表面及び側面を覆うように設けられた透光性の絶縁材料で構成された保護層９０が設けられている。
図６（ｂ）では、矢印で発光ダイオードＬＥＤの光が出射する方向（光出射方向）を示している。ここでは、基板８０の裏面と交差する方向である。図６（ｂ）では、一例として－ｚ方向である。つまり、発光ダイオードＬＥＤが出射する光は、基板８０を透過して、基板８０の裏面から出射される。なお、発光ダイオードＬＥＤが出射する光が透過する基板８０の裏面には、裏面電極９１が設けられていない。

ｐアノード層８１、発光層８２、ｎカソード層８３、光透過抑制層８４、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８は、それぞれが半導体層であって、エピタキシャル成長によりモノリシックに積層される。
そして、相互に分離された複数のアイランド（島）（後述するアイランド３０１、３０２、３０３、…）になるように、アイランド間の半導体層がエッチング（メサエッチング）により除去されている。また、ｐアノード層８１が基板８０を兼ねてもよい。

ここでは、ｐアノード層８１、ｎカソード層８３の表記は、発光ダイオードＬＥＤ、下部ダイオードＵＤを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８１はアノード、ｎカソード層８３はカソードとして機能する。

ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の表記は、設定サイリスタＳ及び転送サイリスタＴを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８５はアノード、ｎゲート層８６、ｐゲート層８７はゲート、ｎカソード層８８はカソードとして機能する。
なお、結合ダイオードＤ、電源線抵抗Ｒｇを構成する場合には、後述するように異なる機能を有する。

以下に説明するように、複数のアイランドは、ｐアノード層８１、発光層８２、ｎカソード層８３、光透過抑制層８４、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の複数の層の内、層の一部を備えていないものを含む。例えば、アイランド３０１、３０２は、ｎカソード層８８の一部を備えない。

次に、発光チップＣの平面レイアウトを、図６（ａ）により説明する。
アイランド３０１には、発光ダイオードＬＥＤ１及び設定サイリスタＳ１が設けられている。アイランド３０２には、下部ダイオードＵＤ１、転送サイリスタＴ１及び結合ダイオードＤ１が設けられている。アイランド３０３には、電源線抵抗Ｒｇ１が設けられている。アイランド３０４には、スタートダイオードＳＤが設けられている。アイランド３０５には電流制限抵抗Ｒ１が、アイランド３０６には電流制限抵抗Ｒ２が設けられている。
そして、発光チップＣには、アイランド３０１、３０２、３０３と同様なアイランドが、並列して複数形成されている。これらのアイランドには、発光ダイオードＬＥＤ２、ＬＥＤ３、ＬＥＤ４、…、設定サイリスタＳ２、Ｓ３、Ｓ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…、下部ダイオードＵＤ２、ＵＤ３、ＵＤ４、…、結合ダイオードＤ２、Ｄ３、Ｄ４、…等が、アイランド３０１、３０２、３０３と同様に設けられている。

ここで、図６（ａ）、（ｂ）により、アイランド３０１～アイランド３０６について詳細に説明する。
図６（ｂ）に示すように、アイランド３０１に設けられた発光ダイオードＬＥＤ１は、ｐアノード層８１、発光層８２、ｎカソード層８３で構成されている。設定サイリスタＳ１は、発光ダイオードＬＥＤ１のｎカソード層８３上に積層された光透過抑制層８４を介して積層されたｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８で構成されている。

発光ダイオードＬＥＤのｐアノード層８１には、図６（ｂ）に黒塗りで示すように、電流を狭窄する電流狭窄層（後述する図７における電流狭窄層８１ｂ）が含まれている。電流狭窄層は、発光ダイオードＬＥＤに流れる電流が、発光ダイオードＬＥＤの中央部を流れるように設けられている。すなわち、発光ダイオードＬＥＤの周辺部は、メサエッチングに起因して欠陥が多い。このため、非発光再結合が起こりやすい。そこで、発光ダイオードＬＥＤの中央部が電流の流れやすい電流通過部（領域）αとなり、周辺部が電流の流れにくい電流阻止部（領域）βとなるように、電流狭窄層が設けられている。図６（ａ）の発光ダイオードＬＥＤ１に示すように、破線の内側が電流通過部α、破線の外側が電流阻止部βである。なお、電流阻止部βは、電流の流れを完全に阻止することを要せず、電流通過部αに電流を集中させられればよい。つまり、電流阻止部βは、電流通過部αより電流が流れにくければよい。

電流狭窄層を設けると非発光再結合に消費される電力が抑制されるので、低消費電力化及び光取り出し効率が向上する。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。

電流阻止部βを、後述するように酸化により形成する場合には、アイランド３０１、３０２の周囲から等距離の領域が電流阻止部βとなる。しかし、図６（ａ）では、アイランド３０１のみに、電流阻止部βを模式的に表記している。つまり、図６（ａ）のアイランド３０１の＋ｙ方向側の電流阻止部βの幅と、－ｙ方向側及び±ｘ方向側の電流阻止部βの幅とが異なるように表記し、アイランド３０１の周囲から等距離としてない。
なお、電流狭窄層については、後述する。

そして、ｎカソード層８８の領域３１１上に設けられたｎ型のオーミック電極３２１（ｎオーミック電極３２１）をカソード端子とする。また、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐ型のオーミック電極３３１（ｐオーミック電極３３１）をゲートＧｓ１の端子とする。

アイランド３０２に設けられた下部ダイオードＵＤ１は、発光ダイオードＬＥＤと同様に、ｐアノード層８１、発光層８２、ｎカソード層８３で構成されている。転送サイリスタＴ１は、設定サイリスタＳ１と同様に、下部ダイオードＵＤ１のｎカソード層８３上に積層された光透過抑制層８４を介して積層されたｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８で構成されている。
そして、ｎカソード層８８の領域３１３上に設けられたｎオーミック電極３２３をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をゲートＧｔ１の端子とする。
同じく、アイランド３０２に設けられた結合ダイオードＤ１は、ｐゲート層８７、ｎカソード層８８で構成されている。そして、ｎカソード層８８の領域３１４上に設けられたｎオーミック電極３２４をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をアノード端子とする。ここでは、結合ダイオードＤ１のアノード端子は、ゲートＧｔ１と同じである。

アイランド３０３に設けられた電源線抵抗Ｒｇ１は、ｐゲート層８７で構成されている。つまり、電源線抵抗Ｒｇ１は、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３３とｐオーミック電極３３４との間のｐゲート層８７を抵抗として設けられている。

アイランド３０４に設けられたスタートダイオードＳＤは、ｐゲート層８７、ｎカソード層８８で構成されている。つまり、スタートダイオードＳＤは、ｎカソード層８８の領域３１５上に設けられたｎオーミック電極３２５をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３５をアノード端子とする。
アイランド３０５に設けられた電流制限抵抗Ｒ１、アイランド３０６に設けられた電流制限抵抗Ｒ２は、アイランド３０３に設けられた電源線抵抗Ｒｇ１と同様に設けられ、それぞれが２個のｐオーミック電極（符号なし）間のｐゲート層８７を抵抗とする。

図６（ａ）において、各素子間の接続関係を説明する。
点灯信号線７５は、幹部７５ａと複数の枝部７５ｂとを備える。幹部７５ａは設定サイリスタＳ／発光ダイオードＬＥＤの列方向に延びるように設けられている。枝部７５ｂは幹部７５ａから枝分かれして、アイランド３０１に設けられた設定サイリスタＳ１のカソード端子であるｎオーミック電極３２１と接続されている。点灯信号線７５は、アイランド３０１と同様にアイランドに設けられた他の設定サイリスタＳのカソード端子にも接続されている。点灯信号線７５は、φＩ端子に接続されている。

第１転送信号線７２は、アイランド３０２に設けられた転送サイリスタＴ１のカソード端子であるｎオーミック電極３２３に接続されている。第１転送信号線７２は、アイランド３０２と同様なアイランドに設けられた他の奇数番号の転送サイリスタＴのカソード端子にも接続されている。第１転送信号線７２は、アイランド３０５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
一方、第２転送信号線７３は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタＴのカソード端子であるｎオーミック電極（符号なし）に接続されている。第２転送信号線７３は、アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。

電源線７１は、アイランド３０３に設けられた電源線抵抗Ｒｇ１の一方の端子であるｐオーミック電極３３４に接続されている。電源線７１は、アイランド３０３と同様なアイランドに設けられた他の電源線抵抗Ｒｇの一方の端子にも接続されている。電源線７１は、Ｖｇａ端子に接続されている。

そして、アイランド３０１に設けられた設定サイリスタＳ１のゲートＧｓ１の端子であるｐオーミック電極３３１は、アイランド３０２に設けられた転送サイリスタＴ１のゲートＧｔ１の端子であるｐオーミック電極３３２に接続配線７６で接続されている。アイランド３０１と同様なアイランドに設けられた設定サイリスタＳのゲートＧｓの端子は、アイランド３０２と同様なアイランドに設けられた転送サイリスタＴのゲートＧｔの端子と、接続配線７６と同様な接続配線で接続されている。

そして、ｐオーミック電極３３２は、アイランド３０３に設けられた電源線抵抗Ｒｇ１の他方の端子であるｐオーミック電極３３３に接続配線７７で接続されている。アイランド３０２と同様なアイランドに設けられたｐオーミック電極３３２と同様ｐオーミック電極は、アイランド３０３と同様なアイランドに設けられた電源線抵抗Ｒｇの他方の端子であるｐオーミック電極３３３と同様なｐオーミック電極に接続配線７７と同様な接続配線で接続されている。

アイランド３０２に設けられた結合ダイオードＤ１のカソード端子であるｎオーミック電極３２４は、隣接するアイランド３０２と同様なアイランドに設けられた転送サイリスタＴ２のゲートＧｔ２の端子であるｐ型オーミック電極（符号なし）に接続配線７９で接続されている。アイランド３０１と同様なアイランドに設けられた、アイランド３０２、と同様なアイランドに設けられた結合ダイオードＤのカソード端子は、隣接するアイランド３０２と同様なアイランドに設けられた転送サイリスタＴのゲートＧｔ（ゲートＧｓ）の端子と接続配線７９と同様な接続配線で接続されている。

アイランド３０２のゲートＧｔ１の端子であるｐオーミック電極３３２は、アイランド３０４に設けられたスタートダイオードＳＤのカソード端子であるｎオーミック電極３２５と接続配線７８で接続されている。スタートダイオードＳＤのアノード端子であるｐオーミック電極３３５は、第２転送信号線７３に接続されている。
なお、上記の接続及び構成は、ｐ型の基板８０を用いた際のものであり、ｎ型の基板を用いる場合は、極性が逆となる。また、ｉ型の基板を用いる場合は、基板の駆動部１０１及び発光部１０２が設けられる側に、基準電位Ｖｓｕｂを供給する電源ライン２００ａと接続される端子が設けられる。そして、接続及び構成は、ｐ型の基板を用いる場合、ｎ型の基板を用いる場合のどちらかと同様になる。

（発光ダイオードＬＥＤと設定サイリスタＳとの積層構造）
図７は、発光ダイオードＬＥＤ１と設定サイリスタＳ１とが積層されたアイランド３０１の拡大図である。図７は、図６（ａ）のＶＩＢ－ＶＩＢ線での断面図であるが、図６（ｂ）とは反対側（－ｘ方向）から見た断面図である。なお、保護層９０を省略するとともに、アイランド３０１上において点灯信号線７５が設けられる領域を省略している。以降に示す断面図も同様である。
前述したように、発光ダイオードＬＥＤ１上に光透過抑制層８４を介して設定サイリスタＳ１が積層されている。すなわち、発光ダイオードＬＥＤ１と設定サイリスタＳ１とは直列接続されている。なお、「発光ダイオードＬＥＤ１上」とは発光ダイオードＬＥＤ１と直接接触している状態のみを指すのではなく、直接接触せずに上方に位置している状態も含む。また、「基板上」等の類似の表現においても同様である。

図７に示すように、発光ダイオードＬＥＤは、ｐ型の基板８０上に、ｐアノード層８１、発光層８２、ｎカソード層８３を順にエピタキシャル成長させた半導体積層体で構成されている。なお、発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。なお、発光層８２は、不純物を添加していないイントリンシック（ｉ）型の層（ｉ層）であってもよい。また、発光層８２は、量子井戸構造以外であってもよく、例えば、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｐアノード層８１は、電流狭窄層８１ｂを含んで構成されている。すなわち、ｐアノード層８１は、下側ｐアノード層８１ａ、電流狭窄層８１ｂ、上側ｐアノード層８１ｃで構成されている。電流狭窄層８１ｂは、電流通過部αと電流阻止部βとで構成されている。図７に示すように、電流通過部αは、発光ダイオードＬＥＤの中央部に、電流阻止部βは、発光ダイオードＬＥＤの周辺部に設けられている。つまり、電流狭窄層８１ｂの部分が電流阻止部β、電流狭窄層８１ｂの設けられていない部分が電流通過部αとなっている。
なお、ｐアノード層８１における電流阻止部βは、ｐアノード層８１への水素イオン（Ｈ^＋）の打ち込み（イオン打ち込み）により形成してもよい。すなわち、電流阻止部βは、電流狭窄層８１ｂを含まないｐアノード層８１（下側ｐアノード層８１ａ、上側ｐアノード層８１ｃ）を形成した後において、電流阻止部βとする部分にＨ^＋を打ち込むことで形成されてもよい。
そして、電流狭窄層をｎカソード層８３に設けてもよい。

そして、ｎカソード層８３上に、光透過抑制層８４がエピタキシャル成長されている。光透過抑制層８４も半導体層である。なお、光透過抑制層８４については、後述する。

設定サイリスタＳは、光透過抑制層８４上に、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８を順にエピタキシャル成長させた半導体積層体で構成されている。

これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などによって積層され、半導体積層体が形成される。

ｎオーミック電極３２１は、例えばｎカソード層８８などｎ型の半導体層とオーミックコンタクトが取りやすいＧｅを含むＡｕ（ＡｕＧｅ）などである。

ｐオーミック電極３３１は、例えばｐゲート層８３などｐ型の半導体層とオーミックコンタクトが取りやすいＺｎを含むＡｕ（ＡｕＺｎ）などである。
裏面電極９１は、ｐオーミック電極３３１と同様に、例えばＡｕＺｎである。

なお、上記においては、ｐゲート層８５にｐオーミック電極３３１を設けて設定サイリスタＳ１のゲートＧｓとしたが、ｎゲート層８２にｎオーミック電極を設けて設定サイリスタＳ１のゲートＧｓとしてもよい。

＜サイリスタ＞
ここで、サイリスタ（転送サイリスタＴ、設定サイリスタＳ）の基本的な動作を説明する。サイリスタは、前述したように、アノード端子（アノード）、カソード端子（カソード）、ゲート端子（ゲート）の３端子を有する半導体素子であって、例えば、ＧａＡｓ、ＧａＡｌＡｓ、ＡｌＡｓなどによるｐ型の半導体層（ｐアノード層８５、ｐゲート層８７）、ｎ型の半導体層（ｎゲート層８６、ｎカソード層８８）を基板８０上に積層して構成されている。つまり、サイリスタは、ｐｎｐｎ構造を成している。ここでは、ｐ型の半導体層とｎ型の半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄを一例として１．５Ｖとして説明する。

以下では、一例として、Ｖｓｕｂ端子である裏面電極９１（図５、図６参照）に供給される基準電位Ｖｓｕｂをハイレベルの電位（以下では「Ｈ」と表記する。）として０Ｖ、Ｖｇａ端子に供給される電源電位Ｖｇａをローレベルの電位（以下では「Ｌ」と表記する。）として－５Ｖとして説明する。よって、「Ｈ」（０Ｖ）、「Ｌ」（－５Ｖ）と表記することがある。

まず、サイリスタ単体の動作を説明する。ここでは、サイリスタのアノードは０Ｖであるとする。
アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位（絶対値が大きい負の電位）がカソードに印加されるとオン状態に移行（ターンオン）する。ここで、サイリスタのしきい電圧は、ゲートの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードは０Ｖであるので、ゲートは、０Ｖになるとする。また、オン状態のサイリスタのカソードは、アノードの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位となる。ここでは、アノードは０Ｖであるので、オン状態のサイリスタのカソードは、－１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソードの電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。

オン状態のサイリスタは、カソードが、オン状態を維持するために必要な電位（上記の－１．５Ｖに近い電位）より高い電位（絶対値が小さい負の電位、０Ｖ又は正の電位）になると、オフ状態に移行（ターンオフ）する。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位（絶対値が大きい負の電位）が継続的に印加され、オン状態を維持しうる電流（維持電流）が供給されると、サイリスタはオン状態を維持する。

次に、発光ダイオードＬＥＤと設定サイリスタＳとが積層された状態での動作を説明する。発光ダイオードＬＥＤと設定サイリスタＳとは、積層されることで直列接続されている。そして、図７に示す設定サイリスタＳ１と発光ダイオードＬＥＤ１では、設定サイリスタＳ１のｎカソード層８８がｎオーミック電極３２１を介して、点灯信号線φＩ１に接続され、発光ダイオードＬＥＤ１のｐアノード層８１は、基板８０及び裏面電極９１を介して基準電位Ｖｓｕｂに接続されている。発光チップＣにおける他の発光ダイオードＬＥＤ及び設定サイリスタＳも同様である。

つまり、直列接続された発光ダイオードＬＥＤと設定サイリスタＳとには、点灯信号φＩと基準電位Ｖｓｕｂとの間の電圧が印加される。ここでは、基準電位Ｖｓｕｂは、「Ｈ」（０Ｖ）である。よって、点灯信号φＩの電位が、発光ダイオードＬＥＤと設定サイリスタＳとに分圧される。ここでは、発光ダイオードＬＥＤに印加される電圧を、仮に－１．７Ｖであるとして説明する。すると、設定サイリスタＳがオフ状態の場合、設定サイリスタＳに－３．３Ｖが印加される。
上述したように、オフ状態にある設定サイリスタＳのしきい値電圧が、－３．３Ｖより絶対値において小さい場合には、設定サイリスタＳがターンオンする。すると、直列接続された発光ダイオードＬＥＤと設定サイリスタＳとに電流が流れて、発光ダイオードＬＥＤが点灯（発光）する。一方、設定サイリスタＳのしきい値電圧が、－３．３Ｖより絶対値において小さい場合には、設定サイリスタＳはターンオンせず、オフ状態を維持する。よって、発光ダイオードＬＥＤも非点灯（非発光）のオフ状態を維持する。

なお、設定サイリスタＳがターンオンすると、電流制限抵抗ＲＩ（図５参照）により、直列接続された発光ダイオードＬＥＤと設定サイリスタＳとに印加される電圧が絶対値において低下する。しかし、設定サイリスタＳに印加される電圧が、設定サイリスタＳのオン状態を維持する電圧であれば、設定サイリスタＳはオン状態を維持する。これにより発光ダイオードＬＥＤも点灯（発光）を継続する。

後述するように、設定サイリスタＳは、接続された転送サイリスタＴがターンオンしてオン状態になると、オン状態への移行が可能な状態になる。そして、点灯信号φＩが後述するように「Ｌ」になると、設定サイリスタＳがターンオンしてオン状態になるとともに、発光ダイオードＬＥＤを点灯（発光）させる（点灯を設定する）。よって、本明細書では、「設定サイリスタ」と表記する。

なお、上記に示した電圧は一例であって、発光ダイオードＬＥＤの発光波長や光量によって変えることになる。その際は、点灯信号φＩの電位（「Ｌ」）を調整すればよい。

上記では、積層された発光ダイオードＬＥＤと設定サイリスタＳとで説明したが、積層された下部ダイオードＵＤと転送サイリスタＴとにおいても、同様である。なお、下部ダイオードＵＤが出射する光は利用しない。よって、下部ダイオードＵＤから基板８０を透過して光が出射することを抑制するため、下部ダイオードＵＤが設けられた基板８０の裏面には、裏面電極９１が全面に設けられている。

なお、サイリスタは、ＧａＡｓなどの半導体で構成されるので、オン状態において、ｎゲート層８６とｐゲート層８７との間で発光することがある。サイリスタが出射する光の量は、カソードの面積及びカソードとアノードとの間に流す電流によって決まる。

設定サイリスタＳは、発光ダイオードＬＥＤ上に積層されているために、設定サイリスタＳが出射する光が、発光ダイオードＬＥＤを透過して感光体ドラム１２に照射されるおそれがある。つまり、設定サイリスタＳが出射する光が、発光ダイオードＬＥＤの出射する光に重畳される。
発光ダイオードＬＥＤと設定サイリスタＳや転送サイリスタＴとは半導体積層体の構成が異なるため、設定サイリスタＳの出射する光と、発光ダイオードＬＥＤの出射する光とは、波長域や幅などが異なる。つまり、設定サイリスタＳの発光スペクトルと、発光ダイオードＬＥＤの発光スペクトルとは異なる。

よって、設定サイリスタＳの出射する光が混入すると発光ダイオードＬＥＤの発光スペクトルを乱すことになる。例えば、発光ダイオードＬＥＤの発光スペクトルは、設定サイリスタＳの発光スペクトルに比べて狭いため、プリントヘッド１４などにおいて光学系を設計しやすい。しかし、設定サイリスタＳの発光スペクトルが発光ダイオードＬＥＤの発光スペクトルに混入すると、この恩恵が得られなくなるとともに、形成される画像の画質等に悪影響を与えるおそれがある。

そこで、第１の実施の形態では、発光ダイオードＬＥＤと設定サイリスタＳとの間に、光透過抑制層８４が設けられている。光透過抑制層８４は、設定サイリスタＳの出射する光の強度（光量）を低減して、発光ダイオードＬＥＤ側に透過することを抑制する。なお、光透過抑制層８４は、設定サイリスタＳの出射する光を１００％低減することを要しない。つまり、光透過抑制層８４は、設定サイリスタＳの出射する光が感光体ドラム１２に照射されても形成される画像の画質等に悪影響をもたらさない程度に、設定サイリスタＳの出射する光の強度（光量）を低減するものであればよい。
なお、光透過抑制層８４は、発光ダイオードＬＥＤの出射する光を透過するものであってよい。つまり、発光ダイオードＬＥＤの発光スペクトルと、設定サイリスタＳの発光スペクトルが異なる場合、波長によって透過特性が異なるものであってよい。

＜光透過抑制層８４＞
図８は、光透過抑制層８４を説明する図である。図８（ａ）は、光透過抑制層８４が単層のｎ型半導体層８４ａである場合、図８（ｂ）は、光透過抑制層８４が単層のｐ型半導体層８４ｂである場合、図８（ｃ）は、光透過抑制層８４が複数のｎ型半導体層８４ｃ、８４ｄで構成されている場合、図８（ｄ）は、光透過抑制層８４が複数のｐ型半導体層８４ｅ、８４ｆで構成されている場合、及び、図８（ｅ）は、光透過抑制層８４がｎ型半導体層８４ｇとｐ型半導体層８４ｈとで構成されている場合である。

光透過抑制層８４は、例えば、光透過抑制層８４を構成する半導体層（ｎ型半導体層８４ａ、８４ｃ、８４ｄ、８４ｇ、ｐ型半導体層８４ｂ、８４ｅ、８４ｆ、８４ｈ）の少なくとも一層のバンドギャップが、設定サイリスタＳの出射する光の波長に相当するバンドギャップより小さいか同じである半導体層で構成される。
このようにすることで、設定サイリスタＳの出射する光は、光透過抑制層８４における設定サイリスタＳの出射する光に相当するバンドギャップよりバンドギャップが小さいか同じである半導体層で吸収される。つまり、設定サイリスタＳの出射する光の波長に相当するバンドギャップより小さいか同じである半導体層で構成された光透過抑制層８４は、設定サイリスタＳの出射する光を吸収することで強度（光量）を低減して、設定サイリスタＳの出射する光が透過することを抑制する。なお、バンドギャップエネルギで光透過抑制層８４を設定することで、光透過抑制層８４の設定が容易になる。
なお、設定サイリスタＳの出射する光の波長は、設定サイリスタＳにおけるｎゲート層８６及びｐゲート層８７のバンドギャップにより決まる。

よって、例えば、設定サイリスタＳのｎゲート層８６及びｐゲート層８７をＡｌＧａＡｓで構成した場合、光透過抑制層８４（ｎ型半導体層８４ａ、８４ｃ、８４ｄ、８４ｇ、ｐ型半導体層８４ｂ、８４ｅ、８４ｆ、８４ｈの少なくとも一層）は、ＧａＡｓ又はＩｎＧａＡｓとすればよい。
また、例えば、設定サイリスタＳのｎゲート層８６及びｐゲート層８７をＧａＡｓで構成した場合、光透過抑制層８４（ｎ型半導体層８４ａ、８４ｃ、８４ｄ、８４ｇ、ｐ型半導体層８４ｂ、８４ｅ、８４ｆ、８４ｈの少なくとも一層）は、ＩｎＧａＡｓ又はＩｎＧａＮＡｓとすればよい。
さらに、例えば、設定サイリスタＳのｎゲート層８６及びｐゲート層８７をＩｎＧａＡｓで構成した場合、光透過抑制層８４（ｎ型半導体層８４ａ、８４ｃ、８４ｄ、８４ｇ、ｐ型半導体層８４ｂ、８４ｅ、８４ｆ、８４ｈの少なくとも一層）は、ＩｎＧａＡｓ又はＩｎＧａＮＡｓとすればよい。

なお、光透過抑制層８４において設定サイリスタＳの出射する光を吸収する半導体層（ｎ型半導体層８４ａ、８４ｃ、８４ｄ、８４ｇ、ｐ型半導体層８４ｂ、８４ｅ、８４ｆ、８４ｈの少なくとも一層）の厚さは、光の吸収量で設定すればよく、例えば数ｎｍから数１００ｎｍである。

バンドギャップエネルギが小さい半導体層は、バンドギャップエネルギが大きい半導体層に比べて、電流が流れやすい。よって、逆方向の接合（逆方向接合）である発光ダイオードＬＥＤのｐアノード層８３と設定サイリスタＳのｎカソード層８５との間にバンドギャップエネルギが小さい半導体層を含む光透過抑制層８４を設けることで、発光ダイオードＬＥＤを点灯させる際に、発光ダイオードＬＥＤと設定サイリスタＳとの直列接続に印加する電圧（立ち上がり電圧）が低減される。

なお、光透過抑制層８４は、金属特性を有するＩＩＩ－Ｖ族材料で構成されてもよい。例えば、ＩｎＮとＩｎＡｓとの化合物であるＩｎＮＡｓは、ＩｎＮの組成比ｘが約０．１～約０．８の範囲において、バンドギャップエネルギが負になり、金属特性を有する。
また、例えば、ＩｎＮＳｂは、ＩｎＮの組成比ｘが約０．２～約０．７５の範囲において、バンドギャップエネルギが負になり、金属特性を有する。
このような金属特性を有するＩＩＩ－Ｖ族材料は、設定サイリスタＳが出射する光を吸収するとともに、金属的な導電性により設定サイリスタＳと発光ダイオードＬＥＤとの間の抵抗が小さくなる。つまり、金属特性を有するＩＩＩ－Ｖ族材料で構成された光透過抑制層８４は、設定サイリスタＳの出射する光を吸収することで強度（光量）を低減して、設定サイリスタＳの出射する光が透過することを抑制する。さらに、発光ダイオードＬＥＤを点灯させる際に、設定サイリスタＳと発光ダイオードＬＥＤとの直列接続に印加する電圧（立ち上がり電圧）がより低減される。

また、光透過抑制層８４（ｎ型半導体層８４ａ、８４ｃ、８４ｄ、８４ｇ、ｐ型半導体層８４ｂ、８４ｅ、８４ｆ、８４ｈの少なくとも一層）は、発光ダイオードＬＥＤ側で接するｎカソード層８５と設定サイリスタＳ側で接するｐアノード層８５との、いずれか一方より不純物濃度が高い層であってもよい。ここで「接する」とは、直接接している状態のみを意味するものではなく、光透過抑制層８４よりも十分に薄いｉ型の薄膜層が介在する場合など、動作上、直接接する場合と実質的に同等となる状態を含む。

半導体層の不純物濃度が高くなると、半導体内において自由に移動できる電子及び正孔（自由キャリア）の数が増加し、光を吸収しやすくなる（自由キャリア吸収）。この場合、半導体層のバンドギャップに関係なく光を吸収する。つまり、吸収する光は、波長依存性が小さい。
例えば、自由キャリア吸収を生じる不純物濃度は、１×１０^１８／ｃｍ^３以上である。光透過抑制層８４において設定サイリスタＳの出射する光を吸収する半導体層（ｎ型半導体層８４ａ、８４ｃ、８４ｄ、８４ｇ、ｐ型半導体層８４ｂ、８４ｅ、８４ｆ、８４ｈの少なくとも一層）の厚さは、光の吸収量で設定すればよく、例えば数ｎｍから数１００ｎｍである。
つまり、不純物濃度が高い半導体層で構成された光透過抑制層８４は、設定サイリスタＳの出射する光を吸収することで強度（光量）を低減して、設定サイリスタＳの出射する光が透過することを抑制する。

不純物濃度が高い半導体層は、不純物濃度が低い半導体層に比べて、抵抗が小さく、電流が流れやすい。よって、逆方向接合である発光ダイオードＬＥＤのｐアノード層８３と設定サイリスタＳのｎカソード層８５との間に不純物濃度が高い半導体層を含む光透過抑制層８４を設けることで、発光ダイオードＬＥＤを点灯させる際に、設定サイリスタＳと発光ダイオードＬＥＤとの直列接続に印加する電圧（立ち上がり電圧）が低減される。

光透過抑制層８４は、図８（ａ）から（ｅ）に示すように、発光ダイオードＬＥＤ側において発光ダイオードＬＥＤのｎカソード層８３に接し（隣接し）、設定サイリスタＳ側において設定サイリスタＳのｐアノード層８５に接する（隣接する）。
光透過抑制層８４が単層である場合、光透過抑制層８４は、図８（ａ）、（ｂ）に示すように、発光ダイオードＬＥＤのｎカソード層８３と同じ導電型のｎ型、又は、設定サイリスタＳのｐアノード層８５と同じ導電型のｐ型であればよい。また、光透過抑制層８４が同じ導電型の複数の層である場合、光透過抑制層８４は、図８（ｃ）、（ｄ）に示すように、発光ダイオードＬＥＤのｎカソード層８３と同じ導電型のｎ型、又は、設定サイリスタＳのｐアノード層８５と同じ導電型のｐ型であればよい。
また、光透過抑制層８４がｎ型とｐ型との二層で構成される場合は、図８（ｅ）に示すように、光透過抑制層８４の発光ダイオードＬＥＤのｎカソード層８３側がｎ型、設定サイリスタＳのｐアノード層８５側がｐ型であるとよい。図８（ｅ）のように構成することで、図８（ａ）～（ｄ）の構成と比較し、立ち上がり電圧が更に低減される。

つまり、光透過抑制層８４は、隣接する発光ダイオードＬＥＤを構成する層（ｎカソード層８３）と設定サイリスタＳを構成する層（ｐアノード層８５）とが直接接するとした（直接接合させた）場合と同じ方向に電流が流れる接合が維持されるように構成されることがよい。つまり、光透過抑制層８４は、隣接する発光ダイオードＬＥＤを構成する層（ｎカソード層８３）と設定サイリスタＳを構成する層（ｐアノード層８５）とが直接接するとした場合（直接接合させた場合）に対して、逆方向接合となる界面が増えないように構成するとよい。
発光ダイオードＬＥＤのｎカソード層８３と設定サイリスタＳのｐアノード層８５との間に逆方向接合となる界面が増えると、電流の流れが阻害されたり、発光ダイオードＬＥＤを点灯させる際に、発光ダイオードＬＥＤと設定サイリスタＳとの直列接続に印加する電圧（立ち上がり電圧）が高くなったりする。

言い換えると、光透過抑制層８４が複数の層で構成される場合においては、発光ダイオードＬＥＤを構成する層（ｎカソード層８３）と光透過抑制層８４を構成する複数の層のうち発光ダイオードＬＥＤを構成する層（ｎカソード層８３）に接する層とは、同じ導電型を有し、かつ、設定サイリスタＳを構成する層（ｐアノード層８５）と、光透過抑制層８４を構成する複数の層のうち設定サイリスタＳを構成する層（ｐアノード層８５）に接する層とは、同じ導電型を有することが好ましい。また、この条件を満たすのであれば、光透過抑制層８４は二層に限らず、ｎカソード層８３およびｐアノード層８５の不純物濃度より高い不純物濃度の三層や四層の半導体層で構成してもよい。不純物濃度を高くすることで、逆方向接合が増えたとしても、立ち上がり電圧が高くなることが抑制される。

上記において説明した光透過抑制層８４は、光を吸収することで設定サイリスタＳの出射する光の強度（光量）を低減して、設定サイリスタＳの出射する光が透過することを抑制する。光透過抑制層８４は、光を反射することで、設定サイリスタＳの出射する光が透過することを抑制してもよい。このとき、光透過抑制層８４は、設定サイリスタＳの出射する光を反射するが、発光ダイオードＬＥＤの出射する光を透過するようにしてもよい。

なお、設定サイリスタＳがｚ方向に出射する光が発光ダイオードＬＥＤの発光スペクトルに影響を与える場合には、設定サイリスタＳ１上のｎオーミック電極３２１及び他の設定サイリスタＳの同様なｎオーミック電極を大きくして、設定サイリスタＳが出射する光を遮蔽すればよい。また、転送サイリスタＴがｚ方向に出射する光が発光ダイオードＬＥＤの発光スペクトルに影響を与える場合には、転送サイリスタＴ１上のｎオーミック電極３２３及び他の転送サイリスタＴの同様なｎオーミック電極を大きくして、転送サイリスタＴが出射する光を遮蔽すればよい。なお、転送サイリスタＴがーｚ方向に出射する光は、基板８０の裏面に設けられた裏面電極９１で遮蔽される。

（発光装置６５の動作）
次に、発光装置６５の動作について説明する。
前述したように、発光装置６５は発光チップＣ１～Ｃ４０を備える（図３、４参照）。
発光チップＣ１～Ｃ４０は並列に駆動されるので、発光チップＣ１の動作を説明すれば足りる。
＜タイミングチャート＞
図９は、発光装置６５及び発光チップＣの動作を説明するタイミングチャートである。
図９では、発光チップＣ１の発光ダイオードＬＥＤ１～ＬＥＤ５の５個の発光ダイオードＬＥＤの点灯（発振）又は非点灯を制御（点灯制御と表記する。）する部分のタイミングチャートを示している。なお、図９では、発光チップＣ１の発光ダイオードＬＥＤ１、ＬＥＤ２、ＬＥＤ３、ＬＥＤ５を点灯させ、発光ダイオードＬＥＤ４を消灯（非点灯）としている。

図９において、時刻ａから時刻ｋへとアルファベット順に時刻が経過するとする。発光ダイオードＬＥＤ１は、期間Ｔ（１）において、発光ダイオードＬＥＤ２は、期間Ｔ（２）において、発光ダイオードＬＥＤ３は、期間Ｔ（３）において、発光ダイオードＬＥＤ４は、期間Ｔ（４）において点灯又は非点灯の制御（点灯制御）がされる。以下、同様にして番号が５以上の発光ダイオードＬＥＤが点灯制御される。
ここでは、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと呼ぶ。

φ１端子（図５、図６参照）に送信される第１転送信号φ１及びφ２端子（図５、図６参照）に送信される第２転送信号φ２は、「Ｈ」（０Ｖ）と「Ｌ」（－５Ｖ）との２つの電位を有する信号である。そして、第１転送信号φ１及び第２転送信号φ２は、連続する２つの期間Ｔ（例えば、期間Ｔ（１）と期間Ｔ（２））を単位として波形が繰り返される。
以下では、「Ｈ」（０Ｖ）及び「Ｌ」（－５Ｖ）を、「Ｈ」及び「Ｌ」と省略する場合がある。

第１転送信号φ１は、期間Ｔ（１）の開始時刻ｂで「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行し、時刻ｆで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて、「Ｈ」から「Ｌ」に移行する。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｅで「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。一方、第２転送信号φ２は、期間Ｔ（１）において、破線で示す波形及び期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は発光装置６５が動作を開始する期間であるためである。

第１転送信号φ１と第２転送信号φ２との一組の転送信号は、後述するように、転送サイリスタＴのオン状態を番号順に伝播させることにより、オン状態の転送サイリスタＴと同じ番号の発光ダイオードＬＥＤを、点灯（発振）又は非点灯の制御（点灯制御）の対象として指定する。

次に、発光チップＣ１のφＩ端子に送信される点灯信号φＩ１について説明する。なお、他の発光チップＣ２～Ｃ４０には、それぞれ点灯信号φＩ２～φＩ４０が送信される。点灯信号φＩ１は、「Ｈ」（０Ｖ）と「Ｌ」（－５Ｖ）との２つの電位を有する信号である。
ここでは、発光チップＣ１の発光ダイオードＬＥＤ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩ１を説明する。点灯信号φＩ１は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｃで「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。そして、時刻ｄで「Ｌ」から「Ｈ」に移行し、時刻ｅにおいて「Ｈ」を維持する。

図４、図５を参照しつつ、図９に示したタイミングチャートにしたがって、発光装置６５及び発光チップＣ１の動作を説明する。なお、以下では、発光ダイオードＬＥＤ１、ＬＥＤ２を点灯制御する期間Ｔ（１）、Ｔ（２）について説明する。

（１）時刻ａ
＜発光装置６５＞
時刻ａにおいて、発光装置６５の信号発生回路１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂを「Ｈ」（０Ｖ）に設定する。電源電位供給部１７０は、電源電位Ｖｇａを「Ｌ」（－５Ｖ）に設定する。すると、発光装置６５の回路基板６２上の電源ライン２００ａは基準電位Ｖｓｕｂの「Ｈ」（０Ｖ）になり、発光チップＣ１～Ｃ４０のそれぞれのＶｓｕｂ端子は「Ｈ」になる。同様に、電源ライン２００ｂは電源電位Ｖｇａの「Ｌ」（－５Ｖ）になり、発光チップＣ１～Ｃ４０のそれぞれのＶｇａ端子は「Ｌ」になる（図４参照）。これにより、発光チップＣ１～Ｃ４０のそれぞれの電源線７１は「Ｌ」になる（図５参照）。

そして、信号発生回路１１０の転送信号発生部１２０は第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」（０Ｖ）に設定する。すると、第１転送信号ライン２０１及び第２転送信号ライン２０２が「Ｈ」になる（図４参照）。これにより、発光チップＣ１～Ｃ４０のそれぞれのφ１端子及びφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ１端子に接続されている第２転送信号線７３も「Ｈ」になる（図５参照）。

さらに、信号発生回路１１０の点灯信号発生部１４０は、点灯信号φＩ１～φＩ４０をそれぞれ「Ｈ」（０Ｖ）に設定する。すると、点灯信号ライン２０４－１～２０４－４０が「Ｈ」になる（図４参照）。これにより、発光チップＣ１～Ｃ４０のそれぞれのφＩ端子が、電流制限抵抗ＲＩを介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」（０Ｖ）になる（図５参照）。

＜発光チップＣ１＞
設定サイリスタＳのアノード（ｐアノード層８５）は、光透過抑制層８４を介して、発光ダイオードＬＥＤのカソード（ｎカソード層８３）に接続され、発光ダイオードＬＥＤのアノード（ｐアノード層８１）は、「Ｈ」に設定されたＶｓｕｂ端子に接続されている。
転送サイリスタＴのアノード（ｐアノード層８５）は、光透過抑制層８４を介して、下部ダイオードＵＤのカソード（ｎカソード層８３）に接続され、下部ダイオードＵＤのアノード（ｐアノード層８１）は、「Ｈ」に設定されたＶｓｕｂ端子に接続されている。

奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソードは、第１転送信号線７２に接続され、「Ｈ」（０Ｖ）に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソードは、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴは、アノード及びカソードがともに「Ｈ」となり、オフ状態にある。また、下部ダイオードＵＤも、アノード及びカソードがともに「Ｈ」となり、オフ状態にある。

設定サイリスタＳのカソード端子は、「Ｈ」（０Ｖ）の点灯信号線７５に接続されている。よって、設定サイリスタＳは、アノード及びカソードがともに「Ｈ」となり、オフ状態にある。また、発光ダイオードＬＥＤも、アノード及びカソードがともに「Ｈ」となり、オフ状態にある。

ゲートＧｔ１は、前述したように、スタートダイオードＳＤのカソードに接続されている。ゲートＧｔ１は、電源線抵抗Ｒｇ１を介して、電源電位Ｖｇａ（「Ｌ」（－５Ｖ））の電源線７１に接続されている。そして、スタートダイオードＳＤのアノード端子は第２転送信号線７３に接続され、電流制限抵抗Ｒ２を介して、「Ｈ」（０Ｖ）のφ２端子に接続されている。よって、スタートダイオードＳＤは順バイアスであり、スタートダイオードＳＤのカソード（ゲートＧｔ１）は、スタートダイオードＳＤのアノードの電位（「Ｈ」（０Ｖ））からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値（－１．５Ｖ）になる。また、ゲートＧｔ１が－１．５Ｖになると、結合ダイオードＤ１は、アノード（ゲートＧｔ１）が－１．５Ｖで、カソードが電源線抵抗Ｒｇ２を介して電源線７１（「Ｌ」（－５Ｖ））に接続されているので、順バイアスになる。よって、ゲートＧｔ２の電位は、ゲートＧｔ１の電位（－１．５Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－３Ｖになる。さらに、結合ダイオードＤ２は、アノード（ゲートＧｔ１）が－３Ｖで、カソードが電源線抵抗Ｒｇ２を介して電源線７１（「Ｌ」（－５Ｖ））に接続されているので、順バイアスになる。よって、ゲートＧｔ３の電位は、ゲートＧｔ２の電位（－３Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－４．５Ｖになる。しかし、４以上の番号のゲートＧｔには、スタートダイオードＳＤのアノードが「Ｈ」（０Ｖ）であることの影響は及ばず、これらのゲートＧｔの電位は、電源線７１の電位である「Ｌ」（－５Ｖ）になっている。

なお、ゲートＧｔはゲートＧｓであるので、ゲートＧｓの電位は、ゲートＧｔの電位と同じである。よって、転送サイリスタＴ、設定サイリスタＳのしきい電圧は、ゲートＧｔ、Ｇｓの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値となる。すなわち、転送サイリスタＴ１、設定サイリスタＳ１のしきい電圧は－３Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧は－４．５Ｖ、転送サイリスタＴ３、設定サイリスタＳ３のしきい電圧は－６Ｖ、番号が４以上の転送サイリスタＴ、設定サイリスタＳのしきい電圧は－６．５Ｖとなっている。

（２）時刻ｂ
図９に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。これにより発光装置６５は、動作を開始する。
第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、φ１端子及び電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が、「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。すると、転送サイリスタＴ１に印加されている電圧は－３．３Ｖであるので、しきい電圧が－３Ｖである転送サイリスタＴ１がターンオンする。このとき、下部ダイオードＵＤ１に電流が流れてオフ状態からオン状態に移行する。転送サイリスタＴ１がターンオンすることで、第１転送信号線７２の電位は、転送サイリスタＴ１のアノードの電位（下部ダイオードＵＤ１に印加された電位である－１．７Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－３．２Ｖに近い電位（絶対値が３．２Ｖより大きい負の電位）になる。

なお、転送サイリスタＴ３はしきい電圧が－６Ｖであり、番号が５以上の奇数番号の転送サイリスタＴは、しきい電圧が－６．５Ｖである。転送サイリスタＴ３及び番号が５以上の奇数番号の転送サイリスタＴに印加される電圧は、発光ダイオードＬＥＤに印加される電圧１．７Ｖを－３．２Ｖに足した－１．５Ｖになるので、転送サイリスタＴ３及び番号が５以上の奇数番号の転送サイリスタＴはターンオンしない。
一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」（０Ｖ）であって、第２転送信号線７３が「Ｈ」（０Ｖ）であるのでターンオンできない。

転送サイリスタＴ１がターンオンすると、ゲートＧｔ１／Ｇｓ１の電位は、転送サイリスタＴ１のアノードの電位である「Ｈ」（０Ｖ）になる。そして、ゲートＧｔ２（ゲートＧｓ２）の電位が－１．５Ｖ、ゲートＧｔ３（ゲートＧｓ３）の電位が－３Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が－４．５Ｖ、番号が５以上のゲートＧｔ（ゲートＧｌ）の電位が「Ｌ」になる。
これにより、設定サイリスタＳ１のしきい電圧が－１．５Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧が－３Ｖ、転送サイリスタＴ３、設定サイリスタＳ３のしきい電圧が－４．５Ｖ、転送サイリスタＴ４、設定サイリスタＳ４のしきい電圧が－６Ｖ、番号が５以上の転送サイリスタＴ、設定サイリスタＳのしきい電圧が－６．５Ｖになる。
しかし、第１転送信号線７２は、オン状態の転送サイリスタＴ１により－１．５Ｖになっているので、オフ状態の奇数番号の転送サイリスタＴはターンオンしない。第２転送信号線７３は、「Ｈ」（０Ｖ）であるので、偶数番号の転送サイリスタＴはターンオンしない。点灯信号線７５は「Ｈ」（０Ｖ）であるので、いずれの発光ダイオードＬＥＤも点灯しない。

時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。他の場合も同じである。）において、転送サイリスタＴ１、下部ダイオードＵＤ１がオン状態にあって、他の転送サイリスタＴ、下部ダイオードＵＤ、設定サイリスタＳ、発光ダイオードＬＥＤはオフ状態にある。

（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。
点灯信号φＩ１が「Ｈ」から「Ｌ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。すると、発光ダイオードＬＥＤに印加される電圧１．７Ｖを足した－３．３Ｖが設定サイリスタＳ１に印加され、しきい電圧が－１．５Ｖである設定サイリスタＳ１がターンオンして、発光ダイオードＬＥＤ１が点灯（発光）する。これにより、点灯信号線７５の電位が－３．２Ｖに近い電位になる。なお、設定サイリスタＳ２はしきい電圧が－３Ｖであるが、設定サイリスタＳ２に印加される電圧は、発光ダイオードＬＥＤに印加される電圧１．７Ｖを－３．２Ｖに足した－１．５Ｖになるので、設定サイリスタＳ２はターンオンしない。
時刻ｃの直後において、転送サイリスタＴ１、下部ダイオードＵＤ１、設定サイリスタＳ１がオン状態にあって、発光ダイオードＬＥＤ１が点灯（発光）している。

（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩ１が「Ｌ」（－５Ｖ）から「Ｈ」（０Ｖ）に移行する。
点灯信号φＩ１が「Ｌ」から「Ｈ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５の電位が－３．２Ｖから「Ｈ」に移行する。すると、設定サイリスタＳ１のカソード及び発光ダイオードＬＥＤ１のアノードがともに「Ｈ」になるので設定サイリスタＳ１がターンオフするとともに、発光ダイオードＬＥＤ１が消灯する（非点灯になる）。発光ダイオードＬＥＤ１の点灯期間は、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行した時刻ｃから、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩ１が「Ｌ」である期間となる。
時刻ｄの直後において、転送サイリスタＴ１がオン状態にある。

（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。ここで、発光ダイオードＬＥＤ１を点灯制御する期間Ｔ（１）が終了し、発光ダイオードＬＥＤ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」から「Ｌ」に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が－３Ｖになっているので、ターンオンする。このとき、下部ダイオードＵＤ２にも電流が流れてオフ状態からオン状態に移行する。
これにより、ゲート端子Ｇｔ２（ゲート端子Ｇｓ２）の電位が「Ｈ」（０Ｖ）、ゲートＧｔ３（ゲートＧｓ３）の電位が－１．５Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が－３Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が－４．５Ｖになる。そして、番号が６以上のゲートＧｔ（ゲートＧｓ）の電位が－５Ｖになる。
時刻ｅの直後において、転送サイリスタＴ１、Ｔ２、下部ダイオードＵＤ１、ＵＤ２がオン状態にある。

（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ」（－５Ｖ）から「Ｈ」（０Ｖ）に移行する。
第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノード及びカソードがともに「Ｈ」になって、ターンオフする。このとき、下部ダイオードＵＤ１のアノード及びカソードもともに「Ｈ」になって、オン状態からオフ状態に移行する。
すると、ゲートＧｔ１（ゲートＧｓ１）の電位は、電源線抵抗Ｒｇ１を介して、電源線７１の電源電位Ｖｇａ（「Ｌ」（－５Ｖ））に向かって変化する。これにより、結合ダイオードＤ１が電流の流れない方向に電位が加えられた状態（逆バイアス）になる。よって、ゲートＧｔ２（ゲートＧｓ２）が「Ｈ」（０Ｖ）である影響は、ゲートＧｔ１（ゲートＧｓ１）には及ばなくなる。すなわち、逆バイアスの結合ダイオードＤで接続されたゲートＧｔを有する転送サイリスタＴは、しきい電圧が－６．５Ｖになって、第１転送信号φ１又は第２転送信号φ２が「Ｌ」（－５Ｖ）になっても、ターンオンしなくなる。
時刻ｆの直後において、転送サイリスタＴ２、下部ダイオードＵＤ２がオン状態にある。

（７）その他
時刻ｇにおいて、点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行すると、時刻ｃでの発光ダイオードＬＥＤ１及び設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオンして、発光ダイオードＬＥＤ２が点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩ１が「Ｌ」（－５Ｖ）から「Ｈ」（０Ｖ）に移行すると、時刻ｄでの発光ダイオードＬＥＤ１及び設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオフして、発光ダイオードＬＥＤ２が消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行すると、時刻ｂでの転送サイリスタＴ１又は時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が－３Ｖの転送サイリスタＴ３がターンオンする。時刻ｉで、発光ダイオードＬＥＤ２を点灯制御する期間Ｔ（２）が終了し、発光ダイオードＬＥＤ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。

なお、発光ダイオードＬＥＤを点灯（発光）させないで、消灯（非点灯）のままとするときは、図９の発光ダイオードＬＥＤ４を点灯制御する期間Ｔ（４）における時刻ｊから時刻ｋに示す点灯信号φＩ１のように、点灯信号φＩを「Ｈ」（０Ｖ）のままとすればよい。このようにすることで、設定サイリスタＳ４のしきい電圧が－１．５Ｖであっても、設定サイリスタＳ４はターンオンせず、発光ダイオードＬＥＤ４は消灯（非点灯）のままとなる。

以上説明したように、転送サイリスタＴのゲート端子Ｇｔは結合ダイオードＤによって相互に接続されている。よって、ゲートＧｔの電位が変化すると、電位が変化したゲートＧｔに、順バイアスの結合ダイオードＤを介して接続されたゲートＧｔの電位が変化する。そして、電位が変化したゲートを有する転送サイリスタＴのしきい電圧が変化する。転送サイリスタＴは、しきい電圧が－３．３Ｖより高い（絶対値が小さい負の値）と、第１転送信号φ１又は第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行するタイミングにおいてターンオンする。
そして、オン状態の転送サイリスタＴのゲートＧｔにゲートＧｓが接続された設定サイリスタＳは、しきい電圧が－１．５Ｖであるので、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌｏ」（－５Ｖ）に移行するとターンオンし、設定サイリスタＳに直列接続された発光ダイオードＬＥＤが点灯（発光）する。

すなわち、転送サイリスタＴはオン状態になることで、点灯制御の対象である発光ダイオードＬＥＤを指定し、「Ｌ」（－５Ｖ）の点灯信号φＩは、点灯制御の対象である発光ダイオードＬＥＤに直列接続された設定サイリスタＳをターンオンするとともに、発光ダイオードＬＥＤを点灯させる。
なお、「Ｈ」（０Ｖ）の点灯信号φＩは、設定サイリスタＳをオフ状態に維持するとともに、発光ダイオードＬＥＤを非点灯に維持する。すなわち、点灯信号φＩは、発光ダイオードＬＥＤの点灯／非点灯を設定する。
このように、画像データに応じて点灯信号φＩを設定して、各発光ダイオードＬＥＤの点灯又は非点灯を制御する。

（発光チップＣの製造方法）
発光チップＣの製造方法について説明する。
図１０、図１１、図１２は、発光チップＣの製造方法を説明する図である。図１０（ａ）は、半導体積層体形成工程、図１０（ｂ）は、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）を形成するｎオーミック電極形成工程、図１０（ｃ）は、半導体積層体分離工程、図１１（ｄ）は、電流阻止部βを形成する電流阻止部形成工程、図１１（ｅ）は、ｐゲート層８７を露出させるｐゲート層出しエッチング工程、図１１（ｆ）は、ｐオーミック電極（ｐオーミック電極３３１、３３２など）を形成するｐオーミック電極形成工程、図１２（ｇ）は、保護層９０を形成する保護層形成工程、図１２（ｈ）は、配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５など）及び裏面電極９１を形成する配線等形成工程である。
図１０、図１１、図１２では、図７に示したアイランド３０１、３０２の断面図で説明する。これらのアイランドは、図６（ａ）のＶＩＢ－ＶＩＢ線での断面図であるが、図６（ｂ）とは反対側（－ｘ方向）から見た断面図である。なお、他のアイランドについても同様である。また、不純物の導電型（ｐ、ｎ）を表記する。
以下順に説明する。

図１０（ａ）に示す半導体積層体形成工程では、ｐ型の基板８０上に、ｐアノード層８１、発光層８２、ｎカソード層８３、光透過抑制層８４、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８を順にエピタキシャル成長させて、半導体積層体を形成する。

ここでは、基板８０は、ｐ型のＧａＡｓを例として説明するが、ｎ型のＧａＡｓ、不純物を添加していないイントリンシック（ｉ）型のＧａＡｓでもよい。また、ＩｎＰ、ＧａＮ、ＩｎＡｓ、その他ＩＩＩ－Ｖ族、ＩＩ－ＶＩ材料からなる半導体基板、サファイア、Ｓｉ、Ｇｅなどでもよい。基板を変更した場合、基板上にモノリシックに積層される材料は、基板の格子定数に略整合（歪構造、歪緩和層、メタモルフィック成長を含む）する材料を用いる。一例として、ＩｎＡｓ基板上には、ＩｎＡｓ、ＩｎＡｓＳｂ、ＧａＩｎＡｓＳｂなどを使用し、ＩｎＰ基板上にはＩｎＰ、ＩｎＧａＡｓＰなどを使用し、ＧａＮ基板上又はサファイア基板上には、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮを使用し、Ｓｉ基板上にはＳｉ、ＳｉＧｅ、ＧａＰなどを使用する。ただし、結晶成長後に他の支持基板に貼りつける場合は、支持基板に対して半導体材料が略格子整合している必要はない。

ｐアノード層８１は、下側ｐアノード層８１ａ、電流狭窄層８１ｂ、上側ｐアノード層８１ｃを順に積層して構成されている。
ｐアノード層８１の下側ｐアノード層８１ａ、上側ｐアノード層８１ｃは、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
電流狭窄層８１ｂは、例えばＡｌＡｓ又はＡｌの不純物濃度が高いｐ型のＡｌＧａＡｓである。Ａｌが酸化されてＡｌ_２Ｏ_３が形成されることにより、電気抵抗が高くなって、電流経路を狭窄するものであればよい。

発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。井戸層は、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＧａＩｎＡｓＰ、ＧａＩｎＰなどであり、障壁層は、ＡｌＧａＡｓ、ＧａＡｓ、ＧａＩｎＰ、ＧａＩｎＡｓＰなどである。なお、発光層８２は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｎカソード層８３は、例えばｎカソード層８３は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。

光透過抑制層８４は、ｎ型の不純物を高濃度に添加したｎ^＋＋層８４ａとｎ型の不純物を高濃度に添加したｐ^＋＋層８４ｂとの接合（図８（ｅ）参照。）で構成されている。ｎ^＋＋層８４ａ及びｐ^＋＋層８４ｂは、例えば不純物濃度１×１０^２０／ｃｍ^３と高濃度である。なお、通常の接合の不純物濃度は、１０^１７／ｃｍ^３台～１０^１８／ｃｍ^３台である。ｎ^＋＋層８４ａとｐ^＋＋層８４ｂとの組み合わせ（以下では、ｎ^＋＋層８４ａ／ｐ^＋＋層８４ｂで表記する。）は、例えばｎ^＋＋ＧａＩｎＰ／ｐ^＋＋ＧａＡｓ、ｎ^＋＋ＧａＩｎＰ／ｐ^＋＋ＡｌＧａＡｓ、ｎ^＋＋ＧａＡｓ／ｐ^＋＋ＧａＡｓ、ｎ^＋＋ＡｌＧａＡｓ／ｐ^＋＋ＡｌＧａＡｓ、ｎ^＋＋ＩｎＧａＡｓ／ｐ^＋＋ＩｎＧａＡｓ、ｎ^＋＋ＧａＩｎＡｓＰ／ｐ^＋＋ＧａＩｎＡｓＰ、ｎ^＋＋ＧａＡｓＳｂ／ｐ^＋＋ＧａＡｓＳｂである。なお、組み合わせを相互に変更したものでもよい。

ｐアノード層８５は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｎゲート層８６は、例えば不純物濃度１×１０^１７／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｐゲート層８７は、例えば不純物濃度１×１０^１７／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｎカソード層８８は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。

これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）などによって積層され、半導体積層体が形成される。

図１０（ｂ）に示すｎオーミック電極形成工程では、まず、ｎカソード層８８上に、ｎオーミック電極３２１、３２３、３２４などが形成される。
ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）は、例えばｎカソード層８８などのｎ型の半導体層とオーミックコンタクトが取りやすいＧｅを含むＡｕ（ＡｕＧｅ）などである。
そして、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）は、例えばリフトオフ法などにより形成される。

図１０（ｃ）に示す半導体積層体分離工程では、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、光透過抑制層８４、ｎカソード層８３、発光層８２、ｐアノード層８１を順にエッチングし、アイランド３０１、３０２などのアイランドに分離する。このエッチングは、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）などを用いたウェットエッチングで行ってもよく、例えば塩化ホウ素などを用いた異方性ドライエッチング（ＲＩＥ）で行ってもよい。この半導体積層体分離工程におけるエッチングは、メサエッチング又はポストエッチングと呼ばれることがある。

次の図１１（ｄ）に示す電流阻止部形成工程では、半導体積層体分離工程により、側面が露出した電流狭窄層８１ｂを側面から酸化して、電流を阻止する電流阻止部βを形成する。酸化されないで残った部分が電流通過部αとなる。
電流狭窄層８１ｂの酸化は、例えば、３００～４００℃での水蒸気酸化により、ＡｌＡｓ、ＡｌＧａＡｓなどである電流狭窄層８１ｂのＡｌを酸化させることで行う。このとき、露出した側面から酸化が進行し、アイランド３０１、３０２などのアイランドの周囲にＡｌの酸化物であるＡｌ_２Ｏ_３による電流阻止部βが形成される。電流狭窄層８１ｂの酸化されなかった部分が、電流通過部αとなる。なお、図１１（ｅ）から図１２（ｉ）では、アイランド３０１において、電流阻止部βがアイランドの側面から距離が異なるように記載されているが、これは図示の便宜のためである。酸化はアイランド３０１、３０２などのアイランドの側面から同じ距離進行するので、形成される電流阻止部βのアイランドの側面からの距離は同じになる。

なお、電流阻止部βは、ＡｌＡｓなどのＡｌ組成比が大きい半導体層を用いる代わりに、ＧａＡｓ、ＡｌＧａＡｓなどの半導体層に水素イオン（Ｈ^＋）の打ち込むことで形成してもよい。（Ｈ^＋イオン打ち込み）。すなわち、電流狭窄層８１ｂを用いず、下側ｐアノード層８１ａと上側ｐアノード層８１ｃとを分割せずに一体化したｐアノード層８１を形成し、電流阻止部βとする部分にＨ^＋を打ち込むことで、不純物を不活性化して、電気抵抗が高い電流阻止部βを形成してもよい。

図１１（ｅ）に示すｐゲート層出しエッチング工程では、ｎカソード層８８をエッチングして、ｐゲート層８７を露出させる。
このエッチングは、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）を用いたウェットエッチングで行ってもよく、例えば塩化ホウ素を用いた異方性ドライエッチングで行ってもよい。

図１１（ｆ）に示すｐオーミック電極形成工程では、ｐゲート層８７上に、ｐオーミック電極３３１、３３２などが形成される。
ｐオーミック電極（ｐオーミック電極３３１、３３２など）は、例えばｐゲート層８７などのｐ型の半導体層とオーミックコンタクトが取りやすいＺｎを含むＡｕ（ＡｕＺｎ）などである。
そして、ｐオーミック電極（ｐオーミック電極３３１、３３２など）は、例えばリフトオフ法などにより形成される。

図１２（ｇ）に示す保護層形成工程では、例えばＳｉＯ_２、ＳｉＯＮ、ＳｉＮなどの絶縁性材料によりアイランド３０１、３０２などの表面を覆うように、保護層９０が形成される。
そして、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）及びｐオーミック電極（ｐオーミック電極３３１、３３２など）の上の保護層９０にスルーホール（開口）が設けられる。

図１２（ｈ）に示す配線等形成工程では、保護層９０に設けられたスルーホールを介して、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）及びｐオーミック電極（ｐオーミック電極３３１、３３２など）を接続する配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５など）及び裏面電極９１が形成される。
配線及び裏面電極９１は、Ａｕ、Ａｌなどである。

以上説明したように、第１の実施の形態に係る発光チップＣは、発光ダイオードＬＥＤと設定サイリスタＳとを積層させている。これにより、発光チップＣは、転送サイリスタＴと設定サイリスタＳとにより、発光ダイオードＬＥＤを順に点灯させる自己走査型となる。これにより、発光チップＣに設けられる端子の数が少なくなり、発光チップＣ及び発光装置６５が小型になる。

発光ダイオードＬＥＤ上に設定サイリスタＳを設けず、設定サイリスタＳを発光サイリスタ（発光素子）として使用することがある。すなわち、発光ダイオードＬＥＤ、下部ダイオードＵＤを構成する、ｐアノード層８１、発光層８２、ｎカソード層８３を設けない。
この場合、駆動特性と発光特性とを別々に（独立して）設定しえない。このため、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りづらい。

これに対し、第１の実施の形態では、発光ダイオードＬＥＤにより発光を行わせ、転送サイリスタＴ及び設定サイリスタＳにより転送を行わせて、発光と転送とを分離している。設定サイリスタＳは発光することを要しない。よって、発光ダイオードＬＥＤを量子井戸構造として発光特性などを向上させるととともに、転送サイリスタＴ及び設定サイリスタＳによる駆動特性などを向上させうる。すなわち、発光部１０２の発光ダイオードＬＥＤと、駆動部１０１の転送サイリスタＴ及び設定サイリスタＳとを別々に（独立して）設定しうる。これにより、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りやすい。

また、第１の実施の形態では、発光ダイオードＬＥＤと設定サイリスタＳとを、光透過抑制層８４を介して積層している。この場合、発光ダイオードＬＥＤのｐアノード層８３と設定サイリスタＳのｎカソード層８５とは、直接積層すると逆バイアスになる。しかし、前述したように、光透過抑制層８４は電流を流しやすいため、光透過抑制層８４を介して発光ダイオードＬＥＤと設定サイリスタＳとを積層することで、電流が流れやすくなる。
なお、光透過抑制層８４を設けないと、発光ダイオードＬＥＤと設定サイリスタＳとの直列接続に電流を流すために、逆バイアスの接合が降伏する電圧以上の電圧を印加することになる。すなわち、駆動電圧が高くなってしまう。
すなわち、発光ダイオードＬＥＤと設定サイリスタＳとを光透過抑制層８４を介して積層することで、光透過抑制層８４を介さない場合に比べて、駆動電圧が低く抑えられる。

また、光透過抑制層８４は、設定サイリスタＳが発光しても、設定サイリスタＳが出射する光を画像形成に影響を与えない程度に低減する。よって、設定サイリスタＳが発光してもかまわない。
なお、発光ダイオードＬＥＤのｐアノード層８１に設けた電流狭窄層８１ｂは、発光ダイオードＬＥＤのｎカソード層８３に設けてもよい。

また、光透過抑制層８４として用いられる材料は、ＧａＡｓ、ＩｎＰなどに比べると成長が難しく、品質が劣る。よって、光透過抑制層８４内部に結晶欠陥が発生しやすく、その上に成長する例えばＧａＡｓなどの半導体内に結晶欠陥が伸びていく。例えば、ＧａＡｓ基板やＩｎＰ基板に対してＩｎＧａＡｓ層、ＧａＮ基板に対してＩｎＧａＮ層は格子定数が異なるため、歪が発生し結晶欠陥が生じやすい。

さらに、光透過抑制層８４が不純物濃度の高い半導体層である場合には、例えば、光透過抑制層８４の不純物濃度は１０^１９／ｃｍ^３と、他の層の不純物濃度１０^１７～１０^１８／ｃｍ^３に比べて高い。不純物として用いられるＳｉは、ベースとなる半導体材料の一例であるＧａＡｓとは、格子定数、結合強度、最外殻電子数などが異なる。よって、光透過抑制層８４上に、例えばＧａＡｓなどの半導体層を成長させると結晶欠陥が発生しやすい。結晶欠陥は、不純物濃度が高くなればなるほど、発生確率が上昇する。そして、結晶欠陥は、その上に形成される半導体層に伝播していく。
また、光透過抑制層８４のように、不純物濃度を他の層よりも高くするためには、低温成長せざるを得ない。すなわち、成長条件（温度、成長速度、比率）を変えねばならない。このため、光透過抑制層８４上に設けられる半導体層は、最適な成長条件からずれてしまう。
この結果、光透過抑制層８４上に設けられる半導体層は、結晶欠陥が多く含まれることになる。

特に、発光ダイオードＬＥＤなどの発光素子の発光特性は、半導体層に含まれる結晶欠陥の影響を受けやすい。一方、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、ターンオンして、発光ダイオードＬＥＤや下部ダイオードＵＤに電流が供給できればよい。すなわち、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、結晶欠陥の影響を受けにくい。

そこで、第１の実施の形態では、基板８０上に、発光ダイオードＬＥＤ、下部ダイオードＵＤを設け、その上に、光透過抑制層８４を介して設定サイリスタＳ、転送サイリスタＴを設けるようにしている。これにより、発光ダイオードＬＥＤ、下部ダイオードＵＤ、特に、発光ダイオードＬＥＤにおける結晶欠陥の発生を抑制し、発光特性が結晶欠陥の影響を受けにくいようにしている。

＜電圧低減層８９＞
上記の発光チップＣにおいては、光透過抑制層８４を介して、発光ダイオードＬＥＤ、下部ダイオードＵＤ上に、設定サイリスタＳ、転送サイリスタＴを積層した。よって、電源電位Ｖｇａ、第１転送信号φ１、第２転送信号φ２、点灯信号φＩの電圧が絶対値において大きくなった。前述したように、「Ｌ」（－５Ｖ）を用いていた。
そこで、電源電位Ｖｇａ、第１転送信号φ１、第２転送信号φ２、点灯信号φＩに用いる電圧が絶対値において低減するために、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）に印加する電圧を低減する電圧低減層８９を用いてもよい。

図１３は、発光ダイオードＬＥＤ１と電圧低減層８９を備えた設定サイリスタＳ１とが積層されたアイランド３０１の拡大断面図である。図１３は、図７（ａ）に、電圧低減層８９を追加したものである。よって、図７（ａ）と同様な部分は同じ符号を付して説明を省略し、異なる部分を説明する。
ここでは、電圧低減層８９は、設定サイリスタＳのｐアノード層８５とｎゲート層８６との間に設けられている。なお、転送サイリスタＴにおいても同様である。
電圧低減層８９は、ｐアノード層８５の一部として、ｐアノード層８５と同様の不純物濃度のｐ型であってもよく、ｎゲート層８６の一部として、ｎゲート層８６と同様の不純物濃度のｎ型であってもよい。また、電圧低減層８９はｉ型の層であってもよい。

設定サイリスタＳや転送サイリスタＴにおける電圧低減層８９の役割を、一般化してサイリスタとして説明する。
図１４は、サイリスタの構造とサイリスタの特性を説明する図である。図１４（ａ）は、電圧低減層８９を備えないサイリスタの断面図、図１４（ｂ）は、電圧低減層８９を備えるサイリスタの断面図、図１４（ｃ）は、サイリスタ特性である。図１４（ａ）、（ｂ）は、例えば、発光ダイオードＬＥＤ上に積層されていない設定サイリスタＳ１の断面に相当する。よって、設定サイリスタＳ１での符号を（ ）に示している。そして、裏面電極９１は、ｐアノード層８５の裏面に設けられているとする。
図１４（ａ）に示すサイリスタは、ｐアノード層８５とｎゲート層８６との間に、電圧低減層８９を備える。図１４（ｂ）に示すサイリスタは、電圧低減層８９を備えない。

サイリスタにおける立ち上がり電圧（図１４（ｃ）のＶｒ、Ｖｒ′参照）は、サイリスタを構成する半導体層におけるもっとも小さいバンドギャップエネルギによって決まる。なお、サイリスタにおける立ち上がり電圧とは、サイリスタのオン状態における電流を、電圧軸に外挿した際の電圧である。
図１４（ｃ）に示すように、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８に比べ、バンドギャップエネルギが小さい層である電圧低減層８９を備えたサイリスタは、立ち上がり電圧Ｖｒ′が、電圧低減層８９を備えないサイリスタの立ち上がり電圧Ｖｒに比べて低い。さらに、電圧低減層８９は、一例として、発光層８２のバンドギャップよりも小さいバンドギャップを有する層である。

サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は発光素子として利用されるものではなく、あくまで発光ダイオードＬＥＤなどの発光素子を駆動する駆動部１０１の一部として機能する。よって、実際に発光する発光素子の発光波長とは無関係にバンドギャップが決められる。そこで、発光層８２のバンドギャップよりも小さいバンドギャップを有する電圧低減層８９を設けることで、サイリスタの立ち上がり電圧Ｖｒを低減している。
これにより、サイリスタ及び発光素子がオンした状態で、サイリスタ及び発光素子に印加する電圧が低減される。

図１５は、半導体層を構成する材料のバンドギャップエネルギを説明する図である。
ＧａＡｓの格子定数は、約５．６５Åである。ＡｌＡｓの格子定数は、約５．６６Åである。よって、この格子定数に近い材料は、ＧａＡｓ基板に対してエピタキシャル成長しうる。例えば、ＧａＡｓとＡｌＡｓとの化合物であるＡｌＧａＡｓやＧｅは、ＧａＡｓ基板に対してエピタキシャル成長しうる。
また、ＩｎＰの格子定数は、約５．８７Åである。この格子定数に近い材料は、ＩｎＰ基板に対してエピタキシャル成長しうる。
また、ＧａＮの格子定数は、成長面によって異なるが、ａ面が３．１９Å、ｃ面が５．１７Åである。この格子定数に近い材料はＧａＮ基板に対してエピタキシャル成長しうる。

そして、ＧａＡｓ、ＩｎＰ及びＧａＮに対して、サイリスタの立ち上がり電圧が小さくなるバンドギャップエネルギは、図１６に網点で示す範囲の材料である。つまり、網点で示す範囲の材料を、サイリスタを構成する層として用いると、サイリスタの立ち上がり電圧Ｖｒが、網点で示す領域の材料のバンドギャップエネルギになる。
例えば、ＧａＡｓのバンドギャップエネルギは、約１．４３ｅＶである。よって、電圧低減層８９を用いないと、サイリスタの立ち上がり電圧Ｖｒは、約１．４３Ｖとなる。しかし、網点で示す範囲の材料を、サイリスタを構成する層とするか、又は、含むことで、サイリスタの立ち上がり電圧Ｖｒは、０Ｖ超且つ１．４３Ｖ未満としうる（０Ｖ＜Ｖｒ＜１．４３Ｖ）。
これにより、サイリスタがオン状態にある時の、電力消費が低減される。

網点で示す範囲の材料としては、ＧａＡｓに対してバンドギャップエネルギが約０．６７ｅＶのＧｅがある。また、ＩｎＰに対してバンドギャップエネルギが約０．３６ｅＶのＩｎＡｓがある。また、ＧａＡｓ基板又はＩｎＰ基板に対して、ＧａＡｓとＩｎＰとの化合物、ＩｎＮとＩｎＳｂとの化合物、ＩｎＮとＩｎＡｓとの化合物などにおいて、バンドギャップエネルギが、小さい材料を用いうる。特に、ＧａＩｎＮＡｓをベースとした混合化合物が適している。これらに、Ａｌ、Ｇａ、Ａｓ、Ｐ、Ｓｂなどが含まれてもよい。また、ＧａＮに対してはＧａＮＰが電圧低減層８９となりうる。他にも、（１）メタモリフィック成長などによるＩｎＮ層、ＩｎＧａＮ層、（２）ＩｎＮ、ＩｎＧａＮ、ＩｎＮＡｓ、ＩｎＮＳｂからなる量子ドット、（３）ＧａＮの格子定数（ａ面）の２倍に相当するＩｎＡｓＳｂ層などを電圧低減層８９として導入しうる。これらに、Ａｌ、Ｇａ、Ｎ、Ａｓ、Ｐ、Ｓｂなどが含まれてよい。

ここでは、サイリスタの立ち上がり電圧Ｖｒ、Ｖｒ′で説明したが、サイリスタがオン状態を維持する最小の電圧である保持電圧Ｖｈ、Ｖｈ′やオン状態のサイリスタに印加される電圧も同様である（図１４（ｃ）参照）。

一方、サイリスタのスイッチング電圧Ｖｓ（図１４（ｃ）参照）は、逆バイアスになった半導体層の空乏層で決まる。よって、電圧低減層８９は、サイリスタのスイッチング電圧Ｖｓに及ぼす影響が小さい。

すなわち、電圧低減層８９は、サイリスタのスイッチング電圧Ｖｓを維持しつつ、立ち上がり電圧を低下させる（立ち上がり電圧Ｖｒを立ち上がり電圧Ｖｒ′に）。これにより、オン状態のサイリスタに印加される電圧が低減され、消費電力が低減される。サイリスタのスイッチング電圧Ｖｓはｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の材料や不純物濃度等を調整することで任意の値に設定される。ただし、電圧低減層８９の挿入位置によってスイッチング電圧Ｖｓは変化する。

また、図１３では、電圧低減層８９を一つ設けた例を示しているが、複数設けてもよい。例えば、ｐアノード層８５とｎゲート層８６との間、及び、ｐゲート層８７とｎカソード層８８との間にそれぞれ電圧低減層８９を設けた場合や、ｎゲート層８６内に一つ、ｐゲート層８７内にもう一つ設けてもよい。その他にも、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の内から２、３層を選択し、それぞれの層内に設けてもよい。これらの電圧低減層の導電型は、電圧低減層を設けたアノード層、カソード層、ゲート層と合わせてもよいし、ｉ型であってもよい。

なお、電圧低減層８９として用いられる材料は、ＧａＡｓ、ＩｎＰなどに比べると成長が難しく、品質が劣る。よって、電圧低減層８９内部に結晶欠陥が発生しやすく、その上に成長する例えばＧａＡｓなどの半導体内に結晶欠陥が伸びていく。
前述したように、発光ダイオードＬＥＤなどの発光素子の発光特性は、半導体層に含まれる結晶欠陥の影響を受けやすい。一方、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、ターンオンして、発光ダイオードＬＥＤや下部ダイオードＵＤに電流が供給できればよい。よって、電圧低減層８９を含むサイリスタを発光層として用いるのではなく、電圧低減のために用いるのであれば、サイリスタを構成する半導体層に結晶欠陥が含まれてもよい。

そこで、光透過抑制層８４と同様に、基板８０上に、発光ダイオードＬＥＤ、下部ダイオードＵＤを設け、その上に、電圧低減層８９を含む設定サイリスタＳ、転送サイリスタＴを設けるようにすればよい。これにより、発光ダイオードＬＥＤ、下部ダイオードＵＤ、特に、発光ダイオードＬＥＤにおいて結晶欠陥の発生を抑制し、発光特性が結晶欠陥の影響を受けにくいようになる。また、設定サイリスタＳや転送サイリスタＴをモノリシックに積層しうる。

なお、電流狭窄層は、発光ダイオードＬＥＤのｐアノード層８１に設けたが、発光ダイオードＬＥＤのｎカソード層８３、設定サイリスタＳのｐアノード層８５、ｎカソード層８８に設けてもよい。

以下では、第１の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における発光ダイオードＬＥＤ１と設定サイリスタＳ１とが積層された部分で説明するが、他の発光ダイオードＬＥＤと設定サイリスタＳとが積層された部分及び下部ダイオードＵＤと転送サイリスタＴとが積層された部分も同様である。他の構成は、これまで説明した発光チップＣと同様であるので、同様な部分の説明を省略し、異なる部分を説明する。

（第１の実施の形態に係る発光チップＣの変形例１－１）
図１６は、第１の実施の形態に係る発光チップＣの変形例１－１を説明する発光ダイオードＬＥＤ１と設定サイリスタＳ１とが積層されたアイランド３０１の拡大断面図である。
変形例１－１では、電流狭窄層（変形例１－１では電流狭窄層８５ｂ）は、ｐアノード層８１の代わりにｐアノード層８５に設けられている。すなわち、ｐアノード層８５が下側ｐアノード層８５ａ、電流狭窄層８５ｂ、上側ｐアノード層８５ｃで構成されている。他の構成は、第１の実施の形態に係る発光チップＣと同様である。

なお、変形例１－１は、図１０、図１１、図１２に示した第１の実施の形態に係る発光チップＣの製造方法を変更することで製造される。すなわち、ｐアノード層８５を下側ｐアノード層８５ａ、電流狭窄層８５ｂ、上側ｐアノード層８５ｃとして、電流狭窄層８５ｂを側面から酸化すればよい。この構造の場合、発光ダイオードＬＥＤまでエッチングする必要がないことから、段差が小さくなってプロセスが容易になったり、放熱性が向上したりして、レーザ特性が改善するなどの利点がある。

（第１の実施の形態に係る発光チップＣの変形例１－２）
図１７は、第１の実施の形態に係る発光チップＣの変形例１－２を説明する発光ダイオードＬＥＤ１と設定サイリスタＳ１とが積層されたアイランド３０１の拡大断面図である。
変形例１－２では、電流狭窄層８１ｂの代りに、電流通過部αに対応する部分に光透過抑制層８４が設けられている。他の構成は、第１の実施の形態に係る発光チップＣと同様である。
前述したように、光透過抑制層８４は、電流が流れやすい。しかし、光透過抑制層８４がないｎカソード層８３とｐアノード層８５との接合は、降伏を生じない逆バイアスの状態において電流が流れにくい。
よって、電流通過部αに対応する部分に光透過抑制層８４を設けると、発光ダイオードＬＥＤに流れる電流を中央部に集中させられる。

なお、変形例１－２の発光チップＣは、図１０、図１１、図１２に示した第１の実施の形態に係る発光チップＣの製造方法を変更することで製造される。すなわち、図１０（ａ）において、基板８０上に、ｐアノード層８１、発光層８２、ｎカソード層８３、光透過抑制層８４を順に積層する。その後、電流阻止部βとなる部分の光透過抑制層８４を除去し、電流通過部αとなる部分の光透過抑制層８４を残す。その後、残した光透過抑制層８４の周囲を埋めるようにｐアノード層８５を積層する。そして、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８を順に積層する。なお、ｐアノード層８５の代わりに、残した光透過抑制層８４の周囲をｎカソード層８３で埋めてもよい。

変形例１－２の発光チップＣは、水蒸気酸化が適用しづらい半導体材料を用いる場合に適用されてもよい。

（第１の実施の形態に係る発光チップＣの変形例１－３）
図１８は、第１の実施の形態に係る発光チップＣの変形例１－３を説明する発光ダイオードＬＥＤ１と設定サイリスタＳ１とが積層されたアイランド３０１の拡大断面図である。
変形例１－３では、ｎカソード層８３を分布ブラッグ反射層（ＤＢＲ：Distributed Bragg Reflector）（以下では、ＤＢＲ層と表記する。）としている。ＤＢＲ層は、屈折率差を設けた半導体層を複数積層して構成される。そして、ＤＢＲ層は、発光ダイオードＬＥＤの出射する光を反射するように構成されている。他の構成は、第１の実施の形態に係る発光チップＣと同様である。

光透過抑制層８４に発光ダイオードＬＥＤの発光波長よりバンドギャップエネルギが小さい半導体材料を使用すると、光透過抑制層８４に達した光が、バンド端吸収されて損失になる。このため、変形例１－３では、発光層８２と光透過抑制層８４との間にＤＢＲ層を設け、ＤＢＲ層で発生する定在波の節に当たる位置に光透過抑制層８４を設けている。このようにすることで、光透過抑制層８４に用いる半導体材料によるバンド端吸収が大幅に抑制される。

ＤＢＲ層は、例えばＡｌ_０．９Ｇａ_０．１Ａｓの高Ａｌ組成の低屈折率層と、例えばＡｌ_０．２Ｇａ_０．８Ａｓの低Ａｌ組成の高屈折率層との組み合わせで構成されている。低屈折率層及び高屈折率層のそれぞれの膜厚（光路長）は、例えば中心波長の０．２５（１／４）に設定されている。なお、低屈折率層と高屈折率層とのＡｌの組成比は、０～１の範囲で変更してもよい。

よって、変形例１－３の発光チップＣは、図１０、図１１、図１２に示した第１の実施の形態に係る発光チップＣの製造方法において、ｎカソード層８３をＤＢＲ層に変更することで製造される。

（第１の実施の形態に係る発光チップＣの変形例１－４）
図１９は、第１の実施の形態に係る発光チップＣの変形例１－４を説明する発光ダイオードＬＥＤ１と設定サイリスタＳ１とが積層されたアイランド３０１の拡大断面図である。
変形例１－４では、発光層８２を２つのＤＢＲ層で挟んでいる。すなわち、ｐアノード層８１及びｎカソード層８３がＤＢＲ層として構成されている。ｐアノード層８１は、電流狭窄層８１ｂを含んでいる。すなわち、ｐアノード層８１は、下側ｐアノード層８１ａ、電流狭窄層８１ｂ、上側ｐアノード層８１ｃの順で積層され、下側ｐアノード層８１ａ、上側ｐアノード層８１ｃがＤＢＲ層として構成されている。
なお、下側ｐアノード層８１ａ、上側ｐアノード層８１ｃ、ｎカソード層８３を、下側ｐアノード（ＤＢＲ）層８１ａ、上側ｐアノード（ＤＢＲ）層８１ｃ、ｎカソード（ＤＢＲ）層８３と表記することがある。

ＤＢＲ層の構成は、変形例１－３と同様である。なお、ｐアノード（ＤＢＲ）層８１における電流狭窄層８１ｂの膜厚（光路長）は、採用する構造によって決定される。取り出し効率やプロセス再現性を重要視する場合は、ＤＢＲ層を構成する低屈折率層及び高屈折率層の膜厚（光路長）の整数倍に設定されるのがよく、例えば中心波長の０．７５（３／４）に設定されている。なお、奇数倍の場合は、電流狭窄層８１ｂは、高屈折率層と高屈折率層とで挟まれるとよい。また、偶数倍の場合は、電流狭窄層８１ｂは、高屈折率層と低屈折率層とで挟まれるとよい。すなわち、電流狭窄層８１ｂは、ＤＢＲ層による屈折率の周期の乱れを抑制するように設けられるとよい。逆に、酸化された部分の影響（屈折率や歪）を低減したい場合は、電流狭窄層８１ｂの膜厚は、数十ｎｍが好ましく、ＤＢＲ層内に立つ定在波の節の部分に挿入されるのが好ましい。

ｐアノード（ＤＢＲ）層８１及びｎカソード（ＤＢＲ）層８３は、発光ダイオードＬＥＤの発光層８２が出射する光を反射するように構成されている。すなわち、ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８３とは、共振器（キャビティ）を構成し、発光層８２が出射する光が共振により強められて出力される。すなわち、変形例１－４では、共振型の発光ダイオードＬＥＤ上に設定サイリスタＳが積層されている。

変形例１－４の発光チップＣは、第１の実施の形態において図１０、１１、１２に示した製造方法を一部変更することで製造される。すなわち、図１０（ａ）の半導体積層体形成工程において、ｐアノード層８１の下側ｐアノード層８１ａ、上側ｐアノード層８１ｃ、及び、ｎカソード層８３をＤＢＲ層として形成すればよい。

（第１の実施の形態に係る発光チップＣの変形例１－５）
図２０は、第１の実施の形態に係る発光チップＣの変形例１－５を説明する発光ダイオードＬＥＤ１と設定サイリスタＳ１とが積層されたアイランド３０１の拡大断面図である。
変形例１－５では、図１９に示した発光チップＣのｎカソード（ＤＢＲ）層８１をＤＢＲ層としないｎカソード層８３とし、その代りｎカソード層８８をＤＢＲ層としている。よって、ｎカソード層８８をｎカソード（ＤＢＲ）層８８と表記する。他の構成は、第１の実施の形態に係る発光チップＣと同様である。

変形例１－５では、ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８８とは、共振器（キャビティ）を構成し、発光層８２が出射する光が共振により強められて出力される。なお、この構成は、発光層８２が出射する光が、光透過抑制層８４を透過する場合に適用される。

変形例１－５の発光チップＣは、第１の実施の形態において図１０、１１、１２に示した製造方法を一部変更することで製造される。すなわち、図１０（ａ）の半導体積層体形成工程において、ｐアノード（ＤＢＲ）層８１及びｎカソード（ＤＢＲ）層８８をＤＢＲ層として形成すればよい。

第１の実施の形態の発光チップＣ及び各変形例の発光チップＣにおいて、光透過抑制層８４を設けているので、設定サイリスタＳの出射する光の強度（光量）が低減され、発光ダイオードＬＥＤの発光スペクトルに設定サイリスタＳの発光スペクトルが混入することが抑制される。
また、発光ダイオードＬＥＤの周辺部に電流阻止部βを設けているので、電流通過部αに電流が集中する。これにより、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。
なお、酸化による電流狭窄層を用いる場合には、電流狭窄部を発光ダイオードＬＥＤのｎカソード層８３、設定サイリスタＳのｐアノード層８５、ｎカソード層８８に設けてもよい。また、変形例１－２（図１７）と同様に、酸化による電流狭窄層の代わりに光透過抑制層８４を用いてもよい。
また、設定サイリスタＳ、転送サイリスタＴに、電圧低減層８９を加えてもよい。

なお、第１の実施の形態の発光チップＣ及び各変形例の発光チップＣにおいて、発光ダイオードＬＥＤのｐアノード層８１及びｎカソード層８３をクラッド層とし、発光層８２をクラッド層としたｐアノード層８１とｎカソード層８３とで挟んでレーザ発振させてもよい。この場合、発光ダイオードＬＥＤはレーザダイオードＬＤとなる。そして、レーザダイオードＬＤは、基板８０の表面に平行な方向に光が出射する。

［第２の実施の形態］
第１の実施の形態に係る発光チップＣでは、発光素子を発光ダイオードＬＥＤとした。第２の実施の形態に係る発光チップＣでは、発光素子として垂直共振器面発光レーザＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）としている。
発光チップＣにおける垂直共振器面発光レーザＶＣＳＥＬ（下部ダイオードＵＤを含む）と設定サイリスタＳ（転送サイリスタＴを含む）との積層された構成を除く他の構成は、第１の実施の形態と同様であって、発光ダイオードＬＥＤ（発光ダイオードＬＥＤ１～ＬＥＤ１２８）を垂直共振器面発光レーザＶＣＳＥＬ（垂直共振器面発光レーザＶＣＳＥＬ１～ＶＣＳＥＬ１２８）に置き換えればよい。よって、同様な部分の説明を省略し、異なる部分を説明する。

図２１は、第２の実施の形態に係る発光チップＣの垂直共振器面発光レーザＶＣＳＥＬ１と設定サイリスタＳ１とが積層されたアイランド３０１の拡大断面図である。
基本的な構成は、図１９に示した第１の実施の形態に係る発光チップＣの変形例１－４と同様であるので説明を省略する。
垂直共振器面発光レーザＶＣＳＥＬは、２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８３）とで挟まれた発光層８２において、光を共振させてレーザ発振させている。２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８３）との反射率が例えば９９％以上になるとレーザ発振する。

以下では、第２の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における垂直共振器面発光レーザＶＣＳＥＬ１と設定サイリスタＳ１とが積層された部分で説明するが、他の垂直共振器面発光レーザＶＣＳＥＬと設定サイリスタＳとが積層された部分、及び、下部ダイオードＵＤと転送サイリスタＴとが積層された部分も同様である。他の構成は、これまで説明した発光チップＣと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。

（第２の実施の形態に係る発光チップＣの変形例２－１）
図２２は、第２の実施の形態に係る発光チップＣの変形例２－１を説明する垂直共振器面発光レーザＶＣＳＥＬ１と設定サイリスタＳ１とが積層されたアイランド３０１の拡大断面図である。
変形例２－１の基本的な構成は、図２０に示した第１の実施の形態に係る発光チップＣの変形例１－５と同様であるので説明を省略する。
垂直共振器面発光レーザＶＣＳＥＬは、２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８８）とで挟まれた発光層８２において、光を共振させてレーザ発振させている。なお、この構成は、発光層８２が出射する光は、光透過抑制層８４を透過する場合に適用される。

（第２の実施の形態に係る発光チップＣの変形例２－２）
図２３は、第２の実施の形態に係る発光チップＣの変形例２－２を説明する垂直共振器面発光レーザＶＣＳＥＬ１と設定サイリスタＳ１とが積層されたアイランド３０１の拡大断面図である。
変形例２－２の基本的な構成は、図１７に示した第１の実施の形態に係る発光チップＣの変形例１－２と同様であって、ｐアノード層８１とｐアノード層８５をＤＢＲ層としている。他の構成は、変形例１－２と同様であるので説明を省略する。
垂直共振器面発光レーザＶＣＳＥＬは、発光層８２とｎカソード層８３とを挟む２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８１とｐアノード（ＤＢＲ）層８５）において、光を共振させてレーザ発振させている。なお、この構成は、発光層８２が出射する光が、光透過抑制層８４を透過する場合に適用される。

また、変形例２－２は、酸化による電流狭窄層を用いないため、水蒸気酸化が適用しづらいＩｎＰ、ＧａＮ、サファイアなどの基板上の半導体材料に適用しやすい。

第２の実施の形態の発光チップＣ及び各変形例の発光チップＣにおいて、光透過抑制層８４を設けているので、設定サイリスタＳの出射する光の強度（光量）が低減され、垂直共振器面発光レーザＶＣＳＥＬの発光スペクトルに設定サイリスタＳの発光スペクトルが混入することが抑制される。
また、垂直共振器面発光レーザＶＣＳＥＬの周辺部に電流阻止部βを設けているので、電流通過部αに電流が集中する。これにより、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。
なお、酸化による電流狭窄層を用いる場合には、電流狭窄部を垂直共振器面発光レーザＶＣＳＥＬのｎカソード層８３、設定サイリスタＳのｐアノード層８５、ｎカソード層８８に設けてもよい。また、変形例２－２（図２３）と同様に、酸化による電流狭窄層の代わりに光透過抑制層８４を用いてもよい。
また、設定サイリスタＳ、転送サイリスタＴに、電圧低減層８９を加えてもよい。

［第３の実施の形態］
第１の実施の形態及び第２の実施の形態では、転送サイリスタＴは、下部ダイオードＵＤの上に構成されて、下部ダイオードＵＤと転送サイリスタＴとは直列接続されていた。このため、転送サイリスタＴに供給される第１転送信号φ１、第２転送信号φ２の「Ｌ」の電位は、直列接続された下部ダイオードＵＤと転送サイリスタＴとに印加された。このため、例えば、「Ｌ」（－５Ｖ）であった。

第３の実施の形態では、転送サイリスタＴが下部ダイオードＵＤと直列接続されないように構成されている。よって、転送サイリスタＴに供給される第１転送信号φ１、第２転送信号φ２の「Ｌ」の電位が低くなり、転送サイリスタＴのアノードとカソードに印加する電位でよい。例えば、「Ｌ′」（－３．３Ｖ）でよい。

なお、発光チップＣの構造を除いて、第１の実施の形態と同様である。よって、同様の部分の説明を省略して、異なる部分を説明する。

図２４は、第３の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＣの回路構成を説明する等価回路図である。
発光チップＣ１（Ｃ）は、発光ダイオードＬＥＤ１～ＬＥＤ１２８で構成される発光部１０２（図４（ａ）参照）を備える。また、発光チップＣ１（Ｃ）は、設定サイリスタＳ１～Ｓ１２８、転送サイリスタＴ１～Ｔ１２８、結合ダイオードＤ１～Ｄ１２７、電源線抵抗Ｒｇ１～Ｒｇ１２８、スタートダイオードＳＤ、電流制限抵抗Ｒ１、Ｒ２により構成される駆動部１０１を備える。
すなわち、第３の実施の形態に係る発光チップＣは、図２４に示すように、等価回路図上において図５に示した第１の実施の形態に係る発光チップＣが備える下部ダイオードＵＤ１～ＵＤ１２８を備えない。

図２５は、第３の実施の形態に係る発光チップＣのアイランド３０１、３０２の断面図である。
第３の実施の形態に係る発光チップＣの平面レイアウトは、図６（ａ）に示した第１の実施の形態に係る発光チップＣの平面レイアウトと同じである。よって、説明を省略する。
図２５に示す第３の実施の形態に係る発光チップＣのアイランド３０１、３０２の断面図は、図６（ａ）のＶＩＢ－ＶＩＢ線での断面であるが、図６（ｂ）とは反対側（－ｘ方向）から見た断面図である。

図２５に示すように、第３の実施の形態に係る発光チップＣでは、アイランド３０２において、転送サイリスタＴ１のｐアノード層８５とｐ型の基板８０とがｐ型の半導体層とオーミックコンタクトが取りやすいＺｎを含むＡｕ（ＡｕＺｎ）などの接続配線７４で接続されている。
これにより、転送サイリスタＴ１のｐアノード層８５は、基板８０の裏面電極９１に供給される基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））に設定される。
そして、転送サイリスタＴ１の下にある下部ダイオードＵＤ１は、ｐアノード層８１、発光層８２、ｎカソード層８３の側面が接続配線７４により短絡（ショート）されている。これにより、下部ダイオードＵＤ１は、存在するが動作しないようになっている。なお、アイランド３０２の側面の全面が、保護層９０で覆われていてもよい。

また、接続配線７４をｎカソード層８３に接続させた構造であってもよい。電流は、接続配線７４からｎカソード層８３、光透過抑制層８４を介して、転送サイリスタＴに流れるので、下部ダイオードＵＤ（ｎカソード層８３から発光層８２、ｐアノード層８１）には電流が流れず、下部ダイオードＵＤで電力消費されない。これは、接続配線７４を光透過抑制層８４の一部に接続させた場合でも同様である。

図２６は、第３の実施の形態に係る発光チップＣの動作を説明するタイミングチャートである。
図９に示した第１の実施の形態に係る発光チップＣの動作を説明するタイミングチャートにおいて、第１転送信号φ１及び第２転送信号φ２の「Ｌ」が「Ｌ′」になっている。前述のように、第１転送信号φ１及び第２転送信号φ２は、転送サイリスタＴのアノードとカソードとの間に印加される。よって、第１の実施の形態に係る発光チップＣの第１転送信号φ１及び第２転送信号φ２より、絶対値が小さい電圧でよい。すなわち、下部ダイオードＵＤ１に印加される電圧（ここでは、１．７Ｖとした。）が不要になる。この例では、「Ｌ′」（－３．３Ｖ）となる。なお、発光チップＣの動作は、第１転送信号φ１及び第２転送信号φ２の「Ｌ」（－５Ｖ）を「Ｌ′」（－３．３Ｖ）とするとともに、下部ダイオードＵＤの動作を無視すればよい。
動作させるための第１転送信号φ１及び第２転送信号φ２が低電圧化され、低消費電力化される。

以下では、第３の実施の形態に係る発光チップＣの変形例３－１を説明する。以下に示す変形例では、図２５に示した第３の実施の形態に係る発光チップＣのアイランド３０１、３０２が異なっている。他の構成は、これまで説明した発光チップＣと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。

図２７は、第３の実施の形態に係る発光チップＣの変形例４－１の発光チップＣのアイランド３０１、３０２の拡大断面図である。変形例４－１では、接続配線７４′が、アイランド３０２のｙ方向の端部に設けられている。このようにすることで、第３の実施の形態に係る発光チップＣ（図２５）のように接続配線７４と接続配線７６とが短絡するおそれが抑制される。なお、接続配線７４′がｙ方向の端部に設けられている状態は、接続配線７４′と接続配線７６とが保護層９０を挟んで重ならない例である。つまり、接続配線７４′が、接続配線７６と保護層９０を挟んで重ならない場所（アイランド３０２の－ｘ方向側又はｘ方向側）に設けられていてればよい。つまり、図６（ａ）に示した発光チップＣの平面レイアウトなどにおいて、隙間の部分に接続配線７４′を設ければよい。

特に、図６（ａ）の平面レイアウト図において、第１転送信号線７２若しくは第２転送信号線７３の近傍、又は、第１転送信号線７２若しくは第２転送信号線７３の下部は、これらの信号線を通しているだけでその下の半導体領域は活用されていない。よって、第１転送信号線７２若しくは第２転送信号線７３の近傍、又は、第１転送信号線７２若しくは第２転送信号線７３の下部に接続配線７４又は接続配線７４′を設けるのが、チップサイズを大きくすることや回路構成を変更することの必要がなくなるので望ましい。例えば、奇数番号の転送サイリスタＴ１、Ｔ３、・・・に対しては、転送サイリスタＴ１、Ｔ３、…と第２転送信号線７３との間、又は、第２転送信号線７３の下部に、偶数番号の転送サイリスタＴ２、Ｔ４、・・・に対しては、転送サイリスタＴ２、Ｔ４、…と第１転送信号線７２との間、又は、第１転送信号線７２の下部に接続配線７４又は接続配線７４′を設けた構造である。

第１の実施の形態及び第２の実施の形態に係る発光チップＣに第３の実施の形態に係る発光チップＣの構成を適用してもよい。

第１の実施の形態から第３の実施の形態では、発光素子として、発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬを説明したが、他の発光素子であってもよい。例えば、発光素子は、アノード端子及びカソード端子に加えレーザ発振のオン／オフ又はレーザ光の強度を制御する制御端子を備える、レーザトランジスタであってもよい。また、発光素子とサイリスタを組み合わせた発光部品以外に光透過抑制層を適用してもよい。例えば、発光素子と発光素子を駆動する発光トランジスタとの間に、発光トランジスタが出射する光の透過を抑制する光透過抑制層を設けてもよい。すなわち、基板上に設けられた発光素子と、発光素子の上方に積層され、発光素子を駆動する駆動素子と、発光素子と駆動素子との間に積層され、駆動素子が出射する光の透過を抑制する光透過抑制層とを備える発光部品としてもよい。そして、この発光部品と他の回路を組み合わせたり、この発光部品を複数組み合わせて新たな発光部品としてもよい。

第１の実施の形態から第３の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）は、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬ）を備える発光部１０２と、設定サイリスタＳ、下部ダイオードＵＤ、転送サイリスタＴなどを備える駆動部１０１とで構成されていたが、駆動部１０１において、設定サイリスタＳと転送サイリスタＴとの間などに制御用のサイリスタなどを備えてもよい。さらに、ダイオード、抵抗などの他の部材を含んでもよい。
また、転送サイリスタＴの間を結合ダイオードＤで接続したが、抵抗など電位の変化を伝達できる部材で接続してもよい。

また、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬ）、設定サイリスタＳを用いず、下部ダイオードＵＤを発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬ）とし、転送サイリスタＴに供給される第１転送信号φ１、第２転送信号φ２に点灯信号φＩを重畳させてもよい。このようにすることで、用いる素子数が少なくなり、発光チップＣのサイズが小さくなる。この場合、発光素子を除く、転送サイリスタＴなどが駆動部１０１を構成する。

第１の実施の形態から第３の実施の形態において、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬ）、設定サイリスタＳ、下部ダイオードＵＤ、転送サイリスタＴの導電型を逆にするとともに、回路の極性を変更してもよい。すなわち、アノードコモンをカソードコモンとし、カソードコモンをアノードコモンにしてもよい。

なお、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬ）のターンオン時の発光遅延や緩和振動を抑制するため、予め発光素子に閾値電流以上の微小な電流を注入して僅かに発光状態又は発振状態としておいてもよい。すなわち、設定サイリスタＳがターンオンする前から発光素子を僅かに発光させておき、設定サイリスタＳがターンオンした時に、発光素子の発光量を増加させて、予め定められた光量にするように構成してもよい。このような構成としては、例えば、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬ）のアノード層に電極を形成し、この電極に電圧源又は電流源を接続しておき、設定サイリスタＳがターンオンする前から、この電圧源または電流源から発光素子に微弱な電流を注入するようにすればよい。

また、各実施の形態における、転送サイリスタＴおよび設定サイリスタＳの構造としては、各実施の形態における転送サイリスタＴおよび設定サイリスタＳの機能を有する構造であればｐｎｐｎの４層構造以外であってもよい。例えば、サイリスタ特性を有するｐｉｎｉｎ構造、ｐｉｐｉｎ構造、ｎｐｉｐ構造、またはｐｎｉｎ構造などであってもよい。この場合、ｐｉｎｉｎ構造のｐとｎに挟まれた、ｉ層、ｎ層、ｉ層、ｐｎｉｎ構造のｐとｎとに挟まれた、ｎ層、ｉ層のいずれかがゲート層となり、ゲート層上に設けられたｎオーミック電極をゲートＧｔ（ゲートＧｓ）の端子とすればよい。もしくは、ｎｐｉｐ構造のｎとｐに挟まれた、ｉ層、ｐ層、ｉ層、ｎｐｉｐ構造のｎとｐとに挟まれた、ｐ層、ｉ層のいずれかがゲート層となり、ゲート層上に設けられたｐオーミック電極３３２をゲートＧｔ（ゲートＧｓ）の端子とすればよい。

さらに、各実施の形態における、サイリスタを構成する複数の半導体層と発光素子を構成する複数の半導体層とが、光透過抑制層を構成する半導体層を介して積層されている半導体構造は、自己走査型発光素子アレイ（ＳＬＥＤ）以外の用途にも使用できる。例えば、１個の発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬなど）とそれに積層された設定サイリスタＳとで構成され、外部からの電気信号や光信号などの入力によって点灯する単体の発光部品として使用できる。この場合、発光素子が発光部１０２、設定サイリスタＳが駆動部１０１を構成する。

以上においては、主にｐ型のＧａＡｓを基板８０の例として説明した。他の基板を用いた場合における各半導体層（図１０（ａ）の半導体積層体形成工程で形成する半導体積層体）の例を説明する。

まず、ＧａＮ基板を用いた場合における半導体積層体の一例は以下の通りである。
ｐアノード層８１は、例えば、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。
ＧａＮ基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、光透過抑制層を電流狭窄層として用いた図１７、図２３が望ましい構造である。もしくはイオン注入を電流狭窄方法として使用することも有効である。

発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構図である。井戸層は、例えばＧａＮ、ＩｎＧａＮ、ＡｌＧａＮなどであり、障壁層は、ＡｌＧａＮ、ＧａＮなどである。なお、発光層８２は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｎカソード層８３は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。

光透過抑制層８４をｎ型の不純物を高濃度に添加したｎ^＋＋層８４ａとｎ型の不純物を高濃度に添加したｐ^＋＋層８４ｂとで構成した場合（図１０（ａ）参照。）、ｎ^＋＋層８４ａとｐ^＋＋層８４ｂとの組み合わせ（以下では、ｎ^＋＋層８４ａ／ｐ^＋＋層８４ｂで表記する。）は、例えばｎ^＋＋ＧａＮ／ｐ^＋＋ＧａＮ、ｎ^＋＋ＧａＩｎＮ／ｐ^＋＋ＧａＩｎＮ、ｎ^＋＋ＡｌＧａＮ／ｐ^＋＋ＡｌＧａＮとすればよい。なお、組み合わせを相互に変更したものでもよい。

ｐアノード層８５は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｎゲート層８６は、例えば不純物濃度１×１０^１７／ｃｍ^３のｎ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｐゲート層８７は、例えば不純物濃度１×１０^１７／ｃｍ^３のｐ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｎカソード層８８は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。

次に、ＩｎＰ基板を用いた場合における半導体積層体の一例は以下の通りである。
ｐアノード層８１は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
ＩｎＰ基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、光透過抑制層を電流狭窄層として用いた図１７、図２３が望ましい構造である。もしくはイオン注入を電流狭窄方法として使用することも有効である。

発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構図である。井戸層は、例えばＩｎＡｓ、ＩｎＧａＡｓＰ、ＡｌＧａＩｎＡｓ、ＧａＩｎＡｓＰＳｂなどであり、障壁層は、ＩｎＰ、ＩｎＡｓＰ、ＩｎＧａＡｓＰ、ＡｌＧａＩｎＡｓＰなどである。なお発光層８２は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｎカソード層８３は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。

光透過抑制層８４を、ｎ型の不純物を高濃度に添加したｎ^＋＋層８４ａとｎ型の不純物を高濃度に添加したｐ^＋＋層８４ｂとで構成する場合（図１０（ａ）参照。）、ｎ^＋＋層８４ａとｐ^＋＋層８４ｂとの組み合わせ（以下では、ｎ^＋＋層８４ａ／ｐ^＋＋層８４ｂで表記する。）は、例えばｎ^＋＋ＩｎＰ／ｐ^＋＋ＩｎＰ、ｎ^＋＋ＩｎＡｓＰ／ｐ^＋＋ＩｎＡｓＰ、ｎ^＋＋ＩｎＧａＡｓＰ／ｐ^＋＋ＩｎＧａＡｓＰ、ｎ^＋＋ＩｎＧａＡｓＰＳｂ／ｐ^＋＋ＩｎＧａＡｓＰＳｂとすればよい。なお、組み合わせを相互に変更したものでもよい。

ｐアノード層８５は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
ｎゲート層８６は、例えば不純物濃度１×１０^１７／ｃｍ^３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
ｐゲート層８７は、例えば不純物濃度１×１０^１７／ｃｍ^３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
ｎカソード層８８は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。

これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）などによって積層され、半導体積層体が形成される。

また、以上説明した実施の形態を、有機材料からなるｐ型・ｎ型・ｉ型層に適用することも可能である。
さらに、それぞれの実施の形態を、他の実施の形態と組み合わせて用いてもよい。そして、本発明の趣旨に反しない限りにおいて様々な変形を行っても構わない。

１…画像形成装置、１０…画像形成プロセス部、１１…画像形成ユニット、１２…感光体ドラム、１４…プリントヘッド、３０…画像出力制御部、４０…画像処理部、６２…回路基板、６３…光源部、６４…ロッドレンズアレイ、６５…発光装置、８０…基板、８１…ｐアノード層、ｐアノード（ＤＢＲ）層、８１ｂ、８５ｂ…電流狭窄層、８２…発光層、８３…ｎカソード層、ｎカソード（ＤＢＲ）層、８４…光透過抑制層、８４ａ…ｎ^＋＋層、８４ｂ…ｐ^＋＋層、８５…ｐアノード層、ｐカソード（ＤＢＲ）層、８６…ｎゲート層、８７…ｐゲート層、８８…ｎカソード層、８９…電圧低減層、９０…保護層、９１…裏面電極、１００…転写基板、１０１…駆動部、１０２…発光部、１１０…信号発生回路、１２０…転送信号発生部、１４０…点灯信号発生部、１６０…基準電位供給部、１７０…電源電位供給部、３０１～３０６…アイランド、φ１…第１転送信号、φ２…第２転送信号、φＩ（φＩ１～φＩ４０）…点灯信号、α…電流通過部（領域）、β…電流阻止部（領域）、Ｃ（Ｃ１～Ｃ４０）…発光チップ、Ｄ（Ｄ１～Ｄ１２７）…結合ダイオード、ＬＥＤ（ＬＥＤ１～ＬＥＤ１２８）…発光ダイオード、ＳＤ…スタートダイオード、Ｔ（Ｔ１～Ｔ１２８）…転送サイリスタ、ＶＣＳＥＬ（ＶＣＳＥＬ１～ＶＣＳＥＬ１２８）…垂直共振器面発光レーザ、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位

Claims (12)

1. 基板と、
   前記基板上に設けられた発光素子と、
   オン状態になることで前記発光素子を発光、又は、当該発光素子の発光量を増加させるサイリスタと、
   前記発光素子と前記サイリスタとの間に設けられ、当該サイリスタが出射する光の透過を抑制する光透過抑制層と
   を備え、
   前記発光素子と前記光透過抑制層と前記サイリスタとがこの並び順で積層される発光部品。
2. 前記発光素子の出射する光と、前記サイリスタの発光する光とは、波長が異なることを特徴とする請求項１に記載の発光部品。
3. 前記光透過抑制層は、バンドギャップエネルギが前記サイリスタの出射する光に相当するバンドギャップエネルギより小さい半導体層を含むことを特徴とする請求項１又は２に記載の発光部品。
4. 前記発光素子及び前記サイリスタは、それぞれ複数の半導体層が積層されて構成され、
   前記光透過抑制層は、前記発光素子側において接する当該発光素子を構成する半導体層と、前記サイリスタ側において接する当該サイリスタを構成する半導体層との、いずれか一方の半導体層と同じ導電型を有するとともに、当該いずれか一方の半導体層よりも不純物濃度が高い半導体層を含むことを特徴とする請求項１又は２に記載の発光部品。
5. 前記発光素子及び前記サイリスタは、それぞれ複数の半導体層が積層されて構成され、
   前記光透過抑制層は、前記発光素子側において接する当該発光素子を構成する半導体層と、前記サイリスタ側において接する当該サイリスタを構成する半導体層とを直接接合させた場合における電流の流れやすい方向が維持されるように構成されていることを特徴とする請求項１又は２に記載の発光部品。
6. 前記発光素子、前記サイリスタ及び前記光透過抑制層は、それぞれ複数の半導体層が積層されて構成され、
   前記サイリスタを構成する複数の半導体層のうち前記光透過抑制層に接する半導体層と、当該光透過抑制層を構成する複数の半導体層のうち当該サイリスタに接する層とは、同じ導電型を有し、
   前記発光素子を構成する複数の半導体層のうち前記光透過抑制層に接する半導体層と、当該光透過抑制層を構成する複数の半導体層のうち当該発光素子に接する半導体層とは、同じ導電型を有し、
   前記光透過抑制層を構成する複数の半導体層のそれぞれは、前記発光素子を構成する複数の半導体層のうち当該光透過抑制層に接する半導体層、及び、前記サイリスタを構成する複数の半導体層のうち当該光透過抑制層に接する半導体層よりも不純物濃度が高いことを特徴とする請求項１又は２に記載の発光部品。
7. 前記サイリスタは、当該サイリスタの立ち上がり電圧を低減する電圧低減層を備えることを特徴とする請求項１に記載の発光部品。
8. 前記電圧低減層は、前記サイリスタを構成する他の半導体層のいずれよりもバンドギャップエネルギが小さいことを特徴とする請求項７に記載の発光部品。
9. 基板と、
   前記基板上に設けられた複数の発光素子と、
   複数の前記発光素子上に光透過抑制層を介してそれぞれが積層され、オン状態になることで当該発光素子を発光、又は、当該発光素子の発光量を増加させる複数のサイリスタと、
   複数の前記発光素子と同一の構成の下部素子上に前記光透過抑制層を介してそれぞれが積層されるとともに、オン状態になることで、前記サイリスタをオン状態に移行が可能な状態にする複数の転送素子を、備え、
   前記転送素子は、接続配線により、前記下部素子を介さず、又は、当該下部素子を構成する半導体層の一部の半導体層を介して前記基板に接続されていることを特徴とする発光部品。
10. 基板と、当該基板上に設けられた発光素子と、オン状態になることで当該発光素子を発光、又は、当該発光素子の発光量を増加させるサイリスタと、当該発光素子と当該サイリスタとの間に設けられ、当該サイリスタが出射する光の透過を抑制する光透過抑制層と、を含み、当該発光素子と当該光透過抑制層と当該サイリスタとがこの並び順で積層される発光手段と、
    前記発光手段から出射される光を結像させる光学手段と
    を備えるプリントヘッド。
11. 像保持体と、
    前記像保持体を帯電する帯電手段と、
    基板と、当該基板上に設けられた発光素子と、オン状態になることで当該発光素子を発光、又は、当該発光素子の発光量を増加させるサイリスタと、当該発光素子と当該サイリスタとの間に設けられ、当該サイリスタが出射する光の透過を抑制する光透過抑制層と、を含み、当該発光素子と当該光透過抑制層と当該サイリスタとがこの並び順で積層され、光学手段を介して前記像保持体を露光する露光手段と、
    前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
    前記像保持体に現像された画像を被転写体に転写する転写手段と
    を備える画像形成装置。
12. 基板上に設けられた発光素子と、
    前記発光素子上に積層され、前記発光素子を駆動する駆動素子と、
    前記発光素子と前記駆動素子との間に設けられ、当該駆動素子が出射する光の透過を抑制する光透過抑制層と
    を備え、
    前記発光素子と前記光透過抑制層と前記駆動素子とがこの並び順で積層される発光部品。

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