JP7007564B2 - レギュレータ用半導体集積回路 - Google Patents
レギュレータ用半導体集積回路 Download PDFInfo
- Publication number
- JP7007564B2 JP7007564B2 JP2017216962A JP2017216962A JP7007564B2 JP 7007564 B2 JP7007564 B2 JP 7007564B2 JP 2017216962 A JP2017216962 A JP 2017216962A JP 2017216962 A JP2017216962 A JP 2017216962A JP 7007564 B2 JP7007564 B2 JP 7007564B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- island
- region
- bleeder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 54
- 238000009792 diffusion process Methods 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 25
- 238000000926 separation method Methods 0.000 claims description 9
- 239000000725 suspension Substances 0.000 claims description 5
- 230000003071 parasitic effect Effects 0.000 description 32
- 238000002844 melting Methods 0.000 description 11
- 230000008018 melting Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000006378 damage Effects 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/02—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Automation & Control Theory (AREA)
- Electromagnetism (AREA)
- Radar, Positioning & Navigation (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
本発明は、半導体集積回路特にバイポーラ集積回路における静電保護回路に関し、例えばシリーズレギュレータのような電圧レギュレータを構成する半導体集積回路（レギュレータＩＣ）における静電保護回路に利用して有効な技術に関する。
直流電圧入力端子と出力端子との間に設けられたトランジスタを制御して所望の電位の直流電圧を出力する電源装置としてシリーズレギュレータ（以下、レギュレータと略す）がある。近年、かかるレギュレータは、例えば図６に示すように半導体集積回路化されたレギュレータＩＣとして構成されている。
ところで、半導体集積回路では、静電保護対策として、一般に、入力端子や出力端子に接続された静電保護用のダイオードが設けられ、トランジスタなどの内部素子が破壊されるのを防止するように構成されている（例えば特許文献１，２参照）。
ところで、半導体集積回路では、静電保護対策として、一般に、入力端子や出力端子に接続された静電保護用のダイオードが設けられ、トランジスタなどの内部素子が破壊されるのを防止するように構成されている（例えば特許文献１，２参照）。
レギュレータＩＣにおいても、例えば図６に示すように、レギュレータの電圧入力端子ＩＮや制御信号入力端子ＣＮＴ、電圧出力端子ＯＵＴに静電保護用ダイオードＤ１，Ｄ２，Ｄ３が接続されているものがある。
一方、レギュレータＩＣの応用例として、出力端子にコネクタ等により外部機器を接続するように構成したシステム（例えば車載用の通信システムやオーディオシステム）がある。このようなシステムでは、レギュレータから外部デバイスへ電源を供給するために、ＩＣの出力端子が外部接続端子となる。
一方、レギュレータＩＣの応用例として、出力端子にコネクタ等により外部機器を接続するように構成したシステム（例えば車載用の通信システムやオーディオシステム）がある。このようなシステムでは、レギュレータから外部デバイスへ電源を供給するために、ＩＣの出力端子が外部接続端子となる。
そのため、接続機器や接続ケーブルの有するＬ成分の影響によって、システムの検査時にレギュレータＩＣの出力端子にマイナスのサージが飛び込むことがあり、図６に示すような構成の場合、過電流（サージ電流）により静電保護用ダイオードＤ３が破壊することがある。
具体的には、ＩＣの出力端子の電位が接地電位以下に落ちた際に、図６に示す静電保護用ダイオードＤ３に順方向電流が流れることでマイナスサージからトランジスタＱ１を保護することができる。しかし、静電保護用ダイオードＤ３は通常数ボルトのマイナスサージから保護できるに過ぎず、より大きなマイナスのサージ電圧が印加されると静電保護用ダイオードＤ３が破壊に至ってしまう。
具体的には、ＩＣの出力端子の電位が接地電位以下に落ちた際に、図６に示す静電保護用ダイオードＤ３に順方向電流が流れることでマイナスサージからトランジスタＱ１を保護することができる。しかし、静電保護用ダイオードＤ３は通常数ボルトのマイナスサージから保護できるに過ぎず、より大きなマイナスのサージ電圧が印加されると静電保護用ダイオードＤ３が破壊に至ってしまう。
一方、レギュレータＩＣには、図６に示すように、出力のフィードバック電圧ＶFBを生成するためのブリーダ抵抗Ｒ１，Ｒ２がチップ上に設けられているものがある。かかるＩＣでは、静電保護用ダイオードＤ３と並列をなすブリーダ抵抗Ｒ１，Ｒ２が半導体基板のＮ型ウェル領域上に形成されたＰ型拡散層からなる場合、図７（Ａ）に示すように、ブリーダ抵抗部には逆方向の寄生ダイオードＤｉ１が存在し、出力端子ＯＵＴに上述したような大きなマイナスのサージ電圧が印加された際には、この寄生ダイオードＤｉ１に順方向の電圧がかかり、図７（Ｂ）に示すようにサージ電流Ｉｓが流れ、その電流が出力端子ＯＵＴと抵抗Ｒ１とを接続する配線を通して流れる。
しかるに、レギュレータＩＣにおけるブリーダ抵抗は、一般に、低消費電力化のため通常動作状態において大きな電流を流さないようにすべく高抵抗（数100ｋΩ）で構成されており、ブリーダ抵抗と出力端子とを接続する配線は、大電流を許容するほどの太さの幅を有するようには設計されていない。そのため、サージ電圧印加時に寄生ダイオードＤｉ１を通して大きな電流が流れると、配線の溶解、溶断等のダメージによる破壊が発生するという課題があることが分かった。
この発明は上記のような課題に着目してなされたもので、その目的とするところは、シリーズレギュレータのような直流電源装置を構成する半導体集積回路（レギュレータＩＣ）において、出力端子にマイナスのサージ電圧が印加された際に、配線の溶解、溶断等のダメージによる破壊が発生するのを防止することができる静電保護技術を提供することにある。
なお、特許文献１と２のいずれの発明も、ポリシリコン層によって抵抗が形成されるＣＭＯＳ集積回路における静電保護技術であるのに対し、本発明は、抵抗を拡散層によって形成するバイポーラ集積回路からなるレギュレータＩＣに関する静電保護技術を提供するもので適用対象も異なっている。
なお、特許文献１と２のいずれの発明も、ポリシリコン層によって抵抗が形成されるＣＭＯＳ集積回路における静電保護技術であるのに対し、本発明は、抵抗を拡散層によって形成するバイポーラ集積回路からなるレギュレータＩＣに関する静電保護技術を提供するもので適用対象も異なっている。
上記目的を達成するため、本発明は、
直流電圧が入力される電圧入力端子と出力端子との間に接続されたバイポーラ・トランジスタからなる出力制御用トランジスタと、出力のフィードバック電圧に応じて前記出力制御用トランジスタを制御する制御回路と、出力端子と定電位点との間に接続され出力電圧を分圧することで前記フィードバック電圧を生成するブリーダ抵抗と、を備えたレギュレータ用半導体集積回路において、
前記ブリーダ抵抗は、周囲を分離領域で囲まれた状態で半導体基板に設けられた第１の島状半導体領域の表面に形成された拡散層からなり、
前記出力端子と定電位点との間に、前記ブリーダ抵抗と直列をなすように電流制限用抵抗が接続され、
前記電流制限用抵抗は、
周囲を分離領域で囲まれた前記第１の島状半導体領域とは異なる第２の島状半導体領域の表面に形成された拡散層により構成されるとともに、
通常動作時の電流が流れることにより両端に生じる電位差が、当該電流制限用抵抗に寄生する基体ダイオードの順方向電圧を越えることがないように抵抗値が設定されているように構成したものである。
直流電圧が入力される電圧入力端子と出力端子との間に接続されたバイポーラ・トランジスタからなる出力制御用トランジスタと、出力のフィードバック電圧に応じて前記出力制御用トランジスタを制御する制御回路と、出力端子と定電位点との間に接続され出力電圧を分圧することで前記フィードバック電圧を生成するブリーダ抵抗と、を備えたレギュレータ用半導体集積回路において、
前記ブリーダ抵抗は、周囲を分離領域で囲まれた状態で半導体基板に設けられた第１の島状半導体領域の表面に形成された拡散層からなり、
前記出力端子と定電位点との間に、前記ブリーダ抵抗と直列をなすように電流制限用抵抗が接続され、
前記電流制限用抵抗は、
周囲を分離領域で囲まれた前記第１の島状半導体領域とは異なる第２の島状半導体領域の表面に形成された拡散層により構成されるとともに、
通常動作時の電流が流れることにより両端に生じる電位差が、当該電流制限用抵抗に寄生する基体ダイオードの順方向電圧を越えることがないように抵抗値が設定されているように構成したものである。
上記のような構成を有するレギュレータ用半導体集積回路によれば、出力端子にマイナスのサージ電圧が印加されたとしても、ブリーダ抵抗に寄生する基体ダイオードを通して出力端子に向かって流れる電流を電流制限用抵抗によって制限することができるとともに、電流制限用抵抗に寄生する基体ダイオードはマイナスのサージ電圧が印加された際には逆方向でオフされる一方、電流制限用抵抗が抵抗であり通常動作時に流れる電流では電流制限用抵抗に寄生する基体ダイオードに順方向電圧以上の電圧がかからないため、出力端子にマイナスのサージ電圧が印加された際に、配線の溶解、溶断等のダメージによる破壊が発生するのを防止することができる。
ここで、望ましくは、前記電流制限用抵抗は、前記出力端子と前記ブリーダ抵抗との間に当該ブリーダ抵抗と直列をなすように接続されているように構成する。
電流制限用抵抗はブリーダ抵抗と直列であれば、ブリーダ抵抗と接地端子との間に接続するようにした構成も回路的には考えられる。しかし、電流制限用抵抗をブリーダ抵抗と接地端子との間に接続した構成は、素子構造によってはデバイス的に問題が生じることがあるが、上記のような構成によれば、何ら不具合をもたらすことなく、サージ電流を抑制し、配線の溶解、溶断等のダメージによる破壊が発生するのを防止することができる。
電流制限用抵抗はブリーダ抵抗と直列であれば、ブリーダ抵抗と接地端子との間に接続するようにした構成も回路的には考えられる。しかし、電流制限用抵抗をブリーダ抵抗と接地端子との間に接続した構成は、素子構造によってはデバイス的に問題が生じることがあるが、上記のような構成によれば、何ら不具合をもたらすことなく、サージ電流を抑制し、配線の溶解、溶断等のダメージによる破壊が発生するのを防止することができる。
あるいは、直流電圧が入力される電圧入力端子と出力端子との間に接続されたバイポーラ・トランジスタからなる出力制御用トランジスタと、出力のフィードバック電圧に応じて前記出力制御用トランジスタを制御する制御回路と、出力端子と定電位点との間に接続され出力電圧を分圧することで前記フィードバック電圧を生成するブリーダ抵抗と、を備えたレギュレータ用半導体集積回路であって、
前記ブリーダ抵抗は、周囲を分離領域で囲まれた状態で半導体基板に設けられた第１の島状半導体領域の表面に形成された拡散層からなり、
電流制限用抵抗は、周囲を分離領域で囲まれた前記第１の島状半導体領域とは異なる第２の島状半導体領域の表面に形成された拡散層により構成されるとともに、前記ブリーダ抵抗が形成されている前記第１の島状半導体領域の島吊り電極と前記出力端子との間に接続されているように構成しても良い。
このような構成であっても、出力端子にマイナスのサージ電圧が印加された際に、何ら不具合をもたらすことなく、出力端子にマイナスのサージ電圧が印加された際に、配線の溶解、溶断等のダメージによる破壊が発生するのを防止することができる。
前記ブリーダ抵抗は、周囲を分離領域で囲まれた状態で半導体基板に設けられた第１の島状半導体領域の表面に形成された拡散層からなり、
電流制限用抵抗は、周囲を分離領域で囲まれた前記第１の島状半導体領域とは異なる第２の島状半導体領域の表面に形成された拡散層により構成されるとともに、前記ブリーダ抵抗が形成されている前記第１の島状半導体領域の島吊り電極と前記出力端子との間に接続されているように構成しても良い。
このような構成であっても、出力端子にマイナスのサージ電圧が印加された際に、何ら不具合をもたらすことなく、出力端子にマイナスのサージ電圧が印加された際に、配線の溶解、溶断等のダメージによる破壊が発生するのを防止することができる。
また、望ましくは、前記制御回路は、前記半導体基板の内部に形成された第１導電型の埋込層をコレクタ領域とし、前記埋込層の上方のエピタキシャル層からなる島状半導体領域の表面に形成された第２導電型の拡散層をベース領域とし、該ベース領域の内側に形成された第１導電型の拡散層をエミッタ領域とする縦型バイポーラ・トランジスタを備え、
前記ブリーダ抵抗と前記電流制限用抵抗は、互いに電気的に絶縁されたエピタキシャル層の島状半導体領域の表面に形成された第２導電型の拡散層により構成し、
前記出力制御用トランジスタは、横型バイポーラ・トランジスタまたは第２導電型の埋込層を有する縦型バイポーラ・トランジスタにより構成する。
かかる構成によれば、従前のバイポーラ集積回路の製造プロセスに新たな工程を追加することなく電流制限用抵抗としての拡散層を形成することができ、コストアップを回避することができる。
前記ブリーダ抵抗と前記電流制限用抵抗は、互いに電気的に絶縁されたエピタキシャル層の島状半導体領域の表面に形成された第２導電型の拡散層により構成し、
前記出力制御用トランジスタは、横型バイポーラ・トランジスタまたは第２導電型の埋込層を有する縦型バイポーラ・トランジスタにより構成する。
かかる構成によれば、従前のバイポーラ集積回路の製造プロセスに新たな工程を追加することなく電流制限用抵抗としての拡散層を形成することができ、コストアップを回避することができる。
本発明によれば、シリーズレギュレータのような直流電源装置を構成する半導体集積回路（レギュレータＩＣ）において、出力端子にマイナスのサージ電圧が印加された際に、配線の溶解、溶断等のダメージによる破壊が発生するのを防止することができる静電保護技術を提供することができるという効果がある。
以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１は、本発明を適用した直流電源装置としてのシリーズレギュレータの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（レギュレータＩＣ）１０として形成され、該レギュレータＩＣ１０の出力端子ＯＵＴにコンデンサＣｏが接続されて安定な直流電圧を供給する直流電源装置として機能する。
図１は、本発明を適用した直流電源装置としてのシリーズレギュレータの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（レギュレータＩＣ）１０として形成され、該レギュレータＩＣ１０の出力端子ＯＵＴにコンデンサＣｏが接続されて安定な直流電圧を供給する直流電源装置として機能する。
本実施形態のレギュレータＩＣ１０においては、図１に示すように、直流電圧Ｖｉｎが印加される電圧入力端子ＩＮと出力端子ＯＵＴとの間に、誤差アンプ１１によって制御されるＰＮＰバイポーラ・トランジスタからなる電圧制御用のトランジスタＱ１が接続され、出力端子ＯＵＴと接地端子ＧＮＤに接続されたグランドラインＧＬとの間には、出力電圧Ｖｏｕｔを分圧して誤差アンプ１１へのフィードバック電圧ＶFBを生成するブリーダ抵抗Ｒ１，Ｒ２が直列に接続されている。さらに、本実施例においては、出力端子ＯＵＴとブリーダ抵抗Ｒ１との間に、電流制限用の抵抗Ｒｘがブリーダ抵抗Ｒ１，Ｒ２と直列をなすように接続されている。
本実施例においては、ブリーダ抵抗Ｒ１，Ｒ２と電流制限用抵抗Ｒｘは、半導体基板表面に形成される拡散層によって構成されるとともに、ブリーダ抵抗Ｒ１，Ｒ２における消費電力を抑制するため、通常はＲ１，Ｒ２の抵抗値は１００ｋΩ以上とされるのに対し、抵抗Ｒｘは該抵抗に寄生する基体ダイオード（以下、寄生ダイオードと称する）がオンしないように、つまりＲｘの両端子間電圧が寄生ダイオードの順方向電圧（一般に約０．７Ｖ）を越えないように、１００Ω～１ｋΩ程度の抵抗値に形成される。すなわち、電流制限用抵抗Ｒｘの抵抗値はブリーダ抵抗Ｒ１，Ｒ２の抵抗値の１／１００以下であるようにされる。
また、電圧入力端子ＩＮと制御信号入力端子ＣＮＴには静電保護用ダイオードＤ１，Ｄ２が接続されているが、出力端子ＯＵＴには静電保護用ダイオードは接続されておらず、抵抗Ｒｘが静電保護素子として機能する。抵抗Ｒｘの静電保護機能については後に説明する。
なお、レギュレータＩＣ１０は、上記ブリーダ抵抗Ｒ１，Ｒ２により分圧された電圧ＶFBが、上記電圧制御用のトランジスタＱ１のベース端子を制御する誤差増幅回路としての誤差アンプ１１の非反転入力端子にフィードバックされている。そして、誤差アンプ１１は、出力のフィードバック電圧ＶFBと所定の参照電圧Ｖｒｅｆとの電位差に応じて電圧制御用のトランジスタＱ１を制御して、出力電圧Ｖｏｕｔが所望の電位になるように制御する。
なお、レギュレータＩＣ１０は、上記ブリーダ抵抗Ｒ１，Ｒ２により分圧された電圧ＶFBが、上記電圧制御用のトランジスタＱ１のベース端子を制御する誤差増幅回路としての誤差アンプ１１の非反転入力端子にフィードバックされている。そして、誤差アンプ１１は、出力のフィードバック電圧ＶFBと所定の参照電圧Ｖｒｅｆとの電位差に応じて電圧制御用のトランジスタＱ１を制御して、出力電圧Ｖｏｕｔが所望の電位になるように制御する。
また、本実施形態のレギュレータＩＣ１０には、上記誤差アンプ１１の反転入力端子に印加される参照電圧Ｖｒｅｆを発生するための基準電圧回路１２と、誤差アンプ１１や基準電圧回路１２に動作電流を流すバイアス回路１３と、上記出力制御用トランジスタＱ１のベース端子に接続され出力電流を制限するためのカレントリミット回路１４と、チップの温度が所定温度以上に上昇した場合に誤差アンプ１１の動作を停止させてトランジスタＱ１をオフさせるサーマルシャットダウン回路（ＳＴＤ）１５などが設けられている。
基準電圧回路１２は、直列形態の抵抗およびツェナーダイオードなどで構成することができる。バイアス回路１３には、チップ外部のマイコン（ＣＰＵ）などから制御信号入力端子ＣＮＴに入力される制御信号Ｃｏｎｔに応じて、誤差アンプ１１へのバイアス電流を供給したり遮断したりする機能が設けられている。カレントリミット回路１４は、負荷の異常などで出力電流が増加して出力電圧Ｖｏｕｔが低下し誤差アンプ１１がトランジスタＱ１により多くの電流を流すようにベース電圧を下げようとしたときに、所定以上にベース電流が大きくならないようにクランプをかけることで出力電流を制限する。
さらに、本実施形態のレギュレータＩＣ１０においては、上記電圧制御用のトランジスタＱ１と並列に設けられ、Ｑ１と共にカレントミラー回路を構成するバイポーラ・トランジスタＱ２が設けられ、このトランジスタＱ２の制御端子としてのベース端子に、電圧制御用のトランジスタＱ１のベース端子に印加される電圧と同一の電圧が印加されている。これにより、Ｑ２には、素子のサイズ比Ｎに応じて、Ｑ１のコレクタ電流に比例した電流（１／Ｎの電流）が流れるようにされている。カレントリミット回路１４は、このカレントミラー・トランジスタＱ２の電流を監視することで出力電流の増加を検出してトランジスタＱ１のベース電圧をクランプするように構成されている。
次に、本実施形態のレギュレータＩＣ１０における電流制限用の抵抗Ｒｘの静電保護機能について、図２を用いて説明する。図２において、（Ａ）は通常動作時のブリーダ抵抗部の等価回路図、（Ｂ）は異常動作時（ＯＵＴへのマイナスサージ印加時）のブリーダ抵抗部の等価回路図である。
ブリーダ抵抗Ｒ１，Ｒ２が半導体基板表面に形成された拡散層によって構成されている場合、その等価回路は、図２（Ａ）に示すように、出力端子ＯＵＴから接地端子ＧＮＤに向かって逆方向となる寄生ダイオードＤｉ１が、抵抗Ｒ１，Ｒ２と並列に接続されたような回路となる。また、電流制限用の抵抗Ｒｘには、出力端子ＯＵＴから接地端子ＧＮＤへ向かって順方向となる寄生ダイオードＤｉ２が並列に接続されたような回路となる。
ブリーダ抵抗Ｒ１，Ｒ２が半導体基板表面に形成された拡散層によって構成されている場合、その等価回路は、図２（Ａ）に示すように、出力端子ＯＵＴから接地端子ＧＮＤに向かって逆方向となる寄生ダイオードＤｉ１が、抵抗Ｒ１，Ｒ２と並列に接続されたような回路となる。また、電流制限用の抵抗Ｒｘには、出力端子ＯＵＴから接地端子ＧＮＤへ向かって順方向となる寄生ダイオードＤｉ２が並列に接続されたような回路となる。
従って、通常動作時には、逆方向の寄生ダイオードＤｉ１には電流が流れず、電流制限用の抵抗Ｒｘ側からの電流はすべてブリーダ抵抗Ｒ１，Ｒ２に流れる。また、前述したように、本実施例では、抵抗Ｒｘが数１００Ω～数ｋΩ程度の抵抗値を有するように形成されている。そのため、該抵抗Ｒｘに通常動作時の数１００ｎＡ～数ｍＡ程度の電流が流れても、Ｒｘの両端子間電圧がダイオードの順方向電圧である０．７Ｖを越えることがなく、寄生ダイオードＤｉ２がオンすることはないとともに、抵抗値の小さな抵抗Ｒｘでの電圧降下量は小さいので、フィードバック電圧ＶFBにほとんど影響を与えることはない。また、設計時に、ブリーダ抵抗Ｒ１，Ｒ２の抵抗比に替えて、（Ｒｘ＋Ｒ１）とＲ２の比でフィードバック電圧ＶFBを設定するようにしても良い。
一方、出力端子ＯＵＴへマイナスサージが印加された場合には、その等価回路は図２（Ｂ）のように、接地端子ＧＮＤから出力端子ＯＵＴへ向かって順方向となる寄生ダイオードＤｉ１がブリーダ抵抗Ｒ１，Ｒ２と並列に接続され、電流制限用の抵抗Ｒｘには接地端子ＧＮＤから出力端子ＯＵＴへ向かって逆方向となる寄生ダイオードＤｉ２が並列に接続されたような回路となる。従って、このとき寄生ダイオードＤｉ１がオン、Ｄｉ２はオフになる。
そのため、電流制限用の抵抗Ｒｘと寄生ダイオードＤｉ２がない場合（図７(Ｂ)参照）には、ブリーダ抵抗Ｒ１，Ｒ２の寄生ダイオードＤｉ１を通して大きなサージ電流が流れ、抵抗Ｒ１と出力端子ＯＵＴとの間の配線が溶解、溶断するおそれがあったものが、本実施例では、寄生ダイオードＤｉ２がオフの状態になることで寄生ダイオードＤｉ１からの電流はすべて抵抗Ｒｘに流れ、該抵抗Ｒｘによって電流が制限される。その結果、抵抗Ｒｘと出力端子ＯＵＴとの間の配線が溶解、溶断するのを回避することができる。
そのため、電流制限用の抵抗Ｒｘと寄生ダイオードＤｉ２がない場合（図７(Ｂ)参照）には、ブリーダ抵抗Ｒ１，Ｒ２の寄生ダイオードＤｉ１を通して大きなサージ電流が流れ、抵抗Ｒ１と出力端子ＯＵＴとの間の配線が溶解、溶断するおそれがあったものが、本実施例では、寄生ダイオードＤｉ２がオフの状態になることで寄生ダイオードＤｉ１からの電流はすべて抵抗Ｒｘに流れ、該抵抗Ｒｘによって電流が制限される。その結果、抵抗Ｒｘと出力端子ＯＵＴとの間の配線が溶解、溶断するのを回避することができる。
次に、本実施形態のレギュレータＩＣ１０におけるブリーダ抵抗部と従来のレギュレータＩＣのブリーダ抵抗部の構造上の差異について、図３および図４を用いて説明する。ここで、図３（Ａ）は本実施形態におけるブリーダ抵抗Ｒ１，Ｒ２と電流制限用の抵抗Ｒｘの素子構造を示す半導体基板の断面図、図３（Ｂ）はそのレイアウトを示す平面図である。また、図４（Ａ）は従来のレギュレータＩＣにおけるブリーダ抵抗Ｒ１，Ｒ２の素子構造を示す半導体基板の断面図、図４（Ｂ）はそのレイアウトを示す平面図である。
図３（Ａ），（Ｂ）において、一点鎖線Ｃ－Ｃより右側はブリーダ抵抗Ｒ１，Ｒ２の構造およびレイアウトを、左側は電流制限用の抵抗Ｒｘの構造およびレイアウトを示す。
図３（Ａ）に示すように、Ｐ型単結晶シリコンのような半導体基板（P-sub）２０の上に形成されたＮ型エピタキシャル層（N-epi）２１と半導体基板２０との境界に局所的にＮ型埋込層２２Ａが形成されるとともに、Ｎ型エピタキシャル層（N-epi）２１を貫通しＮ型埋込層２２Ａを囲むようにＰ型アイソレーション領域（P-ISO）２３が形成され、該Ｐ型アイソレーション領域（P-ISO）２３に囲繞されたＮ型エピタキシャル層（N-epi）の島領域２１Ａの表面に形成されたＰ型拡散層２４Ａ，２４Ｂによって、ブリーダ抵抗Ｒ１，Ｒ２が構成されている。
図３（Ａ）に示すように、Ｐ型単結晶シリコンのような半導体基板（P-sub）２０の上に形成されたＮ型エピタキシャル層（N-epi）２１と半導体基板２０との境界に局所的にＮ型埋込層２２Ａが形成されるとともに、Ｎ型エピタキシャル層（N-epi）２１を貫通しＮ型埋込層２２Ａを囲むようにＰ型アイソレーション領域（P-ISO）２３が形成され、該Ｐ型アイソレーション領域（P-ISO）２３に囲繞されたＮ型エピタキシャル層（N-epi）の島領域２１Ａの表面に形成されたＰ型拡散層２４Ａ，２４Ｂによって、ブリーダ抵抗Ｒ１，Ｒ２が構成されている。
また、上記と同様にして形成されたＮ型埋込層２２Ｂおよび該Ｎ型埋込層２２Ｂを囲むように形成されたＰ型アイソレーション領域（P-ISO）２３に囲繞されたＮ型エピタキシャル層（N-epi）の島領域２１Ｂの表面に形成されたＰ型拡散層２４Ｃによって、電流制限用の抵抗Ｒｘが構成されている。
そして、上記Ｐ型アイソレーション領域（P-ISO）２３の表面と、島領域２１Ａ，２１Ｂの表面と、Ｐ型拡散層２４Ａ，２４Ｂ，２４Ｃの表面に、アルミニウムなどの導電体からなる電極２５ａ～２５ｋが電気的に接触された状態で形成されている。
そして、上記Ｐ型アイソレーション領域（P-ISO）２３の表面と、島領域２１Ａ，２１Ｂの表面と、Ｐ型拡散層２４Ａ，２４Ｂ，２４Ｃの表面に、アルミニウムなどの導電体からなる電極２５ａ～２５ｋが電気的に接触された状態で形成されている。
そのうち、Ｐ型アイソレーション領域（P-ISO）２３の表面に形成された電極２５ａ，２５ｇ，２５ｋには、基板と素子間を常に逆バイアス状態にするため、アルミ配線２６ａ（図３(Ｂ)参照）を介して接地端子（パッド）ＧＮＤに接続されて接地電位が印加される。また、Ｎ型エピタキシャル層（N-epi）の島領域２１Ａ，２１Ｂの表面に形成された島吊り用の電極２５ｆ，２５ｈは、ブリーダ抵抗Ｒ１としてのＰ型拡散層２４Ａと電流制限用の抵抗ＲｘとしてのＰ型拡散層２４Ｃとを接続するアルミ配線２６ｂ（図３(Ｂ)参照）に接続されている。
上記のような素子構造においては、ブリーダ抵抗Ｒ２としてのＰ型拡散層２４ＢとＮ型エピタキシャル層（N-epi）の島領域２１Ａとの間に寄生ダイオードＤｉ1が存在し、電流制限用の抵抗ＲｘとしてのＰ型拡散層２４ＣとＮ型エピタキシャル層（N-epi）の島領域２１Ｂとの間に寄生ダイオードＤｉ２が存在することとなる。
一方、図４（Ａ），（Ｂ）に示す従来のレギュレータＩＣにおけるブリーダ抵抗Ｒ１，Ｒ２の素子構造とレイアウトは、図３（Ａ），（Ｂ）における一点鎖線Ｃより右側のブリーダ抵抗Ｒ１，Ｒ２の構造およびレイアウトと同じであり、ブリーダ抵抗Ｒ２としてのＰ型拡散層２４ＢとＮ型エピタキシャル層（N-epi）の島領域２１Ａとの間に寄生ダイオードＤｉ1が存在する。
一方、図４（Ａ），（Ｂ）に示す従来のレギュレータＩＣにおけるブリーダ抵抗Ｒ１，Ｒ２の素子構造とレイアウトは、図３（Ａ），（Ｂ）における一点鎖線Ｃより右側のブリーダ抵抗Ｒ１，Ｒ２の構造およびレイアウトと同じであり、ブリーダ抵抗Ｒ２としてのＰ型拡散層２４ＢとＮ型エピタキシャル層（N-epi）の島領域２１Ａとの間に寄生ダイオードＤｉ1が存在する。
図４（Ａ）に示す従来の素子構造において出力端子ＯＵＴへマイナスサージが印加されると、接地端子ＧＮＤから電極２５ｂ－寄生ダイオードＤｉ１－島吊り電極２５ｆを通して出力端子ＯＵＴへ大きなサージ電流が流れ、図４（Ｂ）において破線Ｅで囲まれているアルミ配線２６ｃの部位が溶解、溶断するおそれがある。これに対し、図３（Ａ）に示す本実施例の素子構造においては、出力端子ＯＵＴへマイナスサージが印加された際に寄生ダイオードＤｉ１を通って電極２６ｆから出る電流は電流制限用の抵抗Ｒｘに流れるため、図３（Ｂ）における抵抗Ｒｘと出力端子ＯＵＴとの間の配線２６ｃが溶解、溶断するのを回避することができる。
なお、図示しないが、図１における誤差アンプ１１を含む制御回路は、上記半導体基板２０の内部に形成されたＮ型（第１導電型）の埋込層をコレクタ領域とし、前記埋込層の上方のエピタキシャル層からなる島領域の表面に形成されたＰ型（第２導電型）の拡散層をベース領域とし、該ベース領域の内側に形成されたＮ型（第１導電型）の拡散層をエミッタ領域とする縦型ＮＰＮバイポーラ・トランジスタを能動素子として構成されている。そして、ブリーダ抵抗Ｒ１，Ｒ２および電流制限用の抵抗Ｒｘを構成するＰ型拡散層２４Ａ，２４Ｂ，２４Ｃは、上記縦型ＮＰＮバイポーラ・トランジスタのベース領域となるＰ型拡散層と同時に形成することができる。これにより、抵抗となる拡散層を形成するためだけの工程を設けることなく半導体基板２０上に抵抗を形成することができ、プロセスを簡略化することができる。
一方、本実施形態では、出力制御用トランジスタＱ１にはＰＮＰバイポーラ・トランジスタが使用されており、このＰＮＰバイポーラ・トランジスタＱ１は、上記制御回路と同一の半導体基板（Ｐ型）上に、横型バイポーラ・トランジスタとして構成されている。ただし、これに限定されるものでなく、ＰＮＰバイポーラ・トランジスタＱ１は、コレクタ領域となるＰ型埋込層を有する縦型バイポーラ・トランジスタとして構成することも可能である。横型、縦型いずれのＰＮＰバイポーラ・トランジスタの構造も公知であり、本実施形態においては公知の構造のトランジスタを使用しているので、構造の図示は省略する。
（変形例）
次に、上記実施形態のレギュレータＩＣ１０の変形例について、図５を用いて説明する。なお、図５において、（Ａ）は変形例におけるブリーダ抵抗Ｒ１，Ｒ２と電流制限用の抵抗Ｒｘの素子構造を示す半導体基板の断面図、（Ｂ）はレイアウトを示す平面図、（Ｃ）は等価回路図である。
図５の変形例の構成は、図３の実施例の構成とほぼ同じである。異なるのは、ブリーダ抵抗Ｒ１としてのＰ型拡散層２４Ｂの電極２５ｅが図３では島吊り電極２５ｆに接続されているのに対し、図５の変形例では、（Ｂ）に示すように、電極２５ｅはアルミ配線２６ｄを介して出力端子（パッド）ＯＵＴに接続されている点である。
次に、上記実施形態のレギュレータＩＣ１０の変形例について、図５を用いて説明する。なお、図５において、（Ａ）は変形例におけるブリーダ抵抗Ｒ１，Ｒ２と電流制限用の抵抗Ｒｘの素子構造を示す半導体基板の断面図、（Ｂ）はレイアウトを示す平面図、（Ｃ）は等価回路図である。
図５の変形例の構成は、図３の実施例の構成とほぼ同じである。異なるのは、ブリーダ抵抗Ｒ１としてのＰ型拡散層２４Ｂの電極２５ｅが図３では島吊り電極２５ｆに接続されているのに対し、図５の変形例では、（Ｂ）に示すように、電極２５ｅはアルミ配線２６ｄを介して出力端子（パッド）ＯＵＴに接続されている点である。
この変形例は、図５（Ａ）に破線で示すように、ブリーダ抵抗Ｒ１，Ｒ２としてのＰ型拡散層２４Ａ，２４Ｂと基板（Ｎ型エピタキシャル層，Ｎ型埋込層）との間に存在する寄生ＰＮＰバイポーラ・トランジスタＱｉが存在し、図５（Ｃ）に示すように、この寄生バイポーラ・トランジスタＱｉのコレクタ端子と出力端子ＯＵＴとの間に電流制限用の抵抗Ｒｘを接続した回路と等価となる。
出力端子ＯＵＴへマイナスサージが印加されると、接地端子ＧＮＤから電極２５ｂ－トランジスタＱｉ－電極２５ｅを通して出力端子ＯＵＴへ向う大きなサージ電流が流れようとするので、図５（Ｃ）のように、寄生トランジスタＱｉと出力端子ＯＵＴとの間に抵抗Ｒｘを接続することによってサージ電流を制限することができ、配線２６ｃが溶解、溶断するのを回避することができる。
出力端子ＯＵＴへマイナスサージが印加されると、接地端子ＧＮＤから電極２５ｂ－トランジスタＱｉ－電極２５ｅを通して出力端子ＯＵＴへ向う大きなサージ電流が流れようとするので、図５（Ｃ）のように、寄生トランジスタＱｉと出力端子ＯＵＴとの間に抵抗Ｒｘを接続することによってサージ電流を制限することができ、配線２６ｃが溶解、溶断するのを回避することができる。
なお、この変形例では、出力端子ＯＵＴへマイナスサージが印加された際に、寄生ＰＮＰバイポーラ・トランジスタＱｉに電流が流れることとなるが、このとき寄生ダイオードＤｉ２は逆バイアスでオフであり、寄生トランジスタＱｉのべース電流は電流制限用の抵抗Ｒｘによって抑制されるため、寄生トランジスタＱｉに大電流が流れることはなく、配線や基板にダメージを与えるおそれはない。また、この変形例では、通常動作時には制限用の抵抗Ｒｘに電流が流れないので、抵抗Ｒｘの両端子間電圧がその寄生ダイオードＤｉ２の順方向電圧を越えないように抵抗値を設定するという制約もない。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではない。例えば、前記実施形態においては、従来のレギュレータＩＣにおいて出力端子と接地端子との間に設けられていた静電保護用のダイオード（図６のＤ３）を省略して、代わりに電流制限用の抵抗Ｒｘを設けているが、静電保護用のダイオード（図６のＤ３）を残したまま電流制限用の抵抗Ｒｘを設けることも可能である。
また、前記実施例においては、本発明をシリーズレギュレータＩＣに適用したものについて説明したが、本発明はブリーダ抵抗が接続された出力端子を有する半導体集績回路一般に広く利用することができる。
また、前記実施例においては、本発明をシリーズレギュレータＩＣに適用したものについて説明したが、本発明はブリーダ抵抗が接続された出力端子を有する半導体集績回路一般に広く利用することができる。
１０……レギュレータＩＣ、１１……誤差アンプ、１２……基準電圧回路、１３……バイアス回路、１４……カレントリミット回路、１５……サーマルシャットダウン回路、２０……半導体基板（P-sub）、２１……Ｎ型エピタキシャル層（N-epi）、２２Ａ，２２Ｂ……Ｎ型埋込層、２３……Ｐ型アイソレーション領域（分離領域:P-ISO）、２４Ａ，２４Ｂ……Ｐ型拡散層（ブリーダ抵抗Ｒ１，Ｒ２）、２４Ｃ……Ｐ型拡散層（電流制限用抵抗Ｒｘ）、２５ａ～２５ｋ……電極、２６ａ～２６ｄ……アルミ配線、Ｑ１……出力制御用トランジスタ、Ｑ２……カレントミラー・トランジスタ、Ｒ１，Ｒ２……ブリーダ抵抗、Ｒｘ……電流制限用抵抗、Ｄｉ１，Ｄｉ２……寄生ダイオード
Claims (3)
- 直流電圧が入力される電圧入力端子と出力端子との間に接続されたバイポーラ・トランジスタからなる出力制御用トランジスタと、出力のフィードバック電圧に応じて前記出力制御用トランジスタを制御する制御回路と、出力端子と定電位点との間に接続され出力電圧を分圧することで前記フィードバック電圧を生成するブリーダ抵抗と、を備えたレギュレータ用半導体集積回路であって、
前記ブリーダ抵抗は、周囲を分離領域で囲まれた状態で半導体基板に設けられた第１の島状半導体領域の表面に形成された拡散層からなり、
前記出力端子と定電位点との間に、前記ブリーダ抵抗と直列をなすように電流制限用抵抗が接続され、
前記電流制限用抵抗は、
周囲を分離領域で囲まれた前記第１の島状半導体領域とは異なる第２の島状半導体領域の表面に形成された拡散層により構成されるとともに、
通常動作時の電流が流れることにより両端に生じる電位差が、当該電流制限用抵抗に寄生する基体ダイオードの順方向電圧を越えることがないように抵抗値が設定されていることを特徴とするレギュレータ用半導体集積回路。 - 直流電圧が入力される電圧入力端子と出力端子との間に接続されたバイポーラ・トランジスタからなる出力制御用トランジスタと、出力のフィードバック電圧に応じて前記出力制御用トランジスタを制御する制御回路と、出力端子と定電位点との間に接続され出力電圧を分圧することで前記フィードバック電圧を生成するブリーダ抵抗と、を備えたレギュレータ用半導体集積回路であって、
前記ブリーダ抵抗は、周囲を分離領域で囲まれた状態で半導体基板に設けられた第１の島状半導体領域の表面に形成された拡散層からなり、
電流制限用抵抗は、周囲を分離領域で囲まれた前記第１の島状半導体領域とは異なる第２の島状半導体領域の表面に形成された拡散層により構成されるとともに、前記ブリーダ抵抗が形成されている前記第１の島状半導体領域の島吊り電極と前記出力端子との間に接続されていることを特徴とするレギュレータ用半導体集積回路。 - 前記制御回路は、前記半導体基板の内部に形成された第１導電型の埋込層をコレクタ領域とし、前記埋込層の上方のエピタキシャル層からなる島状半導体領域の表面に形成された第２導電型の拡散層をベース領域とし、該ベース領域の内側に形成された第１導電型の拡散層をエミッタ領域とする縦型バイポーラ・トランジスタを備え、
前記ブリーダ抵抗と前記電流制限用抵抗は、互いに電気的に絶縁されたエピタキシャル層の島状半導体領域の表面に形成された第２導電型の拡散層により構成され、
前記出力制御用トランジスタは、横型バイポーラ・トランジスタまたは第２導電型の埋込層を有する縦型バイポーラ・トランジスタにより構成されていることを特徴とする請求項１又は２に記載のレギュレータ用半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017216962A JP7007564B2 (ja) | 2017-11-10 | 2017-11-10 | レギュレータ用半導体集積回路 |
| CN201811325443.2A CN109768040B (zh) | 2017-11-10 | 2018-11-08 | 调节器用半导体集成电路 |
| US16/186,099 US10466728B2 (en) | 2017-11-10 | 2018-11-09 | Semiconductor integrated circuit for regulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017216962A JP7007564B2 (ja) | 2017-11-10 | 2017-11-10 | レギュレータ用半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019087699A JP2019087699A (ja) | 2019-06-06 |
| JP7007564B2 true JP7007564B2 (ja) | 2022-01-24 |
Family
ID=66433245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017216962A Active JP7007564B2 (ja) | 2017-11-10 | 2017-11-10 | レギュレータ用半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10466728B2 (ja) |
| JP (1) | JP7007564B2 (ja) |
| CN (1) | CN109768040B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10831222B2 (en) | 2018-04-03 | 2020-11-10 | Mitsumi Electric Co., Ltd. | Semiconductor apparatus for power supply control and output voltage variable power supply apparatus |
| JP7265140B2 (ja) | 2019-05-20 | 2023-04-26 | ミツミ電機株式会社 | 電源制御用半導体装置および出力電圧可変電源装置並びに設計方法 |
| JP7534843B2 (ja) | 2019-07-30 | 2024-08-15 | ミツミ電機株式会社 | 電源制御用半導体装置および出力電圧可変電源装置 |
| JP7352086B2 (ja) * | 2019-12-18 | 2023-09-28 | ミツミ電機株式会社 | レギュレータ用半導体集積回路およびファンモータシステム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016733A (ja) | 2007-07-09 | 2009-01-22 | Sharp Corp | 半導体装置の品質評価方法および製造方法 |
| US20100033144A1 (en) | 2008-08-08 | 2010-02-11 | Mediatek Inc. | Voltage regulators |
| JP2015065274A (ja) | 2013-09-25 | 2015-04-09 | 株式会社デンソー | 接合分離型半導体集積回路とその製造方法 |
| WO2016042593A1 (ja) | 2014-09-16 | 2016-03-24 | 日立オートモティブシステムズ株式会社 | センサ装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61285751A (ja) * | 1985-06-12 | 1986-12-16 | Nippon Denso Co Ltd | Ｃｍｏｓ型半導体装置 |
| JP2580571B2 (ja) * | 1985-07-31 | 1997-02-12 | 日本電気株式会社 | 入力保護回路 |
| JPH03139881A (ja) * | 1989-10-25 | 1991-06-14 | Nissan Motor Co Ltd | 半導体装置 |
| FR2690786A1 (fr) * | 1992-04-30 | 1993-10-29 | Sgs Thomson Microelectronics Sa | Dispositif de protection d'un circuit intégré contre les décharges électrostatiques. |
| JP3732908B2 (ja) * | 1996-12-27 | 2006-01-11 | 三洋電機株式会社 | 半導体集積回路 |
| US7161334B1 (en) * | 2003-04-16 | 2007-01-09 | Sandia National Laboratories | Modular high voltage power supply for chemical analysis |
| JP2008147409A (ja) * | 2006-12-08 | 2008-06-26 | Sharp Corp | 固体撮像装置およびその製造方法、電子情報機器 |
| JP5581921B2 (ja) * | 2010-09-09 | 2014-09-03 | ミツミ電機株式会社 | レギュレータ及びｄｃ／ｄｃコンバータ |
| JP6243720B2 (ja) * | 2013-02-06 | 2017-12-06 | エスアイアイ・セミコンダクタ株式会社 | Ｅｓｄ保護回路を備えた半導体装置 |
-
2017
- 2017-11-10 JP JP2017216962A patent/JP7007564B2/ja active Active
-
2018
- 2018-11-08 CN CN201811325443.2A patent/CN109768040B/zh active Active
- 2018-11-09 US US16/186,099 patent/US10466728B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016733A (ja) | 2007-07-09 | 2009-01-22 | Sharp Corp | 半導体装置の品質評価方法および製造方法 |
| US20100033144A1 (en) | 2008-08-08 | 2010-02-11 | Mediatek Inc. | Voltage regulators |
| JP2015065274A (ja) | 2013-09-25 | 2015-04-09 | 株式会社デンソー | 接合分離型半導体集積回路とその製造方法 |
| WO2016042593A1 (ja) | 2014-09-16 | 2016-03-24 | 日立オートモティブシステムズ株式会社 | センサ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10466728B2 (en) | 2019-11-05 |
| JP2019087699A (ja) | 2019-06-06 |
| US20190146535A1 (en) | 2019-05-16 |
| CN109768040B (zh) | 2024-03-12 |
| CN109768040A (zh) | 2019-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7007564B2 (ja) | レギュレータ用半導体集積回路 | |
| US8879226B2 (en) | High side switch circuit, interface circuit and electronic device | |
| US7872459B2 (en) | Semiconductor integrated circuit device and regulator using it | |
| US9875950B2 (en) | Semiconductor device | |
| JP2008235856A (ja) | 半導体装置 | |
| US7692492B2 (en) | Operational amplifier | |
| US20080192391A1 (en) | Semiconductor device performing overheat protection efficiently | |
| US4884161A (en) | Integrated circuit voltage regulator with transient protection | |
| KR101018709B1 (ko) | 반도체 소자의 핀 저항 조절용 다이오드 | |
| JP2015180050A (ja) | 半導体集積回路装置及びそれを用いた電子機器 | |
| JP6588229B2 (ja) | 過熱保護回路並びにこれを用いた半導体集積回路装置及び車両 | |
| KR101159468B1 (ko) | 정전기 방지용 다이오드 | |
| JP6277151B2 (ja) | センサ装置 | |
| JP2006210926A (ja) | Ｅｓｄ保護回路を備える半導体素子 | |
| US20070145484A1 (en) | Regulator circuit and semiconductor device therewith | |
| JP5607490B2 (ja) | ハイサイドスイッチ回路、インターフェイス回路、および電子機器 | |
| JP2004335504A (ja) | 半導体装置 | |
| JP2006013300A (ja) | 半導体装置 | |
| JPS63108769A (ja) | 電源回路用半導体集積回路 | |
| JP2002159136A (ja) | 自動車用制御装置 | |
| JP2006048394A (ja) | 電流制限回路およびそれを用いた半導体集積装置、レギュレータ装置 | |
| US6768145B1 (en) | Semiconductor integrated circuit device | |
| JP2010153755A (ja) | 静電保護回路 | |
| JP4874624B2 (ja) | 保護回路及び半導体装置 | |
| JP3124938B2 (ja) | 直流安定化電源回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201012 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210831 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210831 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211004 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20211207 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20211220 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7007564 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |