JP6243720B2 - Ｅｓｄ保護回路を備えた半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。特に半導体装置の入力端子を保護するためのＥＳＤ保護回路に関する。

従来の半導体装置の入力端子におけるＥＳＤ保護回路について説明する。図５は、従来の入力端子におけるＥＳＤ保護回路を示す回路図である。
抵抗９２〜９３は、サージが入力端子９１から内部回路に伝わることを遅らせ、内部回路への突入電流を防止する。ＰＭＯＳトランジスタ９４及びＮＭＯＳトランジスタ９５は、通常時に、オフしているが、サージが入力端子９１に印加される時に、ドレインのＰＮ接合のアバランシェ降伏によって過電流を電源端子または接地端子に放電する。これにより、内部回路は、サージによる過電流から保護される（例えば、特許文献１参照）。

特開平１１−１２１７５０号公報

従来の保護回路では、入力端子ごとにサージによる大きな電流を流せるように大きな面積を有するＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタを、電源端子あるいは接地端子との間に、それぞれ配置することが必要である。そのため、半導体装置であるＩＣチップの面積を縮小する上での障害となる場合があった。本発明は、上記障害を鑑みてなされ、従来よりも面積の小さいＥＳＤ保護回路を有する半導体装置を提供することを課題とする。

本発明は、上記課題を解決するため、Ｐ型の半導体基板と、前記半導体基板に設けられたＮ型のウェルと、一端が入力端子に接続された、前記ウェルに設けられたＰ型の拡散抵抗と、電源端子に接続された前記ウェルとおよび前記拡散抵抗との間に形成された寄生ダイオードと、ゲートおよびソースが接地端子に接続され、ドレインが前記拡散抵抗の他端に接続された第１のＮＭＯＳトランジスタと、前記電源端子と前記接地端子の間に配置された、ゲートが接地された第２のＮＭＯＳトランジスタと、を有し、前記ゲートに帯電した電子は、前記第２のＮＭＯＳトランジスタおよび前記の寄生ダイオードを介して、前記入力端子から引き抜かれることを特徴とするＥＳＤ保護回路を備えた半導体装置とする。

本発明によれば、入力端子におけるＥＳＤ保護回路において、電源端子側にダイオードと配置し、ＰＭＯＳトランジスタが不要になるので、その分、半導体装置の面積を小さくすることが可能となる。

ＥＳＤ保護回路を有する半導体装置を示す回路図である。 抵抗及び寄生ダイオードを示す図であり、（Ａ）は断面図であり、（Ｂ）は平面図である。 抵抗及び寄生ダイオードを示す図であり、（Ａ）は断面図であり、（Ｂ）は平面図である。 他のＥＳＤ保護回路を有する半導体装置を示す回路図である。 従来のＥＳＤ保護回路を示す回路図である。 他のＥＳＤ保護回路を有する半導体装置を示す回路図である。

以下、本発明の実施形態について、図面を参照して説明する。

まず、入力端子におけるＥＳＤ保護回路の構成について説明する。図１は、ＥＳＤ保護回路を示す等価回路図である。図２は図１の抵抗及び寄生的に生じるダイオードを示す図であり、（Ａ）は断面図であり、（Ｂ）は平面図である。
入力端子１１に設けられるＥＳＤ保護回路１０は、Ｐ型の拡散抵抗１２、抵抗１３、ダイオード１４、及び、ＮＭＯＳトランジスタ１５を備えている。

Ｐ型の半導体基板上に設けられたＮ型のウェル１８の内のＰ型の拡散抵抗１２の一端は、入力端子１１に接続されている。Ｎ型のウェル１８は、電源端子に接続されている。ダイオード１４は、アノードが拡散抵抗１２に、カソードが電源端子に接続されたダイオードである。図２においては、Ｎ型のウェル１８と拡散抵抗１２との間に生じるダイオードであり、電源端子から見て逆方向に接続されることになる。ＮＭＯＳトランジスタ１５のゲート及びソースは接地端子に接続され、バックゲートも接地端子に接続され、ドレインは拡散抵抗１２の他端に接続される。抵抗１３の一端は拡散抵抗１２の他端に接続され、抵抗１３の他端は内部回路に接続される。ここで、ダイオード１４は拡散抵抗１２に寄生して形成されるので、図１の等価回路図のように明確な１個のダイオードとして接続されているものではない。重要なことは、電源端子との間のダイオード１４がＮＭＯＳトランジスタ１５よりも入力端子１１の近くに設けられることである。これは、拡散抵抗１２と寄生容量により、電流が遅延させられている間に、入力端子と電源端子の間に設けられたダイオード１４を通り、さらに、カソードが電源端子に接続され、アノードが接地端子に接続された、Ｐ型半導体基板上に設けられたダイオード２１を通る電流経路２０を確立するために必要である。

Ｐ型の半導体基板１７の表面に設けられたＮ型のウェル１８にはＮ型の拡散領域１９が設けられている。この拡散領域１９には、電源端子が接続される。また、ウェル１８に、Ｐ型の高濃度の拡散領域１２ａ、１２ｂ及びＰ型の低濃度の拡散領域１２ｃからなる拡散抵抗１２が設けられる。この拡散領域１２ａ（拡散抵抗１２の一端）には、入力端子１１が接続される。ここでは、ウェル１８のコンタクトのためのＮ型の拡散領域１９は、拡散領域１２ｂ（拡散抵抗１２の他端）付近にのみ設けられている。

次のこの回路において特徴的なＥＳＤ保護動作について説明する。
ＥＳＤに対する耐性（強度）を測定する場合に、半導体装置の基板あるいはゲート等の容量に負の電荷を有する電子を蓄積して帯電させ、その後、選ばれた端子から蓄積された電子を一気に引き抜く（電流の向きとしては一気に流し込む）試験方法があり、ＣＤＭ（チャージド・デバイス・モデル）試験と呼ばれたりしている。この場合、もしもダイオード１４がないとすると、ＮＭＯＳトランジスタ１５の基板領域に電流が流れ込み、瞬間的にゲート電極と基板との間に電位差を生じ、このＮＭＯＳトランジスタの破壊につながる虞がある。この原因は、ＮＭＯＳトランジスタ１５のゲートにたまった電子を引き抜く入力端子からダイオード１４、電源端子、ダイオード２１、接地端子を介する経路２０がなくなるため、本来同電位であるゲート電極と基板の間に電位差が発生するからであると考えている。なお、ここで電源電位と接地電位間のダイオード２１においては逆方向の電流が流れることとなる。このように、入力端子と接地端子の間に電流経路２０があることが必要であり、ダイオード１４およびダイオード２１がその役目を担っている。

ここで、抵抗１２〜１３は、電荷の引き抜きによるサージ電流が入力端子１１から内部回路に伝わることを遅らせ、内部回路への突入電流を防止する。ダイオード１４及びＮＭＯＳトランジスタ１５は、通常時に、オフしているが、入力端子１１から蓄積された電荷を引き抜くときは、ＮＭＯＳトランジスタ１５のドレインはアバランシェ降伏により、ダイオード１４は電流経路２０の確立により、Ｐ型基板およびゲートに蓄積された電荷を入力端子に放電する。このようにして、内部回路はサージ電流から保護される。

なお、図３に示すように、ウェル１８のコンタクトのためのＮ型の拡散領域１９は、拡散抵抗１２を囲うように設けても良い。
また、ダイオード１４は拡散抵抗１２に寄生的に生じたダイオードでなく、独立したダイオードであってもよく、さらに、抵抗１２よりも入力端子１１の近くに配置することも可能である。

図４は実施例２として他の実施形態を示す等価回路図である。図１に示した実施例１とは、電源端子と接地端子の間の保護素子がダイオードではなく、Ｐ型半導体基板上に設けられた、ゲートがオフしたＮＭＯＳトランジスタ２２となっている点が異なっている。ＮＭＯＳトランジスタ２２には接地されたゲートがあるので同じ不純物濃度で構成されるダイオードよりもブレークダウン電圧を低く設定することが可能である。保護回路の動作としては実施例１と同様である。ドレインと基板の間のＰＮ接合がブレークダウンすることで電流経路２０を形成する。

図６は実施例３として他の実施形態を示す等価回路図である。図１に示した実施例１と基本的構成は同一である。相違点は、抵抗１３に接続される内部回路の構成を具体的に示した点である。

図６に示す内部回路は、ＮＭＯＳトランジスタ２３とＰＭＯＳトランジスタ２４のドレインを互いに接続した、いわゆるインバーター回路２５を入力部分に含んでいる。このインバーター回路２５は、その共通ゲート端子３０が抵抗１３を介して入力端子１１へと接続されている。実施例３に示す形態が、ＣＤＭ試験におけるＥＳＤ耐性（強度）が弱い構成、すなわち本発明の効果がより発揮される構成である。その理由は、入力端子１１から見て、電荷の放電ルートがＮＭＯＳトランジスタ１５に限定されるためである。

入力端子１１に対してＣＤＭ試験を行なった場合、ＩＣチップにチャージされた電荷は、放電ルート２８を通って放電される。一見、保護ダイオード（ゲートが接地端子に接続されたＮＭＯＳトランジスタ）２７及び抵抗１３を経由して入力端子１１に到達するルートもあるようにも見える。しかしながら、この放電ルートは抵抗１３に阻害され、実際には機能しない。すなわち、チャージされた全ての電荷はＮＭＯＳトランジスタ１５を通過する放電ルート２８に集約されてしまい、ＮＭＯＳトランジスタ１５のゲート−基板間に電位差が生じて絶縁破壊に至ることとなる。

そこで、本発明においては、拡散抵抗１２と寄生ダイオード１４を備える構成とすることで、放電ルート２９を形成する。その結果、放電ルート２８と放電ルート２９の双方で電荷を分散させて逃がすことができる。よって、ＮＭＯＳトランジスタ１５以外にも放電ルートを確保することができ、ＣＤＭ試験によるＥＳＤ耐性（強度）を高めることができる。

なお、従来のＣＤＭ試験の保護方法としては、図６に示すような保護ダイオード（ゲートが電源端子に接続されたＰＭＯＳトランジスタおよびゲートが接地端子に接続されたＮＭＯＳトランジスタ）２６及び２７を備えることが一般的に知られている。この保護ダイオードを挿入することで、インバーター回路２５のゲート−基板間に電位差が生じにくくなり、ＣＤＭ耐性は向上する。しかし、これによって保護できるのはあくまでインバーター回路２５を構成するＮＭＯＳトランジスタもしくはＰＭＯＳトランジスタのゲート部分である。抵抗１３が存在する場合には、保護ダイオード２６もしくは２７でＮＭＯＳトランジスタ１５を保護することはできない。そのため本実施例に示した構成が効果を奏することになる。

１０ ＥＳＤ保護回路
１１ 入力端子
１２ 拡散抵抗
１３ 抵抗
１４ 拡散抵抗の寄生ダイオード
１５ 入力端子に接続されるＮＭＯＳトランジスタ
２０ ゲート電極に至る電流経路
２１ 電源端子と接地端子の間のダイオード
２２ 電源端子と接地端子の間のＮＭＯＳトランジスタ
２３ ＮＭＯＳトランジスタ（内部回路）
２４ ＰＭＯＳトランジスタ（内部回路）
２５ インバーター回路
２６、２７ ゲート保護ダイオード
２８ 放電ルート（その１）
２９ 放電ルート（その２）
３０ 共通ゲート端子

Claims (9)

1. Ｐ型の半導体基板と、
   前記Ｐ型の半導体基板に設けられたＮ型のウェルと、
   前記Ｐ型の半導体基板に設けられた接地端子と、
   前記Ｎ型のウェルに設けられた電源端子と、
   前記Ｐ型の半導体基板に設けられ入力端子と前記接地端子との間に流れるサージ電流および前記電源端子と前記入力端子との間に流れるサージ電流から内部回路を保護する第１のＮＭＯＳトランジスタからなる第１の保護素子と、
   前記Ｐ型の半導体基板に設けられ前記電源端子と前記接地端子との間に流れるサージ電流および前記電源端子と前記入力端子との間に流れるサージ電流から内部回路を保護する第２のＮＭＯＳトランジスタからなる第２の保護素子と、
   前記Ｎ型のウェル内に設けられたＰ型の拡散抵抗からなる第３の保護素子と、
   前記Ｎ型のウェルおよび前記Ｐ型の拡散抵抗との間に形成されたダイオードからなる第４の保護素子と、
   を有し、
   前記Ｐ型の拡散抵抗の一端は入力端子、他端は前記第１のＮＭＯＳトランジスタのドレインに接続されて、さらに内部回路へと接続され、
   前記第１のＮＭＯＳトランジスタのゲートおよびソースは前記接地端子に接続され、
   前記第２のＮＭＯＳトランジスタのドレインは前記電源端子に接続され、前記第２のＮＭＯＳトランジスタのゲートおよびソースは前記接地端子に接続され、
   前記第４の保護素子の面積は平面視において前記第１の保護素子および前記第２の保護素子よりも小さく、前記電源端子と前記入力端子との間に接続されている保護素子は前記第３の保護素子と前記第４の保護素子のみであることを特徴とするＥＳＤ保護回路を備えた半導体装置。
2. 前記第１のＮＭＯＳトランジスタのゲートに帯電した電子は、前記第２のＮＭＯＳトランジスタおよび前記ダイオードを介して、前記入力端子から引き抜かれることを特徴とする請求項１記載のＥＳＤ保護回路を備えた半導体装置。
3. 前記拡散抵抗の他端と前記内部回路との間に、一端が前記拡散抵抗の他端に接続され、他端が前記内部回路に接続される抵抗を、さらに備えたことを特徴とする請求項１あるいは２に記載のＥＳＤ保護回路を備えた半導体装置。
4. 前記電源端子のためのＮ型の拡散領域が、前記拡散抵抗の他端付近にのみ設けられていることを特徴とする請求項１乃至３のいずれか１項に記載のＥＳＤ保護回路を備えた半導体装置。
5. 前記電源端子のためのＮ型の拡散領域が、前記拡散抵抗を囲うよう設けられていることを特徴とする請求項１乃至３のいずれか１項に記載のＥＳＤ保護回路を備えた半導体装置。
6. 前記内部回路は第２の入力端子を有し、前記第２の入力端子はインバーター回路の共通ゲート端子であることを特徴とする、請求項１乃至３のいずれか１項に記載のＥＳＤ保護回路を備えた半導体装置。
7. Ｐ型の半導体基板と、
   前記Ｐ型の半導体基板に設けられたＮ型のウェルと、
   前記Ｐ型の半導体基板に設けられた接地端子と、
   前記Ｎ型のウェルに設けられた電源端子と、
   前記Ｐ型の半導体基板に設けられ入力端子と前記接地端子との間に流れるサージ電流および前記電源端子と前記入力端子との間に流れるサージ電流から内部回路を保護するＮＭＯＳトランジスタからなる第１の保護素子と、
   前記Ｐ型の半導体基板に設けられ前記電源端子と前記接地端子との間に流れるサージ電流および前記電源端子と前記入力端子との間に流れるサージ電流から内部回路を保護する第１のダイオードからなる第２の保護素子と、
   前記Ｎ型のウェル内に設けられたＰ型の拡散抵抗からなる第３の保護素子と、
   前記Ｎ型のウェルおよび前記Ｐ型の拡散抵抗との間に形成された第２のダイオードからなる第４の保護素子と、
   を有し、
   前記Ｐ型の拡散抵抗の一端は入力端子、他端は前記ＮＭＯＳトランジスタのドレインに接続されて、さらに内部回路へと接続され、
   前記ＮＭＯＳトランジスタのゲートおよびソースは前記接地端子に接続され、
   前記第１のダイオードのカソードは前記電源端子に接続され、アノードは前記接地端子に接続され、
   前記第４の保護素子の面積は平面視において前記第１の保護素子および前記第２の保護素子よりも小さく、前記電源端子と前記入力端子との間に接続されている保護素子は前記第３の保護素子と前記第４の保護素子のみであることを特徴とするＥＳＤ保護回路を備えた半導体装置。
8. 前記ＮＭＯＳトランジスタのゲートに帯電した電子は、前記第１のダイオードおよび前記第２のダイオードを介して、前記入力端子から引き抜かれることを特徴とする請求項７記載のＥＳＤ保護回路を備えた半導体装置。
9. 前記内部回路は第２の入力端子を有し、前記第２の入力端子は、インバーター回路の共通ゲート端子であることを特徴とする、請求項７あるいは８に記載のＥＳＤ保護回路を備えた半導体装置。

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