JP7044534B2 - 積層セラミック電子部品及びその製造方法 - Google Patents
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Description
上記積層体は、第1方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、上記第1方向を向いた主面と、上記第1方向に直交する第2方向を向き、上記複数の内部電極が露出した側面と、を有する。
上記サイドマージン部は、上記側面上に配置された平坦部と、上記平坦部から上記主面上まで延び、上記平坦部よりもポア率が低い、丸みを帯びた端部と、を有する。
また、このサイドマージン部では、端部のポア率が低いため、端部の内部に水分が侵入しにくい。このため、このサイドマージン部の端部は、丸みを帯びて平坦部よりも薄くなっているものの、水分の通過を阻止することができる。これにより、積層セラミック電子部品では、更に高い耐湿性が得られる。
上記平坦部の厚さが10μm以上であり、上記平坦部のポア率が10%以下であってもよい。
これらの構成では、積層セラミック電子部品の耐湿性を更に向上させることができる。
JIS K 6251に準拠した測定方法のヤング率が10kPa以上20MPa以下のベース部材上にセラミックシートが配置される。
上記ベース部材上の上記セラミックシートが上記積層体の上記側面で打ち抜かれる。
上記ベース部材がシリコーン系エラストマーで形成されていてもよい。
この構成により、上記のような耐湿性に優れた積層セラミック電子部品を製造することができる。
図面には、適宜相互に直交するX軸、Y軸、及びZ軸が示されている。X軸、Y軸、及びZ軸は全図において共通である。
図1~3は、本発明の一実施形態に係る積層セラミックコンデンサ10を示す図である。図1は、積層セラミックコンデンサ10の斜視図である。図2は、積層セラミックコンデンサ10の図1のA-A'線に沿った断面図である。図3は、積層セラミックコンデンサ10の図1のB-B'線に沿った断面図である。
図3に示すように、サイドマージン部17は、Z軸方向中央に配置された平坦部17aと、Z軸方向両端部に配置された端部17bと、を有する。平坦部17aは、Y軸方向の厚さがほぼ均一な平板状に形成されている。端部17bは、平坦部17aからZ軸方向外側に延び、積層体16の側面Sから主面Mに少しだけ回り込んでいる。
図5は、積層セラミックコンデンサ10の製造方法を示すフローチャートである。図6~10は積層セラミックコンデンサ10の製造過程を模式的に示す図である。以下、積層セラミックコンデンサ10の製造方法について、図5に沿って、図6~10を適宜参照しながら説明する。
ステップS01では、図6に示す未焼成の積層体16を作製する。積層体16は、内部電極12,13が適宜パターニングされた複数の未焼成の誘電体グリーンシートが積層されて構成されている。これにより、積層体16には、未焼成の容量形成部18及びカバー部19が形成されている。
ステップS02では、ステップS01で作製された積層体16の側面Sに未焼成のサイドマージン部17を設けることにより、未焼成のセラミック素体11を作製する。以下、ステップS02において、積層体16の側面Sに未焼成のサイドマージン部17を設ける方法の一例について説明する。
ステップS03では、ステップS02で得られた未焼成のセラミック素体11を焼成することにより、図1~3に示す積層セラミックコンデンサ10のセラミック素体11を作製する。セラミック素体11のサイドマージン部17では、緻密性の高い端部17bのポア率が、平坦部17aのポア率よりも低くなる。
ステップS04では、ステップS03で得られたセラミック素体11のX軸方向両端部に外部電極14,15を形成することにより、図1~3に示す積層セラミックコンデンサ10を作製する。ステップS04における外部電極14,15の形成方法は、公知の方法から任意に選択可能である。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
11…セラミック素体
12,13…内部電極
14,15…外部電極
16…積層体
17…サイドマージン部
17a…平坦部
17b…端部
17b1…湾曲部
17b2…延出部
18…容量形成部
19…カバー部
M…主面
S…側面
R…稜部
E…ベース部材
T…テープ
Claims (5)
- 第1方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、前記第1方向を向いた主面と、前記第1方向に直交する第2方向を向き、前記複数の内部電極が露出した側面と、を有する積層体と、
前記側面上に配置された平坦部と、前記平坦部から前記主面上まで延び、前記平坦部よりもポア率が低い、丸みを帯びた端部と、を有するサイドマージン部と、
を具備する積層セラミック電子部品。 - 請求項1に記載の積層セラミック電子部品であって、
前記端部のポア率が5%以下である
積層セラミック電子部品。 - 請求項1又は2に記載の積層セラミック電子部品であって、
前記平坦部の厚さが10μm以上であり、
前記平坦部のポア率が10%以下である
積層セラミック電子部品。 - 第1方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、前記第1方向に直交する第2方向を向き、前記複数の内部電極が露出した側面と、を有する積層体を作製し、
ヤング率が10kPa以上20MPa以下のベース部材上にセラミックシートを配置し、
前記ベース部材上の前記セラミックシートに前記積層体の前記側面で塑性変形を加えながら、前記セラミックシートを打ち抜く
積層セラミック電子部品の製造方法。 - 請求項4に記載の積層セラミック電子部品の製造方法であって、
前記ベース部材がシリコーン系エラストマーで形成されている
積層セラミック電子部品の製造方法。
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