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JP6975110B2 - 光検出素子、光検出システム、ライダー装置及び車 - Google Patents

光検出素子、光検出システム、ライダー装置及び車 Download PDF

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Description

本発明の実施形態は、光検出素子、光検出システム、ライダー装置及び車に関する。
光検出素子として、光検出効率の向上が望まれる。
特開昭６０−５７６８５号公報
本発明の実施形態は、光検出効率が向上した光検出素子を提供する。
上記の課題を達成するために、実施形態の光検出素子は、第１導電型の第１領域と、第２導電型の第２領域と、第１領域と第２領域の間に設けられた第１導電型の第３領域と、第１領域から第２領域に向かう方向と交差した方向において、第２領域の周りを囲むように設けられた第２導電型の第４領域と、第１領域と第４領域の間に設けられた第１導電型の第５領域と、を含む。
第１の実施形態に係る光検出素子を含む光検出器を示す図。 第１の実施形態に係る光検出素子と、一般の光検出素子の感度とオーバー電圧依存性を示す図。 第１の実施形態に係る光検出素子と、一般の光検出素子についての電気力線分布およびアバランシェ増倍に寄与するキャリアの分布を重ね合せたシミュレーション結果を示す図。 Ｐ／Ｎ積層ガードリングを異なった濃度として光検出素子を作成した時の感度の変化を示す図。 第１の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第１の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第１の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第１の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第１の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第１の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第１の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第１の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第１の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第２の実施形態に係る光検出器を示す図。 第２の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第２の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第２の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第２の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第２の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第２の実施形態に係る光検出素子を含む光検出器の製造方法を示す図。 第３の実施形態に係るライダー装置を示す図。 図２１のライダー装置の測定システムを説明するための図。
以下図面を参照して、本発明の実施形態を説明する。同じ符号が付されているものは、互いに対応するものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比が異なって表される場合もある。
[第１の実施形態]
図１は、第１の実施形態に係る光検出素子１を含む光検出器の断面図（ａ）及び上面図（ｂ）である。図１（ａ）は、図１（ｂ）の点線の断面図である。
第１の実施形態に係る光検出器は、図１（ａ）（ｂ）に示すように、複数の光検出素子１と、複数の光検出素子１間に設けられた素子分離構造１０６と、を含む。
光検出素子１は、第１導電型のシリコン基板（ｐ型シリコンエピ層、第１領域ともいう）１０１と、第２導電型の第２領域（ｎ型アバランシェ層ともいう）１１３と、第２領域１１３とシリコン基板１０１の間に設けられた第１導電型の第３領域（ｐ型アバランシェ層ともいう）１０９と、シリコン基板１０１から第２領域１１３に向かう方向と交差した方向において第２領域１１３の周りを囲むように設けられた第２導電型の第４領域（ｎ型ガードリング層ともいう）１１１と、シリコン基板１０１と第４領域１１１の間に設けられた第１導電型の第５領域（ｐ型ガードリング層ともいう）１１０と、を含んでいる。さらに図１（ａ）が示すように、第５領域１１０は、第３領域１０９と第４領域１１１の間に少なくとも一部設けられている。
第１の実施形態に係る光検出素子１は、第２領域１１３と第３領域１０９がｐｎ接合したｐｎ接合ダイオードであり、第２領域１１３上から入射した入射光を、例えばシリコン基板１０１で光電変換して、そのキャリアをｐｎ接合付近でアバランシェ倍増させる。この際、アバランシェ倍増させるために必要な電圧をブレークダウン電圧という。光検出素子１にブレークダウン電圧以上の逆バイアスを印加し、後述するクエンチ抵抗１１２を付加する。このブレークダウン電圧よりも大きな逆バイアス電圧を印加することをガイガーモード動作という。ブレークダウン電圧以上の逆バイアスを印加してガイガーモード動作させることによって、ダイナミックレンジの広い輝度情報を得ることができる。このとき光検出素子１は、例えば、入射光の波長帯域は７００ｎｍ以上１５００ｎｍ以下である。
さらに、図１（ａ）（ｂ）に示すように、第１の実施形態に係る光検出素子１は、ブレークダウン電圧以上の逆バイアスを印加するために設けられる裏面電極１１９と、裏面電極１１９とシリコン基板１０１の間に設けられた単結晶シリコン基板（単結晶ｐ型シリコン基板ともいう）１００と、単結晶シリコン基板１００及びクエンチ抵抗１１２と第一電極１１６を絶縁するために設けられる絶縁層１１４と、絶縁層１１４と第２領域１１３の間に暗電流抑制のために設けられるシリコン酸化膜１０７と、第２領域１１３に電気的に接続されブレークダウン電圧以上の逆バイアスを印可してガイガー動作させるために設けられる第１電極１１６と、第１電極１１６と電気的に接続され、電圧降下によってキャリアを収束させるために設けられるクエンチ抵抗１１２と、クエンチ抵抗１１２及び読出しパッドと電気的に接続された第２電極２００と、第１電極１１６と第２電極２００を保護するパッシベーション膜１１７と、を含む。
単結晶ｐ型シリコン基板１００は、例えば、シリコンにホウ素を濃度４Ｅ１８／ｃｍ３でドープすることで形成される。
ｐ型シリコンエピ層１０１は、単結晶ｐ型シリコン基板１００上に、濃度１Ｅ１５／ｃｍ３でホウ素をドープしてエピ成長して形成される。ｐ型シリコンエピ層１０１の厚さは、例えば、１０ｕｍである。
ｎ型アバランシェ層１１３は、例えば、ｐ型アバランシェ層１０９にリンをイオン注入することで形成される。また、ｎ型アバランシェ層１１３のパターン四隅は、電界集中により部分的にブレークダウン電圧が低下、均質なアバランシェ動作が得られなくなる為、曲率を付け電界緩和を行う方が望ましい。しかし、曲率を大きくすると、ｎ型アバランシェ層１１３の面積が縮小し、ＰＤＥが低下する。よって、この曲率半径には電界緩和と開口率の観点から最適範囲が存在し、本実施形態においては１ｕｍ以上７ｕｍ以下が望ましい。
ｐ型アバランシェ層１０９は、例えば、ｐ型シリコンエピ層１０１にホウ素をイオン注入することで形成される。また、ｎ型アバランシェ層１１３と同様の理由で、ｐ型アバランシェ層１０９のパターン四隅も曲率を付ける方が好ましい。この曲率半径は、本実施形態においては１ｕｍ以上７ｕｍ以下が望ましい。
ｎ型ガードリング層１１１は、例えば、ｎ型アバランシェ層１１３の周りを囲むようにリンをイオン注入することで形成される。ｎ型ガードリング層１１１は、素子分離構造１０６に存在する応力性欠陥が多く存在するバーズビークの少なくとも一部を覆い、素子分離構造１０６と同程度以上に深いことが望ましい。これにより、欠陥起因のアフターパルスを抑制することができる。アフターパルスは電流が流れた際に、光検出素子１中の欠陥に捕獲された電子が一定時間後に放出され、その電子が二次的な電流を引き起こす現象である。また、ｎ型ガードリング層１１１は、ｎ型アバランシェ層１１３よりもピーク濃度が低く、ｎ型アバランシェ層の縁１１３１の少なくとも一部を覆い、かつｎ型アバランシェ層１１３よりも濃度ピークを示す深さが深いことが望ましい。これにより、ｎ型アバランシェ層端の縁１１３１での電界集中による電界強度増加を、濃度の低いｎ型ガードリング層１１１で覆うことで緩和することができる。実施形態のピーク濃度と濃度ピークとなる深さは、実施形態の光検出器を切断した断面を二次イオン質量分析（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ:ＳＩＭＳ）をすることによって不純物濃度プロファイルを作成し、その濃度プロファイルにおいて最も大きなピークの頂点の濃度をピーク濃度、そのときの深さが濃度ピークを示す深さとなる。また、ｎ型ガードリング層１１１のパターンは、ｎ型アバランシェ層１１３とプロセスの合せ精度等を加味した余裕を持って形成すべきであり、ｎ型アバランシェ層１１３と同等の曲率を付ける方が好ましい。
ｐ型ガードリング層１１０は、例えば、ｐ型アバランシェ層１０９の周りのｐ型シリコンエピ層１０１にホウ素をイオン注入することで形成される。ｐ型層側でアバランシェに寄与する電子に対しポテンシャル障壁を形成する為に、ｐ型ガードリング層１１０のピーク濃度はｐ型アバランシェ層１０９よりも高いことが望ましい。また、ｐ型ガードリング層１１０によりｐ型アバランシェ層１０９を十分に囲うことで、前記電子障壁の効果を高める事ができる為、ｐ型ガードリング層１１０の不純物の濃度ピークを示す深さは、ｐ型アバランシェ層１０９よりも積層方向において深く形成することが望ましい。実施形態の積層方向は、ｐ型アバランシェ層１０９からｎ型アバランシェ層１１３に向かう方向を示している。また、ｐ型ガードリング層１１０は、ｐ型アバランシェ層１０９と接続し、かつ、ｎ型ガードリング層１１１を包含して形成することが望ましい。これは、ｎ型アバランシェ層の縁１１３１からの電気力線をｐ型ガードリング層１１０にて堰き止め、ｐ型シリコンエピ層１０１深くに生じたキャリアをｐｎ接合に誘導してアバランシェ増倍させるためである。また、ｐ型ガードリング層１１０のパターンは、ｎ型ガードリング層１１１とプロセスの合せ精度等を加味した余裕を持って形成すべきであり、ｎ型ガードリング層１１１と同等の曲率を付ける方が好ましい。
次に、ｐ型ガードリング層１１０及びｎ型ガードリング層１１１（合わせてＰ／Ｎ積層ガードリングと呼ぶ）が有る光検出素子（第１の実施形態に係る光検出素子１）と無い光検出素子との光検出効率(Ｐｈｏｔｏｎ Ｄｅｔｅｃｔｉｖｅ Ｅｆｆｉｃｉｅｎｃｙ：ＰＤＥ)を比較する。
図２は、Ｐ／Ｎ積層ガードリングが有る光検出素子と、Ｐ／Ｎ積層ガードリングが無い光検出素子のＰＤＥとオーバー電圧Ｖｏｖ依存性を示す図である。Ｖｏｖ＝Ｖｏｐ−Ｖｂｄである。Ｖｏｐは動作電圧、Ｖｂｄはアバランシェ倍増を開始する電圧である。例えば、Ｖｏｖ＝５Ｖで比較すると、Ｐ／Ｎ積層ガードリングが無い光検出素子ではＰＤＥ＝６．１％であるのに対し、第１の実施形態に係る光検出素子１ではＰＤＥ＝１４．７％となり、８．６％のＰＤＥ向上が得られた。
上記理由をデバイスシミュレーションの結果を用いて説明する。
図３は、Ｐ／Ｎ積層ガードリング無（ａ）とＰ／Ｎ積層ガードリング有（ｂ）について、Ｖｏｖ＝５Ｖでの電気力線分布およびアバランシェ増倍に寄与するキャリアの分布を重ね合せたシミュレーション結果を示す図である。
Ｐ／Ｎ積層ガードリング無（ａ）では、ｐ型シリコンエピ層１０１深くの領域２１７に存在するキャリアがアバランシェ増倍の生じないｎ型アバランシェ層１１３の曲率部２１５に注入され、不感領域となっていることが分かる。これに対し、Ｐ／Ｎ積層ガードリング有（ｂ）では、ｐ型シリコンエピ層１０１深くの領域２１７に存在するキャリアがアバランシェ増倍の生じないｎ型アバランシェ層１１３の曲率部２１５に注入することがない。すなわち、Ｐ／Ｎ積層ガードリングの効果により電気力線がｐｎ接合に向かう為、領域２１７のキャリアがアバランシェ増倍に寄与し、ＰＤＥが向上したことが分かった。
図４は、ｐ型アバランシェ層１０９の濃度を６ｅ１６／ｃｍ３とし、Ｐ／Ｎ積層ガードリングを異なった濃度として光検出素子を作成した時のＰＤＥの変化を示す図である。なお、ｐ型ガードリング層１０９とｎ型ガードリング層１１１の濃度は同程度とする。図４に示すように、ＰＤＥはＰ／Ｎ積層ガードリング濃度の上昇と共に増加し、ｐ型アバランシェ層１０９濃度とＰ／Ｎ積層ガードリング濃度が同程度であると飽和傾向となることが分かった。すなわち、Ｐ／Ｎ積層ガードリングの濃度はｐ型アバランシェ層１０９濃度と同程度以上であるとＰＤＥが向上するため望ましい。実施形態の同程度は、±５％も同程度の範囲とする。
次に第１の実施形態に係る光検出器の製造方法について説明する。
図５（ａ）、（ｂ）に示すように、例えば、ホウ素を濃度４Ｅ１８／ｃｍ３でドープした単結晶ｐ型シリコン基板１００上に、濃度１Ｅ１５／ｃｍ３でホウ素をドープしたｐ型シリコンエピ層１０１を１０ｕｍ厚までエピ成長したウエハを用意する。
次に、図６（ａ）、（ｂ）に示すように、例えば、ｐ型シリコンエピ層１０１表面を酸化し、１００ｎｍの厚さのシリコン酸化膜１０２を形成後、シリコン窒化膜１０３を減圧熱ＣＶＤ法により１５０ｎｍ堆積する。その後、素子分離領域１０４を規定するレジスト１０５をリソグラフィ工程にてパターン形成し、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりレジスト開口部のシリコン窒化膜１０３、及びシリコン酸化膜１０２を除去する。
次に、図７（ａ）、（ｂ）に示すように、例えば、通常のＬＳＩ製造工程を用いて、ｐ型シリコンエピ層１０１表面に、ＬＯＣＯＳ（ＬｏｃａｌＯｘｄａｔｉｏｎ）法により素子分離構造１０６を形成した後、シリコン窒化膜１０３、シリコン酸化膜１０２をエッチング除去する。この時、素子分離構造１０６のｐ型シリコンエピ層１０１側への侵入深さはおよそ０．４ｕｍ程度であった。また、素子分離構造１０６には、酸化工程等の製造工程上バーズビークが形成されるが、ここには応力性の欠陥が発生し、アフターパルスを誘発する。その為、バーズビーク周辺でのアバランシェの発生は抑制する必要がある。
次に、図８（ａ）、（ｂ）に示すように、ｐ型シリコンエピ層１０１表面を酸化し５０ｎｍ厚のシリコン酸化膜１０７を形成した後、素子領域１０８内にリソグラフィ工程、及びイオン注入工程により、ｐ型アバランシェ層１０９をパターン形成する。曲率をつける場合は、イオン注入時において、端に曲率がついたマスクを用いてパターン形成する。
次に、図９（ａ）、（ｂ）に示すように、素子領域１０８内にリソグラフィ工程、及びイオン注入工程によりｐ型ガードリング層１１０をパターン形成する。例えば、ｐ型ガードリング層１１０のイオン注入種、濃度ピークを示す深さ、ピーク濃度はそれぞれホウ素、１．１ｕｍ、１Ｅ１７／ｃｍ３で注入を行う。図９（ａ）によらず、ｐ型ガードリング層１１０は、素子分離構造１０６の下で分離しなくてもよく、素子分離構造を覆うように設けられてもよい。
次に、図１０（ａ）、（ｂ）に示すように、素子領域１０８内にリソグラフィ工程、及びイオン注入工程によりｎ型ガードリング層１１１をパターン形成する。例えば、ｎ型ガードリング層１１１のイオン注入種、濃度ピークを示す深さ、ピーク濃度はそれぞれリン、０．４ｕｍ、１Ｅ１７／ｃｍ３で注入を行う。
この後、ｐ型アバランシェ層１０９、ｐ型ガードリング層１１０、ｎ型ガードリング層１１１を活性化するアニールを行う。
次に、図１１（ａ）、（ｂ）に示すように、例えば、ポリシリコン膜を０．２ｕｍの厚さで減圧熱ＣＶＤ法により成膜し、リソグラフィ工程とＲＩＥ工程により所定の形状に加工し、クエンチ抵抗１１２を形成する。クエンチ抵抗１１２には、所定の抵抗が得られるように、例えばホウ素、２０ｋｅＶ、１Ｅ１５／ｃｍ３程度の不純物を注入、活性化アニールを行う。
次に、図１２（ａ）、（ｂ）に示すように、素子領域１０８内にリソグラフィ工程、及びイオン注入工程により、メタル電極とシリコン層とのオーミック電極部を兼ねるｎ型アバランシェ層１１３をパターン形成した。例えば、ｎ型アバランシェ層１１３のイオン注入種はリンを使用し、濃度ピークを示す深さ０．２ｕｍ、ピーク濃度１．５ｅ２０／ｃｍ３で注入を行う。
この後、ｎ型アバランシェ層１１３を活性化するラピッドアニール処理する。
次に、図１３（ａ）、（ｂ）に示すように、絶縁膜層１１４をＣＶＤ法により０．８ｕｍの厚さで形成し、リソグラフィ工程及びＲＩＥ工程により、クエンチ抵抗１１２及びｎ型アバランシェ層１１３上にコンタクトホール１１５を形成する。
次に、電極１１６、２００をスパッタ法により、例えば、０．８ｕｍの厚さで形成し、リソグラフィ及びＲＩＥ法により所定の形状に加工する。この時、コンタクトホール１１５にも電極１１６、２００が埋め込まれ、ｎ型アバランシェ層１１３とのコンタクトを形成する。その後、パッシベーション膜１１７としてシリコン窒化膜をＣＶＤ法により０．３ｕｍの厚さで形成し、読出しパッドをＲＩＥ法により開口する。最後に、単結晶ｐ型シリコン基板１００の裏面に、共通の裏面電極１１９としてＴｉ／Ａｕを成膜して、図１（ａ）、（ｂ）に示す光検出器を製造する。
これにより、光検出素子１において第１電極１１６側がアノード電極、裏面電極１１９側がカソード電極となる。図１では、光検出素子１を２つ含む光検出器を示したが、光検出素子の数はこれに限るものではない。また、複数の光検出素子１をアレイ状に配置して光検出器を構成してもよい。
実際に、動作させる為には、裏面電極１１８側に負の動作電圧（Ｖｏｐ）、例えば−２０Ｖ以上−２９Ｖ以下の範囲のバイアス電圧を印可し、読出しパッドをＧＮＤ電位として使用する。
一般に光検出素子の感度を高めるためには、安定動作させてＶｂｄの均一性を高めることが求められる。Ｖｂｄは、ｐｎ接合による空乏層内をドリフトするキャリアが受ける電界強度の積分値に依存する。電界強度は拡散層の三次元濃度分布に依存するが、特に高濃度拡散層の深さ方向分布が曲率を持つ領域で、電界集中による電界強度の増加が起こる。これにより、Ｖｂｄの均一性が低下する。以上を鑑み、本実施形態に係る光検出素子は、ｎ型アバランシェ層端曲率部での電界集中による電界強度増加を、濃度の低いｎ型ガードリング層１１１で覆うことにより緩和して、Ｖｂｄの均一性を向上させ、素子分離構造１０６形成時の側面ダメージ層付近から光電変換キャリアのパスを離すことにより、欠陥起因のアフターパルスノイズを抑制することができる。結果として、本実施形態に係る光検出素子は、ＰＤＥが向上する。
[第２の実施形態]
第１の実施形態と異なる点を説明する。
図１４は、第２の実施形態に係る光検出素子２を含む光検出器の断面図（ａ）及び上面図（ｂ）である。図１４（ａ）は、図１４（ｂ）の点線の断面図である。
図１４（ａ）（ｂ）に示すように、第２の実施形態に係る光検出器は、複数の第１の実施形態に係る光検出素子２と、複数の光検出素子２間に設けられたトレンチ型の素子分離構造３１７と、を含む。
第２の実施形態に係る光検出素子２は、絶縁層１１４と電極１１６、２００を覆うように設けられた絶縁層３２０をさらに設けている。また、クエンチ抵抗１１２が絶縁層３２０とパッシベーション膜１１７の間に設けられている。
トレンチ型の素子分離構造３１７は、ｐ型注入層３０７と、ｐ型ガードリング層１１０とｎ型ガードリング層１１１の側面及びｐ型注入層３０７の表面を覆うように設けられた熱酸化膜３０６と、熱酸化膜３０６の側面を覆うように設けられるバリアメタル３１５と、バリアメタル３１５の側面と熱酸化膜３０６を覆うように設けられるタングステンからなる埋め込みメタル３１６と、を含む。
熱酸化膜３０６は、素子分離構造３１７の側面及び底面のエッチングダメージ改善、バリアメタル３１５の成膜性向上、及びバリアメタル３１５を構成するチタンのＳｉへの拡散バリアのために設けられる。
ｐ型注入層３０７は、ＲＩＥダメージによる欠陥抑制のために設けられる。ｐ型シリコンエピ層１０１に対して垂直の角度でホウ素をイオン注入することによって形成する。
埋め込みメタル３１６は、近隣した光検出素子でアバランシェ増倍の発生時に生じた２次光子を反射あるいは吸収し、光学クロストークを抑制するために設けられる。
バリアメタル３１５は、埋め込みメタル３１６を構成するタングステンのＳｉへの拡散、及び熱酸化膜３０６との密着性向上のために設けられる。
次に第２の実施形態に係る光検出素子２の製造方法について説明する。
第２の実施形態に係る光検出素子２においては、図１５（ａ）、（ｂ）に示すように、ホウ素を濃度４Ｅ１８／ｃｍ３でドープした単結晶ｐ型シリコン基板３００上に、濃度１Ｅ１５／ｃｍ３でホウ素をドープしたｐ型シリコンエピ層３０１を１０ｕｍ厚までエピ成長したウエハを用意する。
次に、図１６（ａ）、（ｂ）に示すように、ｐ型シリコンエピ層３０１表面を酸化し、１０ｎｍの厚さのシリコン酸化膜３０２を形成後、シリコン窒化膜３０３、シリコン酸化膜３０４を、例えば、減圧熱ＣＶＤ法によりそれぞれ１５０ｎｍ、１５０ｎｍ堆積させる。その後、幅１ｕｍの素子分離領域３０５を規定するレジストをリソグラフィ工程にてパターン形成し、ＲＩＥ法によりレジスト開口部のシリコン酸化膜３０４、シリコン窒化膜３０３、及びシリコン酸化膜３０２を除去する。その後、シリコン酸化膜３０４、シリコン窒化膜３０３、及びシリコン酸化膜３０２をマスクとして、ｐ型シリコンエピ層３０１を、ＲＩＥ法により８ｕｍエッチングし、素子分離領域３０５にトレンチ溝を形成する。
次に、図１７（ａ）、（ｂ）に示すように、シリコン酸化膜３０４をフッ酸溶液により除去し、熱酸化によりシリコン表面に５０ｎｍの熱酸化膜３０６を形成する。その後、トレンチ溝底部付近にｐ型注入層３０７を、ｐ型シリコンエピ層１０１に対して垂直の角度でホウ素をイオン注入することによって形成し、１０００℃、３０分のアニール処理により活性化させる。ｐ型注入層３０７は、省略してもよい。
次に、図１８（ａ）、（ｂ）に示すように、例えば、埋め込みシリコン酸化膜３０８をＣＶＤ法により０．６ｕｍ堆積し、絶縁膜ＣＭＰ法により平坦化する。これにより、トレンチ型の素子分離構造３１７を形成する。その後、シリコン窒化膜３０３及びシリコン酸化膜３０２を、それぞれ熱燐酸処理及びフッ酸処理により除去する。
シリコン酸化膜１０７、ｐ型アバランシェ層１０９、ｐ型ガードリング層１１０、ｎ型ガードリング層１１１、及びメタル電極とシリコン層とのオーミック電極部を兼ねるｎ型アバランシェ層１１３に関しては、上記で説明した素子領域３１０内に同様のリソグラフィ工程、及びイオン注入工程により、形成する。
次に、図１９（ａ）、（ｂ）に示すように、リソグラフィ工程にて素子分離領域３０５内に幅０．８ｕｍで素子領域３１０を囲む形状のレジストパターンを形成し、ＲＩＥ法により埋め込みシリコン酸化膜３０８をエッチング除去する。その後、バリアメタル３１５としてチタン及び窒化チタンを、それぞれ５０ｎｍ及び１０ｎｍスパッタ法により堆積する。次に、タングステンをＣＶＤ法により０．２２ｕｍ堆積し、ＣＭＰ法により平坦化を行う。これにより、トレンチ型の素子分離構造３１７を形成する。
次に、図２０（ａ）、（ｂ）に示すように、絶縁膜層１１４をＣＶＤ法により０．８ｕｍの厚さで形成し、リソグラフィ工程及びＲＩＥ工程により、ｎ型アバランシェ層３１４上にコンタクトホールを形成する。その後、例えば、アルミ電極３１９をスパッタ法により０．８ｕｍの厚さで形成し、リソグラフィ及びＲＩＥ法により所定の形状に加工する。この時、コンタクトホールにもアルミ電極１１６が埋め込まれ、ｎ型アバランシェ層１１３とオーミック接続が形成される。
次に、絶縁層３２０をＣＶＤ法により０．８ｕｍの厚さで形成し、リソグラフィ工程及びＲＩＥ工程により、アルミ電極１１６上にビアホールを形成した。その後、クエンチ抵抗１１２をスパッタ法により形成し、リソグラフィ及びＲＩＥ法により所定の形状に加工した。クエンチ抵抗の材質は、ＳｉＣｒ及びその窒化膜、Ｔｉ及びその窒化膜またはそれらの積層構造が好ましく、膜厚は仕様とするデバイス特性により異なるが、おおよそ５ｎｍ以上５０ｎｍ以下の範囲である。その後、パッシベーション膜３２２としてシリコン窒化膜をＣＶＤ法により０．３ｕｍの厚さで形成し、読出しパッドをＲＩＥ法により開口する。最後に、第１の実施形態と同様に単結晶ｐ型シリコン基板１００の裏面に、共通の裏面電極１１９としてＴｉ／Ａｕを成膜して、図１４（ａ）、（ｂ）に示す光検出器を製造する。なお、パッシベーション膜１１７上にできる溝は、製造上できる溝であり、この溝を絶縁材料で埋めてもよい。
第２の実施形態に係る光検出器は、第１の実施形態と同様の効果に加え、素子分離構造形成時のダメージ付近からキャリアのパスをより離すことで、第１の実施形態よりも欠陥起因のアフターパルスノイズを抑制することができる。
[第３の実施形態]
図２１に本実施形態に係るライダー（Ｌａｓｅｒ Ｉｍａｇｉｎｇ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｒａｎｇｉｎｇ：ＬＩＤＡＲ）装置５００１を示す。
この実施形態は、ライン光源、レンズと構成され長距離被写体検知システム（ＬＩＤＡＲ）などに応用できる。ライダー装置５００１は、対象物５０１に対してレーザ光を投光する投光ユニットTと、対象物５０１からのレーザ光を受光しレーザ光が対象物５０１までを往復してくる時間を計測し距離に換算する受光ユニットR（光検出システムともいう）と、を備えている。
投光ユニットTにおいて、レーザ光発振器（光源ともいう）３０４はレーザ光を発振する。駆動回路３０３は、レーザ光発振器３０４を駆動する。光学系３０５は、レーザ光の一部を参照光として取り出し、そのほかのレーザ光をミラー３０６を介して対象物５０１に照射する。ミラーコントローラ３０２は、ミラー３０６を制御して対象物５０１にレーザ光を投光する。ここで、投光とは、光を当てることを意味する。
受光ユニットRにおいて、参照光用検出器３０９は、光学系３０５によって取り出された参照光を検出する。光検出器３１０は、対象物５００からの反射光を受光する。距離計測回路３０８は、参照光用光検出器３０９で検出された参照光と光検出器３１０で検出された反射光に基づいて、対象物５０１までの距離を計測する。画像認識システム３０７は、距離計測回路３０８で計測された結果に基づいて、対象物５０１を認識する。
ライダー装置５００１は、レーザ光が対象物５０１までを往復してくる時間を計測し距離に換算する光飛行時間測距法（Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ）を採用している。ライダー装置５００１は、車載ドライブ−アシストシステム、リモートセンシング等に応用される。光検出器３１０として上述した実施形態の光検出器を用いると、特に近赤外線領域で良好な感度を示す。このため、ライダー装置５００１は、人が不可視の波長帯域への光源に適用することが可能となる。ライダー装置５００１は、例えば、車向け障害物検知に用いることができる。
なお、光検出器３１０および光源３０４のセットを複数設け、その配置関係を前もってソフトウェア（回路でも代替可）に設定しておくことが好ましい。光検出器３１０および光源３０４のセットの配置関係は、例えば、等間隔で設けられることが好ましい。それにより、各々の光検出器３１０の出力信号を補完しあうことにより、正確な３次元画像を画像認識システムで生成することができる。
図２２は、本実施形態に係るライダー装置を備えた車の上面略図である。
本実施形態に係る車７００は、車体７１０の４つの隅にライダー装置５００１を備えている。
本実施形態に係る車は、車体の４つの隅にライダー装置を備えることで、車の全方向の環境をライダー装置によって検出することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
光検出素子・・１、第１領域・・１０１、第２領域・・１１３、第３領域・・１０９、第４領域・・１１１、第５領域・・１１０

Claims (15)

  1. 入射光をキャリアに変換可能な第１導電型の第１領域と、
    第２導電型の第２領域と、
    前記第１領域と前記第２領域の間に設けられ、前記第２領域とｐｎ接合する第１導電型の第３領域と、
    前記第１領域から前記第２領域に向かう方向と交差した方向において、前記第２領域の周りを囲むように設けられ、前記第２領域の縁での電界集中を緩和可能な第２導電型の第４領域と、
    前記第１領域と前記第４領域の間に設けられ、前記キャリアを前記ｐｎ接合に誘導可能な第１導電型の第５領域と、を含み、
    前記キャリアは、前記ｐｎ接合付近でアバランシェ倍増され、
    前記第５領域の不純物のピーク濃度は、前記第３領域の不純物のピーク濃度より高い
    光検出素子。
  2. 前記第５領域は、前記第３領域と前記第４領域の間に少なくとも一部設けられる請求項１に記載の光検出素子。
  3. 前記第２領域と前記第３領域がｐｎ接合したｐｎ接合ダイオードである請求項１又は２に記載の光検出素子。
  4. ブレークダウン電圧以上の逆バイアスを印可してガイガー動作させる電極と、
    前記電極と電気的に接続され電圧降下によってキャリアを収束させるために設けられるクエンチ抵抗と、を含む請求項３に記載の光検出素子。
  5. 前記複数の光検出素子の間に設けられる素子分離構造と、を含む請求項１から４のいずれか１項に記載の光検出素子。
  6. 前記第４領域は、前記素子分離構造の少なくとも一部を覆う請求項５に記載の光検出素子。
  7. 前記第４領域は、濃度ピークを示す深さが前記素子分離構造と同程度以上に深い請求項５又は６に記載の光検出素子。
  8. 前記第５領域の不純物の濃度ピークを示す深さは、前記第３領域の濃度ピークを示す深さより深い請求項１から７のいずれか１項に記載の光検出素子。
  9. 前記第４領域の不純物のピーク濃度は前記第２領域の不純物のピーク濃度より低い請求項１から８のいずれか１項に記載の光検出素子。
  10. 前記第４領域は前記第２領域の縁を少なくとも一部を覆う請求項１から９のいずれか１項に記載の光検出素子。
  11. 前記第２領域、前記第３領域、前記第４領域、及び前記第５領域のうち少なくとも１つは、光入射方向から見て四隅に曲率を有する請求項１から１０のいずれか１項に記載の光検出素子。
  12. 請求項１から１１のいずれか１項に記載の光検出素子と、
    前記光検出素子の出力信号から光の飛行時間を算出する距離計測回路と、
    を備える光検出システム。
  13. 物体に光を照射する光源と、
    前記物体に反射された光を検出する請求項１２に記載の光検出システムと、
    を備えるライダー装置。
  14. 前記光源と前記光検出素子の配置関係に基づいて、三次元画像を生成する画像認識システムと、
    を備える請求項１３に記載のライダー装置。
  15. 車体の４つの隅に請求項１３又は１４に記載のライダー装置を備える車。
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