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JP6750394B2 - 半導体装置及び半導体装置製造方法 - Google Patents

半導体装置及び半導体装置製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置製造方法に関する。
近年、シリコンカーバイド（ＳｉＣ）半導体素子、ガリウムナイトライド（ＧａＮ）半導体等の化合物半導体素子を含む次世代半導体素子を搭載したパワー半導体モジュール（単に、半導体モジュール又は半導体ユニットと呼ぶ）の開発が進められている。ＳｉＣ素子及びＧａＮ素子は、従来のシリコン半導体（Ｓｉ）素子に対してバンドギャップが広く、絶縁破壊電界強度が高いことから高耐圧であり、また不純物濃度をより高く、活性層をより薄くすることができることから高効率且つ高速動作が可能な小型の半導体モジュールを実現することができる。
半導体モジュールは、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の導体箔が両面に設けられた基板の主面上に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の半導体素子を搭載し、半導体素子の表面電極をワイヤボンディングにより主面の導体箔に形成された回路パターンに電気接続するとともにその回路パターン上にリード端子を立設して電極を引き出すことにより回路を構成し、回路が構成された基板を銅、アルミ炭化ケイ素複合材（ＡｌＳｉＣ）等から形成される導体ベース上に搭載するとともにこれを樹脂ケースで囲み、シリコンゲル等の軟質な絶縁樹脂を充填して回路を封止し、樹脂蓋により密封することで構成される（例えば、特許文献１及び２参照）。或いは、半導体モジュールは、基板の主面上に半導体素子を搭載し、その上に回路基板を設けてこれに挿入されたピン端子により半導体素子の表面電極と主面の導体箔に形成された回路パターンとを電気接続するとともにその回路パターン上にリード端子を立設して回路を構成し、回路が構成された基板をエポキシ樹脂等の硬質な絶縁樹脂によりモールドして回路を封止するとともにリード端子の先端を絶縁樹脂から突出して電極を引き出し、基板の他面を絶縁樹脂から露出することで構成される（例えば、特許文献３参照）。
さらに、上述のように構成された複数の半導体モジュールをバスバー等を用いて並列接続して１つの半導体装置とすることにより大容量化（すなわち、大電流化）することができる（例えば特許文献４参照）。
特許文献１ 特開２０１５−１９８２２７号公報
特許文献２ 国際公開第２００９／０８１７２３号
特許文献３ 特開２０１１−７７２８０号公報
特許文献４ 国際公開第２０１３／１４６２１２号
しかしながら、シリコンゲル等の軟質な絶縁樹脂により回路を封止した半導体モジュールでは、絶縁樹脂の耐熱が低く、また定格電圧が高い場合には絶縁樹脂内で部分放電によりトリーと呼ばれる樹枝状の破壊痕跡が発生し、部分放電の繰り返しによりトリーが進展して絶縁破壊に至る可能性が懸念される。それに対して、エポキシ樹脂等の硬質な絶縁樹脂により回路を封止した半導体モジュールでは、部分放電が生じてもトリーの進展が遅く、絶縁破壊に至り難いが、複数の半導体素子を搭載して大容量化することでモジュールが大型化した場合、ヒートサイクルによりモジュール内で応力が発生する。またその応力により樹脂モールドが基板、リード電極等から剥離して絶縁性能の低下を招く可能性が懸念される。また、ひとつのモジュールを小さくし、複数の半導体モジュールをバスバー等を用いて並列接続し大容量化した半導体装置では、特に定格電圧が高い場合に、端子間又は端子と接地との間の絶縁距離（沿面距離、空間距離とも呼ぶ）を確保することが困難となる。
本発明の第１の態様においては、それぞれが半導体素子、半導体素子を封止するユニット筐体、およびユニット筐体の上面に設けられた第１凹部内に露出する第１ユニット端子を有する複数の半導体ユニットと、複数の半導体ユニットのそれぞれに対応して第１ユニット端子に接続される第１接続端子、複数の第１接続端子間を接続する第１接続導体、および、第１接続導体を封止し複数の第１接続端子を露出させる第１接続導体封止部を有する第１ユニット接続部と、複数の半導体ユニットのそれぞれに対応して、第１凹部の凹み内において、第１ユニット端子および第１接続端子の間の接続部をそれぞれ封止する複数の第１凹み封止部と、を備える半導体装置が提供される。
本発明の第２の態様においては、それぞれが半導体素子、半導体素子を封止するユニット筐体、およびユニット筐体の上面に設けられた第１凹部内に露出する第１ユニット端子を有する複数の半導体ユニットを製造する段階と、複数の半導体ユニットのそれぞれに対応して第１ユニット端子に接続される第１接続端子、複数の第１接続端子間を接続する第１接続導体、および、第１接続導体を封止し複数の第１接続端子を露出させる第１接続導体封止部を有する第１ユニット接続部を製造する段階と、複数の半導体ユニットのそれぞれについて、第１凹部の凹み内において、第１ユニット端子および第１接続端子を接続する段階と、複数の半導体ユニットのそれぞれに対応して、第１凹部の凹み内において、第１ユニット端子および第１接続端子の間の接続部をそれぞれ封止することにより複数の第１凹み封止部を形成する段階と、を備える半導体装置製造方法が提供される。
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
本実施形態に係る半導体装置の構成を示すとともに、半導体装置の一製造工程において、ユニット接続部の電極端子を蓋部上に折り曲げた状態の半導体装置を示す。 半導体装置の構成を示すとともに、ユニット接続部の電極端子を蓋部上に折り曲げた状態の半導体装置を上面視において示す。 半導体ユニットの構成を示す。 半導体ユニットの内部構成を示す。 半導体ユニットの回路構成を示す。 ユニット接続部及び半導体ユニットを搭載した導体ベースの構成を示す。 ユニット接続部の構成を上面視において示す。 ユニット接続部と半導体ユニットを搭載した導体ベースとを重ねた状態を上面視において示す。 ユニット接続部と半導体ユニットを搭載した導体ベースとを重ねた状態で図３Ｃにおける基準線ＤＤに関するそれらの断面構成を示す。 半導体装置の一製造工程において、半導体ユニットを支持する導体ベース上にユニット接続部を搭載した状態の半導体装置を示す。 半導体ユニットを支持する導体ベース上にユニット接続部を搭載した状態の半導体装置を上面視において示す。 半導体ユニットを支持する導体ベース上にユニット接続部を搭載した状態で図４Ｂにおける基準線ＣＣに関する半導体装置の断面構成を示す。 半導体装置の一製造工程において、半導体ユニットの凹部を封止した状態の半導体装置を上面視において示す。 半導体ユニットの凹部を封止した状態で図５Ａにおける基準線ＢＢに関する半導体装置の断面構成を示す。 半導体装置の一製造工程において、ユニット接続部の貫通孔に蓋部を設けた状態の半導体装置を上面視において示す。 ユニット接続部の貫通孔に蓋部を設けた状態で図６Ａにおける基準線ＢＢに関する半導体装置の断面構成を示す。 図１Ｂにおける基準線ＡＡに関する半導体装置の断面構成を示す。 変形例に係るユニット接続部の構成を上面視において示す。 図８Ａにおける基準線ＢＢに関する変形例に係るユニット接続部の断面構成を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
なお、本明細書において、「接続」とは、特に断らない限り、通電可能に電気的に接続する意味を含むものとする。
図１Ａ及び図１Ｂは、本実施形態に係る半導体装置１００の構成を示す。ここで、図１Ａは半導体装置１００の外部構成を示し、図１Ｂは半導体装置１００の外部構成を上面視において示す。半導体装置１００は、高耐熱且つ高耐圧の半導体装置を提供することを目的とするものであり、複数の半導体ユニット２０Ａ〜２０Ｃ及びユニット接続部４０、並びに後述する導体ベース３０、第１〜第３凹み封止部４５ａ〜４５ｃ、及び第１〜第３蓋部４６ａ〜４６ｃを備える。半導体装置１００の外部構成では簡略化のため端子間の絶縁距離を考慮せず記載しているが、実際の半導体装置では、端子間および端子−接地間の絶縁距離も考慮した構成となる。
複数の半導体ユニット２０Ａ〜２０Ｃは、例えばインバータ等に設けられるスイッチング装置である。なお、本実施形態では、一例として、半導体装置１００は３つの半導体ユニット２０Ａ〜２０Ｃを搭載するものとするが、３つに限らず、２以上の任意の数の半導体ユニットを搭載してもよい。なお、半導体ユニット２０Ａ〜２０Ｃはすべて同様に構成される。ここでは、代表して半導体ユニット２０Ａの構成について説明する。
図２Ａ及び図２Ｂは、それぞれ、半導体ユニット２０Ａの外部構成及び内部構成を示す。半導体ユニット２０Ａは、ユニット筐体１１、基板１０、半導体素子１２及び１３、１又は複数のピン端子１４、回路基板１５、並びに第１〜第４ユニット端子１６〜１９を有する。
ユニット筐体１１は、半導体素子１２及び１３、その他の半導体ユニット２０Ａの構成要素を内部に、ただし第１〜第４ユニット端子１６〜１９の上端を突出し、基板１０の下面をユニット筐体１１の底面と面一に露出して封止する部材である。ユニット筐体１１は、例えばエポキシ樹脂のような熱硬化性樹脂を用いてモールド成形することで、一軸方向（すなわち、Ｙ軸方向）を長手とする直方体状に形成される。ただし、上面には、Ｘ軸方向を長手とする矩形状の断面を有する第１〜第３凹部１１ａ〜１１ｃがＹ軸方向に並設されている。
基板１０は、半導体素子等が搭載される平板状の部材であり、例えばＤＣＢ(Direct Copper Bonding)基板、ＡＭＢ(Active Metal Blazing)基板等を採用することができる。基板１０は、絶縁板１０ａ並びに金属板１０ｂ及び１０ｃを含む。絶縁板１０ａは、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスから構成される板状部材である。金属板１０ｂ及び１０ｃは、例えば銅、アルミニウム等の導電性金属箔を用いて、それぞれ絶縁板１０ａの上面及び下面に貼り付けられている。なお、金属板１０ｂは、半導体素子及び／又はユニット端子に接続する回路パターン１０ｂ１〜１０ｂ３を含む。
半導体素子１２は、例えばＳｉＣ等の化合物半導体からなるスイッチング素子であり、表面及び裏面のそれぞれに電極を有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等を採用することができる。なお、半導体素子１２は、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。半導体素子１２は、ＭＯＳＦＥＴ（又はＩＧＢＴ）の場合に、表面にソース電極（エミッタ電極）及びゲート電極、裏面にドレイン電極（コレクタ電極）を有する。半導体素子１２は、はんだ等の接合材により、裏面を回路パターン１０ｂ１に接合することで基板１０上に搭載される。
半導体素子１３は、例えばＳｉＣ等の化合物半導体からなる整流素子であり、一例として、表面及び裏面のそれぞれに電極を有する縦型のショットキーバリアダイオード（ＳＢＤ）等を採用することができる。なお、半導体素子１３は、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。半導体素子１３は、表面にアノード電極及び裏面にカソード電極を有する。半導体素子１３は、はんだ等の接合材により、裏面を回路パターン１０ｂ１に接合することで基板１０上に搭載される。それにより、半導体素子１３のカソード電極は、半導体素子１２のドレイン電極に接続される。
なお、本実施形態の半導体装置１００では、半導体ユニット２０Ａに２つの半導体素子１２，１３を設けることとしたが、これに限らず半導体素子１２のみを設けることとしてもよいし、複数組の半導体素子１２，１３を並列に設けることとしてもよい。
１又は複数のピン端子１４は、半導体素子１２及び１３並びに基板１０と後述する回路基板１５との間に設けられてそれらの間で通電するための導電部材であり、一例として銅、アルミニウム等の導電性金属を用いて円柱等の柱状に成形されている。なお、１又は複数のピン端子１４は、下端をはんだ等の接合材により半導体素子１２及び１３並びに基板１０に接続することでそれらの上に立設され、上端をはんだ、ロウ付け、又はカシメにより回路基板１５上の金属板に接続される。
１又は複数のピン端子１４は、一例として半導体素子１２に対応して３つのピン端子１４、半導体素子１３に対応して２つのピン端子１４、基板１０の回路パターン１０ｂ２及び１０ｂ３に対応して各２つのピン端子１４を含む。３つのピン端子１４のうちの２つは半導体素子１２のソース電極又はこれに繋がる端子上に立設され、残りの１つは半導体素子１２のゲート電極又はこれに繋がる端子上に立設され、回路基板１５上の金属板に接続する。２つのピン端子１４は、半導体素子１３のアノード電極又はこれに繋がる端子上に立設され、回路基板１５上の金属板に接続する。各２つのピン端子１４は、基板１０上の回路パターン１０ｂ２及び１０ｂ３上に立設され、回路基板１５上の金属板に接続する。
回路基板１５は、半導体素子１２及び１３のそれぞれの電極を互いに接続又は第１〜第４ユニット端子１６〜１９に接続する基板である。回路基板１５は、絶縁板及びこの表面に回路パターンを形成する金属板を有する。絶縁板は、例えばガラスエポキシ材等から構成されるリジッド基板又はポリイミド材等から構成されるフレキシブル基板を採用することができる。回路基板１５には、ピン端子１４及び第１〜第４ユニット端子１６〜１９が挿入される複数の孔部（不図示）が設けられている。金属板は、銅、アルミニウム等の導電性金属箔を用いて、絶縁板の表面に設けられている。
第１及び第２ユニット端子１６，１７は、半導体素子１２及び１３から出力される電流を導通して半導体ユニット２０Ａ外に出力するための端子である。第１及び第２ユニット端子１６，１７は、例えば銅、アルミニウム等の導電性金属を用いて円柱状又は四角柱状に成形されている。第１及び第２ユニット端子１６，１７は、互いに同電位の２以上、ここでは一例として各４つの端子を含み、下端をはんだ等の接合材により又は超音波接合によりそれぞれ基板１０の回路パターン１０ｂ３及び１０ｂ１に接合することで基板１０上に立設され、上端を回路基板１５の孔部を挿通してそれぞれユニット筐体１１の第１及び第２凹部１１ａ，１１ｂ内の４つの隅部近傍に、ただし半導体ユニット２０Ａの上面より低い位置に露出する。第１ユニット端子１６は、ピン端子１４、回路基板１５、及び回路パターン１０ｂ３を介して半導体素子１２のソース電極及び半導体素子１３のアノード電極に接続して、ソース端子として機能する。第２ユニット端子１７は、回路パターン１０ｂ１を介して半導体素子１２のドレイン電極及び半導体素子１３のカソード電極に接続して、ドレイン端子として機能する。
第３及び第４ユニット端子１８，１９は、それぞれ、半導体素子１２の出力信号（すなわち、ソース信号）を半導体ユニット２０Ａ外に出力するための端子及び半導体ユニット２０Ａ外から半導体素子１２に制御信号を入力するための端子である。第３及び第４ユニット端子１８，１９は、第１及び第２ユニット端子１６，１７と同様に、例えば銅、アルミニウム等の導電性金属を用いて円柱状又は四角柱状に成形されている。第３及び第４ユニット端子１８，１９は、各２つの端子を含み、下端をはんだ等の接合材により又は超音波接合によりそれぞれ基板１０の絶縁板１０ａ及び回路パターン１０ｂ２に接合することで基板１０上に立設され、上端を回路基板１５の孔部を介してユニット筐体１１の第３凹部１１ｃ内の＋Ｘ側及び−Ｘ側に、ただし半導体ユニット２０Ａの上面より低い位置に露出する。第３ユニット端子１８は、回路基板１５及びピン端子１４を介して半導体素子１２のソース電極に接続して、ソースセンス端子として機能する。第４ユニット端子１９は、ピン端子１４、回路パターン１０ｂ２、回路基板１５を介して半導体素子１２のゲート電極に接続して、ゲート端子として機能する。
図２Ｃは、半導体ユニット２０Ａの回路構成を示す。半導体ユニット２０Ａにおいて、半導体素子１２及び１３は、回路パターン１０ｂ１、ピン端子１４、及び回路基板１５を介して第１及び第２ユニット端子１６，１７の間に接続され、ただし半導体素子１３は半導体素子１２に対して逆並列に接続されてスイッチング装置を構成する。半導体素子１２は、第４ユニット端子１９を介して制御信号（これに含まれるスイッチング信号）がゲート電極に入力されることでオンオフされて、第２ユニット端子１７から第１ユニット端子１６に電流を通す又は止める。半導体素子１２の出力信号（すなわち、ソース信号）は、第３ユニット端子１８を介して出力される。
図３Ａから図３Ｄは、半導体装置１００を組み立てる前の状態におけるユニット接続部４０及び導体ベース３０の構成を示す。ここで、図３Ａは、ユニット接続部４０及び半導体ユニット２０Ａ〜２０Ｃを搭載した導体ベース３０の構成を示し、図３Ｂはユニット接続部４０の構成を上面視において示し、図３Ｃはユニット接続部４０と半導体ユニット２０Ａ〜２０Ｃを搭載した導体ベース３０とを重ねた状態を上面視において示し、図３Ｄはユニット接続部４０と半導体ユニット２０Ａ〜２０Ｃを搭載した導体ベース３０とを重ねた状態で図３Ｃにおける基準線ＤＤに関するそれらの断面構成を示す。
ユニット接続部４０は、半導体ユニット２０Ａ〜２０Ｃの第１〜第４ユニット端子１６〜１９を互いに接続する部材であり、電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇ及び第１〜第４ユニット接続部４０ａ〜４０ｄを含む。ユニット接続部４０は、一例として、エポキシ樹脂等の硬質な絶縁樹脂により底が開いた筐体状に成形されている。ここで、４つの角部にそれぞれ段部４０ｅが形成され、それぞれの段部４０ｅの中央にＺ軸方向に貫通する孔部４０ｅ０が形成されている。上面４１には、Ｚ軸方向に貫通する第１〜第３貫通孔４１ａ，４１ｂ，４１ｃがＸ軸方向に各３つ並んで形成され、さらに各３つの第１及び第２貫通孔４１ａ，４１ｂの間にそれぞれ孔部４１Ｇ０，４１Ｓ０，４１Ｄ０、各３つの第２及び第３貫通孔４１ｂ，４１ｃの間にそれぞれ孔部４１Ｔ０，４１Ｓ０，４１Ｄ０が形成されている。
電極端子４２Ｓは、半導体ユニット２０Ａ〜２０Ｃの第１ユニット端子１６に接続して共通ソース端子として機能する。電極端子４２Ｓは、２つの端子を含み、それぞれ、孔部４１Ｓ０の−Ｘ側、すなわち−Ｘ側及び中央のそれぞれの第１及び第２貫通孔４１ａ，４１ｂの中央並びに−Ｘ側及び中央のそれぞれの第２及び第３貫通孔４１ｂ，４１ｃの中央に、基端を上面４１に埋設して先端を＋Ｚ方向に向けて固定されている。なお、電極端子４２Ｓの中央には、円形状の孔部４２Ｓ０が形成されている。
電極端子４２Ｄは、半導体ユニット２０Ａ〜２０Ｃの第２ユニット端子１７に接続して共通ドレイン端子として機能する。電極端子４２Ｄは、２つの端子を含み、それぞれ、孔部４１Ｄ０の−Ｘ側、すなわち中央及び＋Ｘ側のそれぞれの第１及び第２貫通孔４１ａ，４１ｂの中央並びに中央及び＋Ｘ側のそれぞれの第２及び第３貫通孔４１ｂ，４１ｃの中央に、基端を上面４１に埋設して先端を＋Ｚ方向に向けて固定されている。なお、電極端子４２Ｄの中央には、円形状の孔部４２Ｄ０が形成されている。
電極端子４２Ｔは、半導体ユニット２０Ａ〜２０Ｃの第３ユニット端子１８に接続して共通ソースセンス端子として機能する。電極端子４２Ｔは、孔部４１Ｔ０の−Ｘ側に、基端を上面４１に埋設して先端を＋Ｚ方向に向けて固定されている。なお、電極端子４２Ｔの中央には、円形状の孔部４２Ｔ０が形成されている。
電極端子４２Ｇは、半導体ユニット２０Ａ〜２０Ｃの第４ユニット端子１９に接続して共通ゲート端子として機能する。電極端子４２Ｇは、孔部４１Ｇ０の−Ｘ側に、基端を上面４１に埋設して先端を＋Ｚ方向に向けて固定されている。なお、電極端子４２Ｇの中央には、円形状の孔部４２Ｇ０が形成されている。
上面４１の孔部４１Ｓ０，４１Ｄ０，４１Ｔ０，４１Ｇ０は、半導体装置１００を実装する外部装置等の電極を、ユニット接続部４０の電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇに固定するのに利用することができる。孔部４１Ｓ０，４１Ｄ０，４１Ｔ０，４１Ｇ０内にそれぞれ雌ネジをＺ軸方向に向けてナット（不図示）を収容し、それらの上に折り曲げた電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇの孔部４２Ｓ０，４２Ｄ０，４２Ｔ０，４２Ｇ０、さらにそれらに接続する外部装置等の電極の孔部（不図示）を介してボルト（不図示）等の固定具の雄ネジをナットの雌ネジに螺入することで、外部装置等の電極が電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇに固定される。
第１〜第４ユニット接続部４０ａ〜４０ｄは、本実施形態では、ユニット接続部４０の上面４１の一部であり、３つの第１貫通孔４１ａの周囲の部分が第１ユニット接続部４０ａ、３つの第２貫通孔４１ｂの周囲の部分が第２ユニット接続部４０ｂ、３つの第３貫通孔４１ｃの周囲の部分が第３及び第４ユニット接続部４０ｃ，４０ｄである（図３Ｂ参照）。
第１ユニット接続部４０ａは、半導体ユニット２０Ａ〜２０Ｃの第１ユニット端子１６を電極端子４２Ｓに接続するユニットであり、第１接続端子４３Ｓ、第１接続導体４３Ｓ０、及び第１接続導体封止部４０ａ０を有する。
第１接続端子４３Ｓは、半導体ユニット２０Ａ〜２０Ｃの第１ユニット端子１６に接続される端子である。第１接続端子４３Ｓは、側面視においてＬ字状に屈曲成形され且つ第１ユニット端子１６を通す４つの孔部が形成された複数（ここでは、半導体ユニット２０Ａ〜２０Ｃの数に対応して３つ）の金属片を含み、それぞれ、３つの第１貫通孔４１ａの−Ｘ側縁部（すなわち、後述する第１接続導体封止部４０ａ０）に基端を固定し、第１貫通孔４１ａの＋Ｘ側縁部に先端を向ける（図３Ｃ及び図３Ｄ参照）。すなわち、第１接続端子４３Ｓは、後述する第１接続導体４３Ｓ０及び第１接続導体封止部４０ａ０から離れた端部を有する。
第１接続導体４３Ｓ０は、複数の第１接続端子４３Ｓ間を接続するとともに、これらを電極端子４２Ｓに接続する導体である。第１接続導体４３Ｓ０は、例えば銅、アルミニウム等の導電性金属又は鉄アルミ合金等の導電性合金からなるワイヤを採用して、第１ユニット接続部４０ａ内に埋設されて第１接続端子４３Ｓの基端及び電極端子４２Ｓの基端を接続する（図３Ｂ参照）。なお、第１接続導体４３Ｓ０は、ワイヤに限らず、例えば導電性合金を用いてプレート状に成形した導電プレートを採用してもよいし、さらに第１接続端子４３Ｓを含めて一体成形したものを採用してもよい。
第１接続導体封止部４０ａ０は、第１接続導体４３Ｓ０を封止し、複数の第１接続端子４３Ｓを露出させるユニット接続部４０（又は第１ユニット接続部４０ａ）の中実部分である。第１接続導体封止部４０ａ０は、３つの第１貫通孔４１ａを含み、３つの第１接続端子４３Ｓの基端をそれぞれ第１貫通孔４１ａの−Ｘ側縁部に固定して、それぞれの先端を第１接続導体４３Ｓ０及び第１接続導体封止部４０ａ０によって隠蔽されない位置、すなわち第１貫通孔４１ａの−Ｚ側に配するとともに、第１接続導体４３Ｓ０をその内部に封止する。それにより、第１接続端子４３Ｓの先端が、第１貫通孔４１ａを介してアクセス可能に＋Ｚ側に露出される（図３Ｃ及び図３Ｄ参照）。
なお、第１接続導体封止部４０ａ０は、第１貫通孔４１ａの−Ｘ側縁部に−Ｚ方向に突出して、第１接続導体４３Ｓ０における第１接続端子４３Ｓへの延伸部分を封止する第１突出部４１ａ０を有する（図３Ｄ参照）。第１突出部４１ａ０は、後述するようにユニット接続部４０を用いて半導体ユニット２０Ａ〜２０Ｃを接続した場合にそれらの第１凹部１１ａの内部に向かって突出する。
第２ユニット接続部４０ｂは、半導体ユニット２０Ａ〜２０Ｃの第２ユニット端子１７を電極端子４２Ｄに接続するユニットであり、第２接続端子４３Ｄ、第２接続導体４３Ｄ０、及び第２接続導体封止部４０ｂ０を有する。
第２接続端子４３Ｄは、半導体ユニット２０Ａ〜２０Ｃの第２ユニット端子１７に接続される端子である。第２接続端子４３Ｄは、先述の第１接続端子４３Ｓと同様に、側面視においてＬ字状に屈曲成形され且つ第２ユニット端子１７を通す４つの孔部が形成された複数（ここでは、半導体ユニット２０Ａ〜２０Ｃの数に対応して３つ）の金属片を含み、それぞれ、３つの第２貫通孔４１ｂの−Ｘ側縁部（すなわち、後述する第２接続導体封止部４０ｂ０）に基端を固定し、第２貫通孔４１ｂの＋Ｘ側縁部に先端を向ける（図３Ｃ及び図３Ｄ参照）。
第２接続導体４３Ｄ０は、複数の第２接続端子４３Ｄ間を接続するとともに、これらを電極端子４２Ｄに接続する導体である。第２接続導体４３Ｄ０は、第１接続導体４３Ｓ０と同様のワイヤを採用して、第２ユニット接続部４０ｂ内に埋設されて第２接続端子４３Ｄの基端及び電極端子４２Ｄの基端を接続する（図３Ｂ参照）。ここで、第２接続導体４３Ｄ０は、後述するように一部を重複して一体に形成されている第１及び第２接続導体封止部４０ａ０，４０ｂ０の内部（すなわち、ユニット接続部４０の上面４１の内部）で、上面視において第１接続導体４３Ｓ０と一部を重ねて配置されている。
第２接続導体封止部４０ｂ０は、第２接続導体４３Ｄ０を封止し、複数の第２接続端子４３Ｄを露出させるユニット接続部４０（又は第２ユニット接続部４０ｂ）の中実部分であり、本実施形態においては第１接続導体封止部４０ａ０と一部を重複して一体に形成されている。第２接続導体封止部４０ｂ０は、３つの第２貫通孔４１ｂを含み、３つの第２接続端子４３Ｄの基端をそれぞれ第２貫通孔４１ｂの−Ｘ側縁部に固定して、それぞれの先端を第２貫通孔４１ｂの−Ｚ側に配するとともに、第２接続導体４３Ｄ０をその内部に封止する。それにより、第２接続端子４３Ｄの先端が、第２貫通孔４１ｂを介してアクセス可能に＋Ｚ側に露出される（図３Ｃ及び図３Ｄ参照）。
なお、第２接続導体封止部４０ｂ０は、第１接続導体封止部４０ａ０と同様に、第２貫通孔４１ｂの−Ｘ側縁部に−Ｚ方向に突出して、第２接続導体４３Ｄ０における第２接続端子４３Ｄへの延伸部分を封止する第２突出部４１ｂ０を有する（図３Ｄ参照）。第２突出部４１ｂ０は、後述するようにユニット接続部４０を用いて半導体ユニット２０Ａ〜２０Ｃを接続した場合にそれらの第２凹部１１ｂの内部に向かって突出する。
第３ユニット接続部４０ｃは、半導体ユニット２０Ａ〜２０Ｃの第３ユニット端子１８を電極端子４２Ｔに接続するユニットであり、第３接続端子４３Ｔ、第３接続導体４３Ｔ０、及び第３接続導体封止部４０ｃ０を有する。
第３接続端子４３Ｔは、半導体ユニット２０Ａ〜２０Ｃの第３ユニット端子１８に接続される端子である。第３接続端子４３Ｔは、側面視においてＬ字状に屈曲成形され且つ第３ユニット端子１８を通す２つの孔部が形成された複数（ここでは、半導体ユニット２０Ａ〜２０Ｃの数に対応して３つ）の金属片を含み、それぞれ、３つの第３貫通孔４１ｃの＋Ｘ側縁部（すなわち、後述する第３接続導体封止部４０ｃ０）に基端を固定し、第３貫通孔４１ｃの−Ｘ側縁部に先端を向ける（図３Ｃ及び図３Ｄ参照）。ただし、第３接続端子４３Ｔの先端の長さは、第１及び第２接続端子４３Ｓ，４３Ｄの先端の２分の１程度である。
第３接続導体４３Ｔ０は、複数の第３接続端子４３Ｔ間を接続するとともに、これらを電極端子４２Ｔに接続する導体である。第３接続導体４３Ｔ０は、第１接続導体４３Ｓ０と同様のワイヤを採用して、第３ユニット接続部４０ｃ内に埋設されて第３接続端子４３Ｔの基端及び電極端子４２Ｔの基端を接続する（図３Ｂ参照）。
第３接続導体封止部４０ｃ０は、第３接続導体４３Ｔ０を封止し、複数の第３接続端子４３Ｔを露出させるユニット接続部４０（又は第３ユニット接続部４０ｃ）の中実部分である。第３接続導体封止部４０ｃ０は、第１及び第２接続導体封止部４０ａ０及び４０ｂ０と同様に、３つの第３貫通孔４１ｃを含み、３つの第３接続端子４３Ｔの基端をそれぞれ第３貫通孔４１ｃの＋Ｘ側縁部に固定して、それぞれの先端を第３貫通孔４１ｃの−Ｚ側に配するとともに、第３接続導体４３Ｔ０をその内部に封止する。それにより、第３接続端子４３Ｔの先端が、第３貫通孔４１ｃを介してアクセス可能に＋Ｚ側に露出される（図３Ｃ及び図３Ｄ参照）。
なお、第３接続導体封止部４０ｃ０は、第１及び第２接続導体封止部４０ａ０及び４０ｂ０と同様に、第３貫通孔４１ｃの＋Ｘ側縁部に−Ｚ方向に突出して、第３接続導体４３Ｔ０における第３接続端子４３Ｔへの延伸部分を封止する第３突出部４１ｃ０を有する（図３Ｄ参照）。第３突出部４１ｃ０は、後述するようにユニット接続部４０を用いて半導体ユニット２０Ａ〜２０Ｃを接続した場合にそれらの第３凹部１１ｃの内部に向かって突出する。
第４ユニット接続部４０ｄは、半導体ユニット２０Ａ〜２０Ｃの第４ユニット端子１９を電極端子４２Ｇに接続するユニットであり、第４接続端子４３Ｇ、第４接続導体４３Ｇ０、及び第４接続導体封止部４０ｄ０を有する。
第４接続端子４３Ｇは、半導体ユニット２０Ａ〜２０Ｃの第４ユニット端子１９に接続される端子である。第４接続端子４３Ｇは、側面視においてＬ字状に屈曲成形され且つ第４ユニット端子１９を通す２つの孔部が形成された複数（ここでは、半導体ユニット２０Ａ〜２０Ｃの数に対応して３つ）の金属片を含み、それぞれ、３つの第３貫通孔４１ｃの−Ｘ側縁部に基端を固定し、第３貫通孔４１ｃの＋Ｘ側縁部に先端を向ける（図３Ｃ及び図３Ｄ参照）。ただし、第４接続端子４３Ｇの先端の長さは、第１及び第２接続端子４３Ｓ，４３Ｄの先端の２分の１程度である。
第４接続導体４３Ｇ０は、複数の第４接続端子４３Ｇ間を接続するとともに、これらを電極端子４２Ｇに接続する導体である。第４接続導体４３Ｇ０は、第１接続導体４３Ｓ０と同様のワイヤを採用して、第４ユニット接続部４０ｄ内に埋設されて第４接続端子４３Ｇの基端及び電極端子４２Ｇの基端を接続する（図３Ｂ参照）。ここで、第４接続導体４３Ｇ０は、後述するように一部を重複して一体に形成されている第３及び第４接続導体封止部４０ｃ０，４０ｄ０の内部（すなわち、ユニット接続部４０の上面４１の内部）で、上面視において第３接続導体４３Ｔ０と一部を重ねて配置されている。
第４接続導体封止部４０ｄ０は、第４接続導体４３Ｇ０を封止し、複数の第４接続端子４３Ｇを露出させるユニット接続部４０（又は第４ユニット接続部４０ｄ）の中実部分であり、本実施形態においては第３接続導体封止部４０ｃ０と一部を重複して一体に形成されている。第４接続導体封止部４０ｄ０は、第３接続導体封止部４０ｃ０と同様に、３つの第３貫通孔４１ｃを含み、３つの第４接続端子４３Ｇの基端をそれぞれ第３貫通孔４１ｃの−Ｘ側縁部に固定して、それぞれの先端を第３貫通孔４１ｃの−Ｚ側に配するとともに、第４接続導体４３Ｇ０をその内部に封止する。それにより、第４接続端子４３Ｇの先端が、第３貫通孔４１ｃを介してアクセス可能に＋Ｚ側に露出される（図３Ｃ及び図３Ｄ参照）。
なお、第４接続導体封止部４０ｄ０は、第１〜第３接続導体封止部４０ａ０〜４０ｃ０と同様に、第３貫通孔４１ｃの−Ｘ側縁部に−Ｚ方向に突出して、第４接続導体４３Ｇ０における第４接続端子４３Ｇへの延伸部分を封止する第４突出部４１ｄ０を有する（図３Ｄ参照）。第４突出部４１ｄ０は、後述するようにユニット接続部４０を用いて半導体ユニット２０Ａ〜２０Ｃを接続した場合にそれらの第３凹部１１ｃの内部に向かって突出する。
なお、本実施形態の半導体装置１００では、第１〜第４接続導体封止部４０ａ０〜４０ｄ０はユニット接続部４０の一部として一体に形成されているが、それらのうちの少なくとも２つの接続導体封止部は、第１及び第２接続導体封止部４０ａ０，４０ｂ０のように又は第３及び第４接続導体封止部４０ｃ０，４０ｄ０のように、互いに少なくとも一部を重複して一体に形成されてもよい。
また、第１〜第４接続導体４３Ｓ０，４３Ｄ０，４３Ｔ０，４３Ｇ０のうち互いに一部を重複して一体に形成された少なくとも２つの接続導体封止部に対応する少なくとも２つの接続導体は、上面視において、一体に形成された接続導体封止部の内部（すなわち、ユニット接続部４０の上面４１の内部）で少なくとも一部が重ねて配置される。このとき、−Ｚ側から＋Ｚ側に、第３及び第４接続導体４３Ｔ０，４３Ｇ０、第１接続導体４３Ｓ０、そして第２接続導体４３Ｄ０の順に重ねてよい。
導体ベース３０は、半導体ユニット２０Ａ〜２０Ｃを支持する部材である。半導体ユニット２０Ａ〜２０Ｃは、導体ベース３０上で、それぞれの基板１０の下面に貼り付けられた金属板１０ｃを導体ベース３０の上面に当接し、それぞれの長手をＹ軸方向に向け、Ｘ軸方向に互いに離間して並設される。
導体ベース３０は、例えば銅等の金属材料から矩形板状に成形されている。ここで、４つの角部にそれぞれＺ軸方向に貫通する孔部３００が形成されている。後述するようにユニット接続部４０を用いて導体ベース３０上に支持された半導体ユニット２０Ａ〜２０Ｃを接続した場合に、導体ベース３０の孔部３００とユニット接続部４０の孔部４０ｅ０とが連通する。そこで、それらの孔部４０ｅ０，３００に＋Ｚ側からボルト等の固定具を差し入れることで、半導体装置１００を外部装置等に固定するとともに、半導体ユニット２０Ａ〜２０Ｃ内で発生した熱を導体ベース３０を介してヒートシンクに排熱することができる。
半導体装置１００の製造方法について、図２Ａから図３Ｄを流用しつつ図４Ａから図７を用いて説明する。
第１工程では、半導体素子１２及び１３、これらを封止するユニット筐体１１、及びその上面に設けられた第１〜第３凹部１１ａ〜１１ｃ内に露出する第１〜第４ユニット端子１６〜１９を有する半導体ユニット２０Ａ〜２０Ｃを製造する（図２Ａ及び図２Ｂ参照）。
まず、例えばディスペンサ等を用いてペースト状のはんだを基板１０の主面上に塗布してその上に半導体素子１２及び１３を搭載し、さらにペースト状のはんだを半導体素子１２及び１３の表面電極並びに基板１０の回路パターン１０ｂ１〜１０ｂ３上に塗布してその上に治具を用いて回路基板１５を支持し、回路基板１５の孔部に挿入されたピン端子１４を半導体素子１２及び１３の表面電極並びに回路パターン１０ｂ２及び１０ｂ３に接続するとともに第１〜第４ユニット端子１６〜１９を回路パターン１０ｂ１〜１０ｂ３上に立設する。
次に、リフロー等を用いて加熱して、基板１０、半導体素子１２及び１３、ピン端子１４、並びに第１〜第４ユニット端子１６〜１９をはんだ接合することにより基板１０上に回路を構成する。
最後に、回路が構成された基板１０を絶縁樹脂によりモールドして封止することにより、ユニット筐体１１を形成する。ここで、ユニット筐体１１の上面に第１〜第３凹部１１ａ〜１１ｃが形成され、第１凹部１１ａの内部に第１ユニット端子１６（すなわち、これに含まれる同電位を有する４つの端子）の先端を突出し、第２凹部１１ｂの内部に第２ユニット端子１７（すなわち、これに含まれる同電位を有する４つの端子）の先端を突出し、第３凹部１１ｃの内部に第３及び第４ユニット端子１８，１９（すなわち、これらに含まれる同電位を有する各２つの端子）の先端を突出してそれぞれ電極が引き出され、基板１０の他面がユニット筐体１１の底面に露出される。
第２工程では、半導体ユニット２０Ａ〜２０Ｃのそれぞれに対応して第１〜第４ユニット端子１６〜１９にそれぞれ接続される第１〜第４接続端子４３Ｓ，４３Ｄ，４３Ｔ，４３Ｇ、第１〜第４接続端子４３Ｓ，４３Ｄ，４３Ｔ，４３Ｇ間をそれぞれ接続する第１〜第４接続導体４３Ｓ０，４３Ｄ０，４３Ｔ０，４３Ｇ０、それぞれ第１〜第４接続導体４３Ｓ０，４３Ｄ０，４３Ｔ０，４３Ｇ０を封止して第１〜第４接続端子４３Ｓ，４３Ｄ，４３Ｔ，４３Ｇを露出させる第１〜第４接続導体封止部４０ａ０〜４０ｄ０を有するユニット接続部４０（第１〜第４ユニット接続部４０ａ〜４０ｄ）を製造する（図３Ａ及び図３Ｂ参照）。
まず、電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇ及び第１〜第４接続端子４３Ｓ，４３Ｄ，４３Ｔ，４３Ｇを治具を用いて支持する。ここで、３つの第１接続端子４３ＳをＸ軸方向に配列し、これらの−Ｙ側に３つの第２接続端子４３Ｄを配列し、さらにこれらの−Ｙ側に各３つの第３及び第４接続端子４３Ｔ，４３Ｇを配列する。また、−Ｘ側及び中央のそれぞれの第１及び第２接続端子４３Ｓ，４３Ｄの中央並びに−Ｘ側の第２及び第３接続端子４３Ｄ，４３Ｔと中央の第２及び第４接続端子４３Ｄ，４３Ｇとの中央に各１つの電極端子４２Ｓを配置し、中央及び＋Ｘ側のそれぞれの第１及び第２接続端子４３Ｓ，４３Ｄの中央並びに中央の第２及び第３接続端子４３Ｄ，４３Ｔと＋Ｘ側の第２及び第４接続端子４３Ｄ，４３Ｇとの中央に各１つの電極端子４２Ｄを配置し、−Ｘ側の第２及び第４接続端子４３Ｄ，４３Ｇの中央の−Ｘ側に１つの電極端子４２Ｔを配置し、−Ｘ側の第１及び第２接続端子４３Ｓ，４３Ｄの中央の−Ｘ側に１つの電極端子４２Ｇを配置する。
次に、第１〜第４接続導体４３Ｓ０，４３Ｄ０，４３Ｔ０，４３Ｇ０を用いて電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇ及び第１〜第４接続端子４３Ｓ，４３Ｄ，４３Ｔ，４３Ｇを接続する。このとき、第３及び第４接続導体４３Ｔ０，４３Ｇ０、第１接続導体４３Ｓ０、そして第２接続導体４３Ｄ０の順で−Ｚ側から＋Ｚ側に、Ｚ軸方向に互いに離間して重ねられる。それにより、第１〜第４接続導体４３Ｓ０，４３Ｄ０，４３Ｔ０，４３Ｇ０は、互いに接触することなく、それぞれ複数の第１〜第４接続端子４３Ｓ，４３Ｄ，４３Ｔ，４３Ｇ間を接続するとともにこれらを電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇに接続する。
最後に、電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇの基端、第１〜第４接続端子４３Ｓ，４３Ｄ，４３Ｔ，４３Ｇの基端、第１〜第４接続導体４３Ｓ０，４３Ｄ０，４３Ｔ０，４３Ｇ０の全体をエポキシ樹脂等の硬質な絶縁樹脂により封止して、底が開き、上面に９つの貫通孔４１ａ〜４１ｃ及び６つの孔部４１Ｓ０，４１Ｄ０，４１Ｔ０，４１Ｇ０が設けられた筐体の形状に成形する。ここで、３つの第１接続端子４３Ｓのそれぞれの直上（すなわち、＋Ｚ側）に第１貫通孔４１ａ、３つの第２接続端子４３Ｄの＋Ｚ側に第２貫通孔４１ｂ、各３つの第３及び第４接続端子４３Ｔ，４３Ｇの＋Ｚ側に第３貫通孔４１ｃが位置する（図３Ｄ参照）。
第３工程では、半導体ユニット２０Ａ〜２０Ｃの第１〜第３凹部１１ａ〜１１ｃの凹み内において、それぞれ、第１〜第４ユニット端子１６〜１９及び第１〜第４接続端子４３Ｓ，４３Ｄ，４３Ｔ，４３Ｇを接続する。
まず、図３Ａ、図３Ｃ、及び図３Ｄに示すように、半導体ユニット２０Ａ〜２０Ｃを導体ベース３０上に搭載する。ここで、半導体ユニット２０Ａ〜２０Ｃは、導体ベース３０上で、それぞれの長手をＹ軸方向に向け、Ｘ軸方向に互いに離間して並設される。
次に、ユニット接続部４０を、半導体ユニット２０Ａ〜２０Ｃを搭載した導体ベース３０の上に重ねる。それにより、図３Ａ、図３Ｃ、及び図３Ｄより分かるように、第１接続端子４３Ｓが半導体ユニット２０Ａ〜２０Ｃの第１凹部１１ａの直上に、第２接続端子４３Ｄが第２凹部１１ｂの直上に、第３及び第４接続端子４３Ｔ，４３Ｇが第３凹部１１ｃの直上にそれぞれ位置決めされる。
最後に、図４Ａ、図４Ｂ、及び図４Ｃに示すように、ユニット接続部４０を導体ベース３０上に搭載して半導体ユニット２０Ａ〜２０Ｃを収容する。このとき、ユニット接続部４０（第１ユニット接続部４０ａ）の３つの第１接続端子４３Ｓが半導体ユニット２０Ａ〜２０Ｃのそれぞれの第１凹部１１ａ内に挿入され、それらの内部に突出する４つの第１ユニット端子１６が第１接続端子４３Ｓの４つの孔部にそれぞれ挿通される。そこで、第１貫通孔４１ａを介してレーザ溶接、はんだ接合等により接続処理することで、第１接続端子４３Ｓが第１ユニット端子１６に接続される。それにより、電極端子４２Ｓが、第１接続端子４３Ｓ及び第１接続導体４３Ｓ０を介して半導体ユニット２０Ａ〜２０Ｃのそれぞれの第１ユニット端子１６に接続されて、共通ソース端子として機能する。
同様に、ユニット接続部４０（第２ユニット接続部４０ｂ）の３つの第２接続端子４３Ｄが半導体ユニット２０Ａ〜２０Ｃのそれぞれの第２凹部１１ｂ内に挿入され、それらの内部に突出する４つの第２ユニット端子１７が第２接続端子４３Ｄの４つの孔部にそれぞれ挿通される。そこで、第２貫通孔４１ｂを介して接続処理することで、第２接続端子４３Ｄが第２ユニット端子１７に接続される。それにより、電極端子４２Ｄが、第２接続端子４３Ｄ及び第２接続導体４３Ｄ０を介して半導体ユニット２０Ａ〜２０Ｃのそれぞれの第２ユニット端子１７に接続されて、共通ドレイン端子として機能する。
また、ユニット接続部４０（第３及び第４ユニット接続部４０ｃ，４０ｄ）の各３つの第３及び第４接続端子４３Ｔ，４３Ｇが半導体ユニット２０Ａ〜２０Ｃのそれぞれの第３凹部１１ｃ内に挿入され、それらの内部に突出する各２つの第３及び第４ユニット端子１８，１９が第３及び第４接続端子４３Ｔ，４３Ｇの各２つの孔部にそれぞれ挿通される。そこで、第３貫通孔４１ｃを介して接続処理することで、第３及び第４接続端子４３Ｔ，４３Ｇがそれぞれ第３及び第４ユニット端子１８，１９に接続される。それにより、電極端子４２Ｔが、第３接続端子４３Ｔ及び第３接続導体４３Ｔ０を介して半導体ユニット２０Ａ〜２０Ｃのそれぞれの第３ユニット端子１８に接続されて、共通ソースセンス端子として機能するとともに、電極端子４２Ｇが、第４接続端子４３Ｇ及び第４接続導体４３Ｇ０を介して半導体ユニット２０Ａ〜２０Ｃのそれぞれの第４ユニット端子１９に接続されて、共通ゲート端子として機能する。
第４工程では、図５Ａ及び図５Ｂに示すように、半導体ユニット２０Ａ〜２０Ｃの第１〜第３凹部１１ａ〜１１ｃの凹み内において、それぞれ、第１〜第４ユニット端子１６〜１９及び第１〜第４接続端子４３Ｓ，４３Ｄ，４３Ｔ，４３Ｇの間の接続部をそれぞれ封止することにより第１〜第３凹み封止部４５ａ〜４５ｃを形成する。
ユニット接続部４０の３つの第１貫通孔４１ａを介して、それらの直下に位置する半導体ユニット２０Ａ〜２０Ｃのそれぞれの第１凹部１１ａ内に、例えばエポキシ樹脂のような熱硬化性樹脂を充填する。それにより、半導体ユニット２０Ａ〜２０Ｃの第１凹部１１ａの凹み内に、第１接続端子４３Ｓから第１突出部４１ａ０に至る部分を含めて、第１ユニット端子１６及び第１接続端子４３Ｓの間の接続部を封止する第１凹み封止部４５ａが形成される。
同様に、ユニット接続部４０の３つの第２貫通孔４１ｂを介して、それらの直下に位置する半導体ユニット２０Ａ〜２０Ｃのそれぞれの第２凹部１１ｂ内に熱硬化性樹脂を充填する。それにより、半導体ユニット２０Ａ〜２０Ｃの第２凹部１１ａの凹み内に、第２接続端子４３Ｄから第２突出部４１ｂ０に至る部分を含めて、第２ユニット端子１７及び第２接続端子４３Ｄの間の接続部を封止する第２凹み封止部４５ｂが形成される。
また、ユニット接続部４０の３つの第３貫通孔４１ｃを介して、それらの直下に位置する半導体ユニット２０Ａ〜２０Ｃのそれぞれの第３凹部１１ｃ内に熱硬化性樹脂を充填する。それにより、半導体ユニット２０Ａ〜２０Ｃの第３凹部１１ｃの凹み内に、第３接続端子４３Ｔから第３突出部４１ｃ０に至る部分及び第４接続端子４３Ｇから第４突出部４１ｄ０に至る部分を含めて、第３ユニット端子１８及び第１接続端子４３Ｔの間の接続部並びに第４ユニット端子１９及び第４接続端子４３Ｇの間の接続部を封止する第３凹み封止部４５ｃが形成される。
第５工程では、図６Ａ及び図６Ｂに示すように、ユニット接続部４０の各３つの第１〜第３貫通孔４１ａ〜４１ｃにそれぞれ第１〜第３蓋部４６ａ〜４６ｃを設けて、それらを塞ぐ。
第６工程では、図７に示すように、ユニット接続部４０の上面４１の孔部４１Ｓ０，４１Ｄ０，４１Ｔ０，４１Ｇ０内にそれぞれナット（不図示）を設け、上面４１上に電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇを折り曲げる。それにより、電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇの孔部４２Ｓ０，４２Ｄ０，４２Ｔ０，４２Ｇ０が上面４１の孔部４１Ｓ０，４１Ｄ０，４１Ｔ０，４１Ｇ０に連通する。半導体装置１００を実装する外部装置等の電極（不図示）を電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇに重ね、電極の孔部（不図示）及び電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇの孔部４２Ｓ０，４２Ｄ０，４２Ｔ０，４２Ｇ０を介してボルト（不図示）等の固定具の雄ネジを上面４１の孔部４１Ｓ０，４１Ｄ０，４１Ｔ０，４１Ｇ０内に設けられたナット（不図示）の雌ネジに螺入することで、外部装置等の電極を電極端子４２Ｓ，４２Ｄ，４２Ｔ，４２Ｇに固定することができる。
以上の工程により、半導体ユニット２０Ａ〜２０Ｃの第１〜第３凹部１１ａ〜１１ｃ内で、第１〜第３凹み封止部４５ａ〜４５ｃにより、第１〜第４接続端子４３Ｓ，４３Ｄ，４３Ｔ，４３Ｇから第１〜第４突出部４１ａ０〜４１ｄ０に至る部分を含めて第１〜第４接続端子４３Ｓ，４３Ｄ，４３Ｔ，４３Ｇと第１〜第４ユニット端子１６〜１９との接続部を封止することで、高耐熱且つ高耐圧の半導体装置１００が構成される。
上述のとおり構成された半導体装置１００において、第１〜第３凹み封止部４５ａ〜４５ｃは、図７より分かるように、それぞれ、半導体ユニット２０Ａ〜２０Ｃの第１〜第３凹部１１ａ〜１１ｃ内を封止する。第１凹み封止部４５ａは、半導体ユニット２０Ａ〜２０Ｃの第１凹部１１ａの凹み内において、第１ユニット端子１６及び第１接続端子４３Ｓの間の接続部を、第１接続端子４３Ｓから第１突出部４１ａ０に至る部分を含めて封止する。第２凹み封止部４５ｂは、半導体ユニット２０Ａ〜２０Ｃの第２凹部１１ｂの凹み内において、第２ユニット端子１７及び第２接続端子４３Ｄの間の接続部を、第２接続端子４３Ｄから第２突出部４１ｂ０に至る部分を含めて封止する。第３凹み封止部４５ｃは、半導体ユニット２０Ａ〜２０Ｃの第３凹部１１ｃの凹み内において、第３ユニット端子１８及び第３接続端子４３Ｔの間の接続部並びに第４ユニット端子１９及び第４接続端子４３Ｇの間の接続部を、第３接続端子４３Ｔから第３突出部４１ｃ０に至る部分及び第４接続端子４３Ｇから第４突出部４１ｄ０に至る部分を含めて封止する第３凹み封止部４５ｃが形成される。それにより、半導体装置１００内部で電極導体が露出せず、端子間及び端子と接地との間の絶縁距離を半導体装置１００の表面側で確保することが可能となる。
また、第１〜第３蓋部４６ａ〜４６ｃは、それぞれ、ユニット接続部４０（第１〜第４ユニット接続部４０ａ〜４０ｄ）の第１〜第３貫通孔４１ａ〜４１ｃのそれぞれの上側を覆う部材である。第１〜第３蓋部４６ａ〜４６ｃは、ユニット接続部４０と同様の硬質な絶縁樹脂により矩形板状に成形されている。
なお、ユニット接続部４０の上面４１にヒダ構造又は段差構造を設けて、端子間及び端子と接地との間の絶縁距離をさらに大きく設けてもよい。
なお、本実施形態に係る半導体装置１００は、半導体ユニット２０Ａ〜２０Ｃを支持する導体ベース３０を備えることとしたが、例えば半導体ユニット２０Ａ〜２０Ｃのそれぞれにおいて半導体素子を搭載する基板１０がＣｕ、ＡｌＳｉＣ等から形成される導体ベース上に搭載されている場合、導体ベース３０を備えなくてもよい。
図８Ａ及び図８Ｂは、変形例に係る第１〜第４ユニット接続部１４０ａ〜１４０ｄの構成を示す。図８Ａは第１〜第４ユニット接続部１４０ａ〜１４０ｄの外部構成を上面視において示し、図８Ｂは、図８Ａにおける基準線ＢＢに関する第１〜第４ユニット接続部１４０ａ〜１４０ｄの断面構成を示す。なお、図８Ａ及び図８Ｂにおいて、第１〜第４ユニット接続部１４０ａ〜１４０ｄにより接続される半導体ユニット２０Ａ〜２０Ｂを破線を用いて示す。第１〜第４ユニット接続部１４０ａ〜１４０ｄは、半導体ユニット２０Ａ〜２０Ｃの第１〜第４ユニット端子１６〜１９を互いに接続する部材である。
第１ユニット接続部１４０ａは、導電板４８Ｓを有し、この一部を内部に含んで、例えばエポキシ樹脂等の硬質な絶縁樹脂によりＸ軸方向を長手とする立方体状に成形されている。導電板４８Ｓは、銅、アルミニウム等の導電性金属から形成される部材であり、本体４８Ｓ０、３つの接続端子４８Ｓ１、及び電極端子４８Ｓ２を有する。本体４８Ｓ０は、Ｘ軸方向を長手とする矩形板である。接続端子４８Ｓ１は、本体４８Ｓ０の−Ｙ辺の３箇所から−Ｚ方向に延び、−Ｙ方向に屈曲する屈曲片であり、先端には半導体ユニット２０Ａ〜２０Ｃのユニット端子１６が挿通される４つの孔部が形成されている。電極端子４８Ｓ２は、本体４８Ｓ０の−Ｘ端から３分の１程度の位置に立設する矩形片である。導電板４８Ｓは、本体４８Ｓ０を第１ユニット接続部１４０ａ内に埋設し、３つの接続端子４８Ｓ１の先端を第１ユニット接続部１４０ａの−Ｙ側に引き出し、電極端子４８Ｓ２を第１ユニット接続部１４０ａの上面から＋Ｚ方向に突出する。なお、第１ユニット接続部１４０ａは、−Ｙ端部に、−Ｚ方向に突出して接続端子４８Ｓ１の基端を封止する第１突出部１４１ａ０を有する。
第２ユニット接続部１４０ｂは、導電板４８Ｄを有し、この一部を内部に含んで、第１ユニット接続部１４０ａと同様の絶縁樹脂によりＸ軸方向を長手とする立方体状に成形されている。導電板４８Ｄは、導電板４８Ｓと同様に導電性金属から形成される部材であり、本体４８Ｄ０、３つの接続端子４８Ｄ１、及び電極端子４８Ｄ２を有する。これらは、導電板４８Ｓにおけるそれらと同様に形成される。ただし、３つの接続端子４８Ｄ１の先端には、半導体ユニット２０Ａ〜２０Ｃのユニット端子１７が挿通される４つの孔部が形成されている。また、電極端子４８Ｄ２は、本体４８Ｄ０の＋Ｘ端から３分の１程度の位置に立設する。導電板４８Ｄは、本体４８Ｄ０を第２ユニット接続部１４０ｂ内に埋設し、３つの接続端子４８Ｄ１の先端を第２ユニット接続部１４０ｂの−Ｙ側に引き出し、電極端子４８Ｄ２を第２ユニット接続部１４０ｂの上面から＋Ｚ方向に突出する。なお、第２ユニット接続部１４０ｂは、−Ｙ端部に、−Ｚ方向に突出して接続端子４８Ｄ１の基端を封止する第２突出部１４１ｂ０を有する。
第３ユニット接続部１４０ｃは、導電板４８Ｔを有し、この一部を内部に含んで、第１及び第２ユニット接続部１４０ａ，１４０ｂと同様の絶縁樹脂によりＸ軸方向を長手とする立方体状に成形されている。導電板４８Ｔは、導電板４８Ｓ及び４８Ｄと同様に導電性金属から形成される部材であり、本体４８Ｔ０、３つの接続端子４８Ｔ１、及び電極端子４８Ｔ２を有する。これらは、導電板４８Ｓ及び４８Ｄにおけるそれらと同様に形成される。ただし、接続端子４８Ｔ１は、本体４８Ｔ０の＋Ｙ辺の３箇所から−Ｚ方向に延び、＋Ｙ方向に屈曲し、先端には半導体ユニット２０Ａ〜２０Ｃのユニット端子１８が挿通される２つの孔部が形成されている。また、電極端子４８Ｔ２は、本体４８Ｔ０の−Ｘ端上に立設する。導電板４８Ｔは、本体４８Ｔ０を第３ユニット接続部１４０ｃ内に埋設し、３つの接続端子４８Ｔ１の先端を第３ユニット接続部１４０ｃの＋Ｙ側に引き出し、電極端子４８Ｔ２を第３ユニット接続部１４０ｃの上面から＋Ｚ方向に突出する。なお、第３ユニット接続部１４０ｃは、＋Ｙ端部に、−Ｚ方向に突出して接続端子４８Ｔ１の基端を封止する第３突出部１４１ｃ０を有する。
第４ユニット接続部１４０ｄは、導電板４８Ｇを有し、この一部を内部に含んで、第１〜第３ユニット接続部１４０ａ〜１４０ｃと同様の絶縁樹脂によりＸ軸方向を長手とする立方体状に成形されている。導電板４８Ｇは、導電板４８Ｓ，４８Ｄ，及び４８Ｔと同様に導電性金属から形成される部材であり、本体４８Ｇ０、３つの接続端子４８Ｇ１、及び電極端子４８Ｇ２を有する。これらは、導電板４８Ｔにおけるそれらと同様に形成される。ただし、接続端子４８Ｇ１は、本体４８Ｇ０の−Ｙ辺の３箇所から−Ｚ方向に延び、−Ｙ方向に屈曲し、先端には半導体ユニット２０Ａ〜２０Ｃのユニット端子１９が挿通される２つの孔部が形成されている。また、電極端子４８Ｇ２は、本体４８Ｇ０の−Ｘ端上に立設する。導電板４８Ｇは、本体４８Ｇ０を第４ユニット接続部１４０ｄ内に埋設し、３つの接続端子４８Ｇ１の第４ユニット接続部１４０ｄの−Ｙ側に引き出し、電極端子４８Ｇ２を第４ユニット接続部１４０ｄの上面から＋Ｚ方向に突出する。なお、第４ユニット接続部１４０ｄは、−Ｙ端部に、−Ｚ方向に突出して接続端子４８Ｇ１の基端を封止する第４突出部１４１ｄ０を有する。
第１ユニット接続部１４０ａを半導体ユニット２０Ａ〜２０Ｃの第１凹部１１ａの＋Ｙ側の上に搭載すると、３つの接続端子４８Ｓ１が半導体ユニット２０Ａ〜２０Ｃのそれぞれの第１凹部１１ａ内に挿入され、それらの内部に突出する４つの第１ユニット端子１６が接続端子４８Ｓ１の４つの孔部にそれぞれ挿通される。そこで、第１及び第２ユニット接続部１４０ａ，１４０ｂの間を介してレーザ溶接、はんだ接合等により接続処理することで、接続端子４８Ｓ１が第１ユニット端子１６に接続される。それにより、電極端子４８Ｓ２が、半導体ユニット２０Ａ〜２０Ｃのそれぞれの第１ユニット端子１６に接続されて、共通ソース端子として機能する。
同様に第２ユニット接続部１４０ｂを半導体ユニット２０Ａ〜２０Ｃの第２凹部１１ｂの＋Ｙ側の上に搭載すると、３つの接続端子４８Ｄ１が半導体ユニット２０Ａ〜２０Ｃのそれぞれの第２凹部１１ｂ内に挿入され、それらの内部に突出する４つの第２ユニット端子１７が接続端子４８Ｄ１の４つの孔部にそれぞれ挿通される。そこで、第２及び第４ユニット接続部１４０ｂ，１４０ｄの間を介して接続処理することで、接続端子４８Ｄ１が第２ユニット端子１７に接続される。それにより、電極端子４８Ｄ２が、半導体ユニット２０Ａ〜２０Ｃのそれぞれの第２ユニット端子１７に接続されて、共通ドレイン端子として機能する。
また、第３ユニット接続部１４０ｃを半導体ユニット２０Ａ〜２０Ｃの第３凹部１１ｃの−Ｙ側の上に搭載し、第４ユニット接続部１４０ｄを半導体ユニット２０Ａ〜２０Ｃの第３凹部１１ｃの＋Ｙ側の上に搭載すると、各３つの接続端子４８Ｔ１，４８Ｇ１が半導体ユニット２０Ａ〜２０Ｃのそれぞれの第３凹部１１ｃ内に挿入され、それらの内部に突出する各２つの第３及び第４ユニット端子１８，１９が接続端子４８Ｔ１，４８Ｇ１の各２つの孔部にそれぞれ挿通される。そこで、第３及び第４ユニット接続部１４０ｃ，１４０ｄの間を介して接続処理することで、接続端子４８Ｔ１，４８Ｇ１がそれぞれ第３及び第４ユニット端子１８，１９に接続される。それにより、電極端子４８Ｔ２が、半導体ユニット２０Ａ〜２０Ｃのそれぞれの第３ユニット端子１８に接続されて、共通ソースセンス端子として機能するとともに、電極端子４８Ｇ２が、半導体ユニット２０Ａ〜２０Ｃのそれぞれの第４ユニット端子１９に接続されて、共通ゲート端子として機能する。
変形例に係る第１〜第４ユニット接続部１４０ａ〜１４０ｄにより、先述のユニット接続部４０のように大きな一体のユニットを構成する代わりに、半導体ユニット２０Ａ〜２０Ｃの第１〜第４ユニット端子１６〜１９をそれぞれ個別に接続する複数のユニットとして構成することで、個々のユニットが小さくなり、より扱いやすくなる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０…基板、１０ａ…絶縁板、１０ｂ，１０ｃ…金属板、１０ｂ１〜１０ｂ３…回路パターン、１１…ユニット筐体、１１ａ…第１凹部、１１ｂ…第２凹部、１１ｃ…第３凹部、１２，１３…半導体素子、１４…ピン端子、１５…回路基板、１６…第１ユニット端子、１７…第２ユニット端子、１８…第３ユニット端子、１９…第４ユニット端子、２０Ａ，２０Ｂ，２０Ｃ…半導体ユニット、３０…導体ベース、３００…孔部、４０…ユニット接続部、４０ａ，１４０ａ…第１ユニット接続部、４０ａ０…第１接続導体封止部、４０ｂ，１４０ｂ…第２ユニット接続部、４０ｂ０…第２接続導体封止部、４０ｃ，１４０ｃ…第３ユニット接続部、４０ｃ０…第３接続導体封止部、４０ｄ，１４０ｄ…第４ユニット接続部、４０ｄ０…第４接続導体封止部、４０ｅ…段部、４０ｅ０…孔部、４１…上面、４１Ｄ０，４１Ｇ０，４１Ｓ０，４１Ｔ０…孔部、４１ａ…第１貫通孔、４１ａ０，１４１ａ０…第１突出部、４１ｂ…第２貫通孔、４１ｂ０，１４１ｂ０…第２突出部、４１ｃ…第３貫通孔、４１ｃ０，１４１ｃ０…第３突出部、４１ｄ０，１４１ｄ０…第４突出部、４２Ｄ，４２Ｇ，４２Ｓ，４２Ｔ…電極端子、４２Ｄ０，４２Ｇ０，４２Ｓ０，４２Ｔ０…孔部、４３Ｄ…第１接続端子、４３Ｄ０…第１接続導体、４３Ｇ…第２接続端子、４３Ｇ０…第２接続導体、４３Ｓ…第３接続端子、４３Ｓ０…第３接続導体、４３Ｔ…第４接続端子、４３Ｔ０…第４接続導体、４５ａ…第１凹み封止部、４５ｂ…第２凹み封止部、４５ｃ…第３凹み封止部、４６ａ…第１蓋部、４６ｂ…第２蓋部、４６ｃ…第３蓋部、４８Ｄ，４８Ｇ，４８Ｓ，４８Ｔ…導電板、４８Ｄ０，４８Ｇ０，４８Ｓ０，４８Ｔ０…本体、４８Ｄ１，４８Ｇ１，４８Ｓ１，４８Ｔ１…接続端子、４８Ｄ２，４８Ｇ２，４８Ｓ２，４８Ｔ２…電極端子、１００…半導体装置。

Claims (19)

  1. それぞれが半導体素子（１２，１３）、前記半導体素子（１２，１３）を封止するユニット筐体（１１）、および前記ユニット筐体（１１）の上面に設けられた第１凹部（１１ａ）内に露出する第１ユニット端子（１６）を有する複数の半導体ユニット（２０Ａ〜２０Ｃ）と、
    前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれに対応して前記第１ユニット端子（１６）に接続される第１接続端子（４３Ｓ）、複数の前記第１接続端子（４３Ｓ）間を接続する第１接続導体（４３Ｓ０）、および、前記第１接続導体（４３Ｓ０）を封止し前記複数の第１接続端子（４３Ｓ）を露出させる第１接続導体封止部（４０ａ０）を有する第１ユニット接続部（４０ａ）と、
    前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれに対応して、前記第１凹部（１１ａ）の凹み内において、前記第１ユニット端子（１６）および前記第１接続端子（４３Ｓ）の間の接続部をそれぞれ封止する複数の第１凹み封止部（４５ａ）と、
    を備える半導体装置。
  2. 前記第１接続導体封止部（４０ａ０）は、前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれに対応して、前記第１凹部（１１ａ）の内部に向かって突出して前記第１接続導体（４３Ｓ０）における前記第１接続端子（４３Ｓ）への延伸部分を封止する第１突出部（４１ａ０）を有し、
    前記複数の第１凹み封止部（４５ａ）のそれぞれは、前記第１ユニット接続部（４０ａ）における対応する前記第１接続端子（４３Ｓ）から前記第１突出部（４１ａ０）に至る部分を封止する
    請求項１に記載の半導体装置。
  3. 前記第１ユニット接続部（４０ａ）は、前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれに対応する前記第１接続端子（４３Ｓ）が、上面視において、前記第１接続導体（４３Ｓ０）および前記第１接続導体封止部（４０ａ０）によって少なくとも一部が隠蔽されない位置に設けられる請求項１または２に記載の半導体装置。
  4. 前記第１接続端子（４３Ｓ）は、前記第１接続導体（４３Ｓ０）および前記第１接続導体封止部（４０ａ０）から離れた端部を有する請求項３に記載の半導体装置。
  5. 前記第１接続導体封止部（４０ａ０）は、上面視において前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれに対応する前記第１接続端子（４３Ｓ）に対応する位置に、前記第１接続端子（４３Ｓ）の少なくとも一部を露出させるための第１貫通孔（４１ａ）を有する請求項３または４に記載の半導体装置。
  6. 前記複数の第１接続端子（４３Ｓ）に対応する複数の前記第１貫通孔（４１ａ）の上側をそれぞれ覆う複数の第１蓋部（４６ａ）を更に備える請求項５に記載の半導体装置。
  7. 前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれは、前記ユニット筐体（１１）の上面に設けられた第２凹部（１１ｂ）内に露出する第２ユニット端子（１７）を更に有し、
    前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれに対応して前記第２ユニット端子（１７）に接続される第２接続端子（４３Ｄ）、複数の前記第２接続端子（４３Ｄ）間を接続する第２接続導体（４３Ｄ０）、および、前記第２接続導体（４３Ｄ０）を封止し前記複数の第２接続端子（４３Ｄ）を露出させる第２接続導体封止部（４０ｂ０）を有する第２ユニット接続部（４０ｂ）と、
    前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれに対応して、前記第２凹部（１１ｂ）の凹み内において、前記第２ユニット端子（１７）および前記第２接続端子（４３Ｄ）の間の接続部をそれぞれ封止する複数の第２凹み封止部（４５ｂ）と、
    を備える請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれは、前記ユニット筐体（１１）の上面に設けられた第３凹部（１１ｃ）内に露出する第３ユニット端子（１８）を更に有し、
    前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれに対応して前記第３ユニット端子（１８）に接続される第３接続端子（４３Ｔ）、複数の前記第３接続端子（４３Ｔ）間を接続する第３接続導体（４３Ｔ０）、および、前記第３接続導体（４３Ｔ０）を封止し前記複数の第３接続端子（４３Ｔ）を露出させる第３接続導体封止部（４０ｃ０）を有する第３ユニット接続部（４０ｃ）と、
    前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれに対応して、前記第３凹部（１１ｃ）の凹み内において、前記第３ユニット端子（１８）および前記第３接続端子（４３Ｔ）の間の接続部をそれぞれ封止する複数の第３凹み封止部（４５ｃ）と、
    を備える請求項７に記載の半導体装置。
  9. 前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれは、前記第３凹部（１１ｃ）内に露出する第４ユニット端子（１９）を更に有し、
    前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれに対応して前記第４ユニット端子（１９）に接続される第４接続端子（４３Ｇ）、複数の前記第４接続端子（４３Ｇ）間を接続する第４接続導体（４３Ｇ０）、および、前記第４接続導体（４３Ｇ０）を封止し前記複数の第４接続端子（４３Ｇ）を露出させる第４接続導体封止部（４０ｄ０）を有する第４ユニット接続部（４０ｄ）と、
    を更に備え、
    前記複数の第３凹み封止部（４５ｃ）のそれぞれは、前記第３凹部（１１ｃ）の凹み内において、前記第３ユニット端子（１８）および前記第３接続端子（４３Ｔ）の間の接続部と前記第４ユニット端子（１９）および前記第４接続端子（４３Ｇ）の間の接続部とを封止する
    請求項８に記載の半導体装置。
  10. 前記第１接続導体封止部（４０ａ０）、前記第２接続導体封止部（４０ｂ０）、前記第３接続導体封止部（４０ｃ０）、および、前記第４接続導体封止部（４０ｄ０）のうちの少なくとも２つの接続導体封止部は、一体に形成される請求項９に記載の半導体装置。
  11. 前記第１接続導体（４３Ｓ０）、前記第２接続導体（４３Ｄ０）、前記第３接続導体（４３Ｔ０）、および前記第４接続導体（４３Ｇ０）のうち前記少なくとも２つの接続導体封止部に対応する少なくとも２つの接続導体は、上面視において、一体に形成された前記少なくとも２つの接続導体封止部の内部で少なくとも一部が重ねて配置される請求項１０に記載の半導体装置。
  12. 前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれは、前記第１凹部（１１ａ）内に露出する互いに同電位の２以上の前記第１ユニット端子（１６）を有する請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれは、絶縁板（１０ａ）の上面および下面に金属板（１０ｂ、１０ｃ）が貼り付けられ、上面側の前記金属板（１０ｂ）に前記半導体素子（１２，１３）が搭載される基板（１０）を有し、
    前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれにおける前記基板（１０）の下面の前記金属板（１０ｃ）に接する導体ベース（３０）を更に備える請求項１から１２のいずれか一項に記載の半導体装置。
  14. それぞれが半導体素子（１２，１３）、前記半導体素子（１２，１３）を封止するユニット筐体（１１）、および前記ユニット筐体（１１）の上面に設けられた第１凹部（１１ａ）内に露出する第１ユニット端子（１６）を有する複数の半導体ユニット（２０Ａ〜２０Ｃ）を製造する段階と、
    前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれに対応して前記第１ユニット端子（１６）に接続される第１接続端子（４３Ｓ）、複数の前記第１接続端子（４３Ｓ）間を接続する第１接続導体（４３Ｓ０）、および、前記第１接続導体（４３Ｓ０）を封止し前記複数の第１接続端子（４３Ｓ）を露出させる第１接続導体封止部（４０ａ０）を有する第１ユニット接続部（４０ａ）を製造する段階と、
    前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれについて、前記第１凹部（１１ａ）の凹み内において、前記第１ユニット端子（１６）および前記第１接続端子（４３Ｓ）を接続する段階と、
    前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれに対応して、前記第１凹部（１１ａ）の凹み内において、前記第１ユニット端子（１６）および前記第１接続端子（４３Ｓ）の間の接続部をそれぞれ封止することにより複数の第１凹み封止部（４５ａ）を形成する段階と、
    を備える半導体装置製造方法。
  15. 前記第１ユニット接続部（４０ａ）を製造する段階は、前記第１接続導体封止部（４０ａ０）に、上面視において前記第１接続端子（４３Ｓ）に対応する位置に、前記第１接続端子（４３Ｓ）の少なくとも一部を露出させるための第１貫通孔（４１ａ）を設ける段階を含む請求項１４に記載の半導体装置製造方法。
  16. 前記第１接続端子（４３Ｓ）を接続する段階は、前記第１ユニット端子（１６）および前記第１接続端子（４３Ｓ）を、前記第１貫通孔（４１ａ）を介して接続処理する段階を含む請求項１５に記載の半導体装置製造方法。
  17. 前記複数の第１凹み封止部（４５ａ）を形成する段階は、前記第１貫通孔（４１ａ）を介して前記第１凹部（１１ａ）の凹み内に樹脂を充填する段階を含む請求項１５又は１６に記載の半導体装置製造方法。
  18. 前記第１貫通孔（４１ａ）の上側を第１蓋部（４６ａ）により覆う段階を更に備える請求項１５から１７のいずれか一項に記載の半導体装置製造方法。
  19. 前記複数の半導体ユニット（２０Ａ〜２０Ｃ）のそれぞれは、絶縁板（１０ａ）の上面および下面に金属板（１０ｂ、１０ｃ）が貼り付けられ、上面側の前記金属板（１０ｂ）に前記半導体素子（１２，１３）が搭載される基板（１０）を更に有し、
    前記複数の半導体ユニット（２０Ａ〜２０Ｃ）を、導体ベース（３０）上に、前記基板（１０）の下面の前記金属板（１０ｃ）に接して搭載する段階を更に備える請求項１４から１８のいずれか一項に記載の半導体装置製造方法。
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Publication number Priority date Publication date Assignee Title
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JP7172326B2 (ja) * 2018-09-14 2022-11-16 富士電機株式会社 半導体ユニット、半導体モジュール及び半導体装置
JP7528481B2 (ja) * 2020-03-18 2024-08-06 富士電機株式会社 半導体モジュール及びその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003189621A (ja) * 2001-12-11 2003-07-04 Denso Corp 車両用電力用回路装置
JP4602208B2 (ja) * 2004-12-15 2010-12-22 新光電気工業株式会社 電子部品実装構造体及びその製造方法
TWI303094B (en) * 2005-03-16 2008-11-11 Yamaha Corp Semiconductor device, method for manufacturing semiconductor device, and cover frame
CN101933139B (zh) 2007-12-20 2012-11-07 爱信艾达株式会社 半导体装置及其制造方法
JP2010050395A (ja) * 2008-08-25 2010-03-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5171777B2 (ja) 2009-09-30 2013-03-27 三菱電機株式会社 電力用半導体装置
JP5218442B2 (ja) * 2010-02-09 2013-06-26 三菱電機株式会社 電力用半導体装置
JP5954410B2 (ja) 2012-03-28 2016-07-20 富士電機株式会社 半導体装置
JP5957396B2 (ja) * 2013-03-05 2016-07-27 日立オートモティブシステムズ株式会社 両面冷却型電力変換装置
JP6171586B2 (ja) * 2013-06-04 2017-08-02 富士電機株式会社 半導体装置
JP6398270B2 (ja) 2014-04-03 2018-10-03 富士電機株式会社 半導体装置

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