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JP6678549B2 - 半導体装置およびその製造方法、並びに電力変換システム - Google Patents

半導体装置およびその製造方法、並びに電力変換システム Download PDF

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Description

本発明は、半導体装置およびその製造方法、並びに電力変換システムに関する。
従来、テイル電流の急激な減少による発振現象を抑制する技術として、深いｎバッファ層を導入したものがあった（例えば、特許文献１参照）。
また、従来、テイル電流の急激な減少による発振現象を抑制するための深いｎバッファ層を形成する技術として、深いｎバッファ層のドーパントにリン（Ｐ）を適用するものがあった（例えば、特許文献２参照）。
また、従来、テイル電流の急激な減少による発振現象を抑制するための深いｎバッファ層を形成する技術として、プロトン照射により生成したｎバッファ層を数層形成するものや、ｎ-層中央部に局所的にそれを形成するものがあった（例えば、特許文献３および特許文献４参照）。
また、従来、テイル電流の急激な減少による発振現象を抑制するための深いｎバッファ層を形成する技術として、深いｎバッファ層のドーパントにセレン（Ｓｅ）を適用するものがあった（例えば、特許文献５参照）。
特開２００８−２５１６７９号公報 特開２０１４−１４６７２１号公報 国際公開第２０１１／０５２７８７号 国際公開第２００７／０５５３５２号 米国特許出願公開第２０１２／０２４８５７６号明細書
電力変換装置にＩＧＢＴ（Insulated Gate Bipolar Transistor）又はＭＯＳ（Metal-Oxide-Semiconductor）トランジスタと逆並列に接続されて、フリーホイールダイオードとして用いられるダイオードは、装置の駆動周波数の増加に伴って、スイッチング時のダイオードの損失であるリカバリ損失の低減がより一層要求されている。
リカバリ損失は、ウエハ厚を薄くすることにより低減できるが、リカバリ時にオン状態で注入されたキャリアの減少が急速になり、それに伴ってテイル電流が急激に減少することにより、図８に示すような数ＭＨｚ以上の振動数の発振が発生するという問題がある。
この発振現象を抑制するため、特許文献１や特許文献２では、深いｎバッファ層を導入する構成を開示している。この構成では、深いｎバッファ層により、注入キャリアのリカバリ時の減少速度が抑制され、テイル電流の減少を緩やかにすることで発振現象を抑制できる。
特に特許文献２では、このｎバッファ層のドーパントとしてリン（Ｐ）を適用することが開示されている。また、特許文献３や特許文献４には、プロトン照射により生成したｎバッファ層を、数層形成した構成やｎ-層中央部に局所的に形成した構成で発振現象を抑制する技術を開示されている。さらに特許文献５には、セレン（Ｓｅ）をドーパントとして用いた深いｎバッファ層を適用したダイオードなどの構成が開示されている。
しかしながら、特許文献１では、具体的なドーパントについて開示がなされていない。特許文献２ではＶ族元素であるＰがドーパントとして開示されているが、Ｐを特許文献１にあるように３０μｍ以上拡散するためには、１３００℃程度の高温で長時間拡散する必要があり、生産性が悪いという問題がある。ｎ型ドーパントとして通常適用されているＡｓやＳｂといったＶ族元素では、拡散定数がさらに小さくなり拡散時間をさらに長くする必要が生じる。
また、特許文献３や特許文献４ではプロトン照射によるｎバッファ層の形成が開示されている。しかし、ドナーを生成し深い位置にｎバッファ層を形成するためには、多量のプロトンを高エネルギで照射する必要がある。このため、サイクロトロンによりプロトンを加速し照射する必要があり、コストが増加するという問題がある。
さらに、特許文献３や特許文献４では、ｎバッファ層を分離してアノードに比較的近い位置に形成した構成を開示している。この構成では、逆バイアス時にアノード側の電界が強くなり、耐圧の劣化を招くとともに、特に高耐圧のダイオードにおいては宇宙線耐量が低下するという問題が生じる。
特許文献５では、Ｓｅをｎバッファ層のドーパントとして適用している。ＳｅはＰと比較して拡散定数が大きく、低温で短時間の拡散で深いｎバッファ層を形成することが可能である。しかし、通常の場合、Ｓｅ原料を新たにラインに導入する必要があり、ライン汚染の問題が生じる恐れがある。また、Ｓｅのイオン打ち込みの設備などを導入する必要が生じる。
以上の問題に鑑みれば、発振現象を抑制したダイオードを低コストで提供することが好ましい。あるいは、耐圧特性や宇宙線耐性の優れたダイオードの構成を提供することが好ましい。またあるいは、ダイオードの製造においてライン汚染の心配の少ないデバイス構造を提供することが好ましい。
この発明は上述した事情に鑑みてなされたものであり、安価でありながら発振現象を抑制できる半導体装置およびその製造方法、並びに電力変換システムを提供することを目的とする。
上記課題を解決するため本発明の半導体装置にあっては、シリコン半導体基板の一方の面に形成されたアノード電極と、前記シリコン半導体基板の他方の面に形成されたカソード電極と、前記アノード電極に隣接して形成されたｐ型層と、前記カソード電極に隣接して形成され、Ｖ族元素を拡散してなるｎ型層と、前記ｐ型層と、前記ｎ型層との間に形成されたｎ-層と、前記ｎ-層と前記ｎ型層との間に形成され、酸素を含有するｎバッファ層と、を有し、前記カソード電極の前記ｎ型層側の面から前記アノード電極に向かう少なくとも３０μｍの幅の領域内の酸素濃度が１×１０17cm-3以上であるとともに、前記ｐ型層に接する箇所における前記ｎ-層の酸素濃度が３×１０17cm-3未満であり、前記ｎ型層の厚さは５０μｍ以上であり、前記カソード電極の前記ｎ型層側の面から前記アノード電極に向かう少なくとも３０μｍの幅の領域内の酸素濃度が３×１０ 17 cm -3 以上であるとともに１×１０ 18 cm -3 未満であることを特徴とする。
本発明の半導体装置およびその製造方法、並びに電力変換システムによれば、安価でありながら発振現象を抑制できる。
本発明の第１実施形態によるダイオードのアクティブ領域における（ａ）模式的断面図、および（ｂ）ｎ型キャリア濃度および酸素濃度分布図である。 第１実施形態によるダイオードのアクティブ領域における、（ａ）一製造工程の模式的断面図、および（ｂ）酸素濃度分布図である。 第１実施形態によるダイオードのアクティブ領域における、他の製造工程の模式的断面図である。 第１実施形態によるダイオードのアクティブ領域における、他の製造工程の模式的断面図である。 第１実施形態によるダイオードのアクティブ領域における、他の製造工程の模式的断面図である。 酸素濃度と酸素サーマルドナーｎ型キャリア濃度との関係を示す図である。 比較例によるダイオードのアクティブ領域における（ａ）模式的断面図、および（ｂ）ｎ型キャリア濃度および酸素濃度分布図である。 第１実施形態および比較例によるダイオードの小電流リカバリ時の電圧波形および電流波形を示す図である。 第２実施形態によるダイオードのアクティブ領域における模式的断面図である。 第３実施形態によるダイオードのアクティブ領域における（ａ）模式的断面図、および（ｂ）ｎ型キャリア濃度および酸素濃度分布図である。 第４実施形態によるダイオードのアクティブ領域における（ａ）模式的断面図、および（ｂ）ｎ型キャリア濃度および酸素濃度分布図である。 カソードｎ層１０４の厚さと歩留りとの関係を示す図である。 第５実施形態による電力変換システムのブロック図である。
［各実施形態の概要］
後述する各実施形態によるダイオードは、Ｓｉ（シリコン）半導体の一方の面にアノード電極、他方の面にカソード電極を具備しており、アノード電極に隣接してｐ型層（例えば図１（ａ）に示すアノードｐ層１０２）、カソード電極に隣接してｎ型層（例えば、図１（ａ）に示すカソードｎ層１０４）を具備している。ｎ型層はＶ族元素を含有することにより形成する。Ｖ族元素としては、Ｐ（リン）、Ａｓ（ヒ素），Ｓｂ（アンチモン）等が挙げられる。これらの元素はｎ型キャリアの活性化率が高く高濃度のｎ型層を形成することが可能となる。
このｎ型層に隣接して厚さ３０μｍ以上離れている領域にわたって連続して酸素を含有するｎバッファ層（例えば、図１（ａ）に示すｎバッファ層１０５）を具備している。このｎバッファ層のｎ型キャリア濃度がｎ-層（例えば、図１（ａ）のｎ-ドリフト層１０１）のキャリア濃度より高く、かつ１×１０15cm-3以下となっている。さらに、ｎ型層から３０μｍ離れた領域の酸素濃度を１×１０17cm-3以上１×１０18cm-3以下で、ｎ型層に隣接する領域の酸素濃度より高い値に設定する。さらに上述したｐ型層に隣接するｎ-層の酸素濃度は３×１０17cm-3未満に設定する。
後述する各実施形態の構成では、酸素サーマルドナーを生成しｎバッファ層を形成している。酸素の拡散係数は、Ｖ族元素であるＰと比較して２桁以上大きい。このため、短時間で深く拡散することが可能である。酸素は通常の拡散の雰囲気でも使用されており、酸素雰囲気中で熱処理することにより特別な装置を用いずに、各実施形態の構成のｎバッファ層を形成することができる。酸素サーマルドナーは８００℃以上の熱処理で消去し、４００〜６００℃の熱処理で生成する。このため、通常のダイオード形成工程で例えばｎ型層の活性化アニールや層間絶縁膜として形成するＢＰＳＧ(Boron Phosphorus Silicon Glass) 膜のデンシファイアニールとして８００℃〜１０００℃の熱処理で酸素サーマルドナーを消去した後、Ａｌなどの電極形成後のシンターとして４００℃〜５００℃でアニールして生成することで精度良くｎバッファのｎ型キャリア濃度を調整することが可能となる。
酸素サーマルドナーのキャリア濃度はｎ-層より大きく設定する必要がある。さらに、キャリアのライフタイムを確保するためには、ｎ型キャリア濃度は１×１０15cm-3以下に設定するのが望ましい。
酸素サーマルドナーのｎ型キャリア濃度は酸素濃度の約５乗に比例することが本発明者らの検討でわかっており、ｎ型層から３０μｍ離れた位置における酸素濃度を１×１０17cm-3以上１×１０18cm-3に設定することで、サーマルドナーによるｎ型キャリア濃度をｎ-層より大きく、かつ１×１０15cm-3にすることができる。
また、ｎ型層に隣接する酸素濃度を、ｎ型層から３０μｍ離れた領域より低くすることによりｎ型キャリア濃度の極小領域を形成することができる。リカバリ時にこの領域にホールをためることにより、テイル電流成分を確保し発振現象を抑制する効果を補強することができる。
各実施形態では、ｎバッファ層は、３０μｍ以上の領域まで連続して形成する。また、アノード側のｐ層近傍の酸素濃度を３×１０17cm-3未満し、この領域のｎ型キャリア濃度を低耐圧の素子を含めてｎ-層のレベルにしている。このため、逆バイアス時のこの部分の電界を低減でき、耐圧を確保するとともに宇宙線耐量特性を良好に保つことが可能となる。
以上の構成では、カソード側の酸素濃度がアノード側より高くなっている。前述したように酸素雰囲気中で熱処理すると酸素はウエハ両面から拡散する。このため、例えば、片面から研磨しこの面をアノード側とすることで、カソード側よりアノード側の酸素濃度を低減することが可能となる。また、カソード側も外方拡散によりカソード表面近傍の酸素濃度を低減することが可能となる。
ここで、酸素濃度が５×１０17cm-3以上１×１０18cm-3以下でアノード側に向かって濃度が減少する領域を少なくとも10μｍ以上にわたって設ける構成が、ダイオードのリカバリ時のリンギングを防止するのに効果的な構造となる。酸素濃度がこの領域で１×１０12cm-3から１×１０15cm-3の酸素ドナーを形成することが可能になり、さらに10μｍ以上の領域にわたってアノード側に向けて酸素ドナーによるｎバッファ層１０５のキャリア濃度勾配をつけることにより、リカバリ時の空乏化の速度を徐々に遅延することが可能になり、ソフトリカバリ化によるリンギング防止効果を高くすることができる。
このウエハを用いてダイオードを作製することにより、各実施形態の構成を形成することができる。この構成は上述のように発振現象を抑制する効果がある。また、酸素の拡散係数がＰと比較して大きいため短時間で形成することが可能であり生産性を向上し低コスト化することができる。また、拡散炉を用いて酸素雰囲気中で熱処理することにより、ライン汚染の心配なく製造することが可能となる。
また、別の構成として、ｎバッファ層を形成する酸素の拡散と同時にＰなどのＶ族元素を拡散しｎ層を形成する構造も有効である。この場合、酸素を含有するｎバッファ層をｎ層から３０μｍ以上の領域まで連続して形成する。この構成で、ｎ層の厚さを５０μｍ以上とすることで、特に１．７ｋＶ以下の耐圧のダイオードについては、ｎ-層とｎバッファ層の厚さを薄く保ったまま全体のウエハ厚を厚く保つことが可能となる。これにより、ダイオード製造工程中のウエハ破損などを防止することができ、歩留りを向上することが可能となる。また、ｎ層から３０μｍにおける酸素濃度を１×１０17cm-3以上１×１０18cm-3に設定することで、サーマルドナーによるｎ型キャリア濃度をｎ-層より大きく、かつ１×１０15cm-3以下にする。
さらに、アノード側のｐ層近傍の酸素濃度を３×１０17cm-3未満とし、この領域のｎ型キャリア濃度をｎ-層のレベルにしている。この構成でも、前述の構成と同様に、リカバリ時の発振現象の抑制に効果的であり、耐圧を確保するとともに宇宙線耐量特性を良好に保つことが可能となる。また、この構成では、ｎ層の形成を酸素拡散と同時に実施するため、工程を短縮することができる。
以下、各実施形態の詳細を図面に基づいて詳細に説明する。なお、実施形態を説明するための各図において対応する機能を有するものは同一の符号を付し、その繰り返しの説明は適宜省略する。また、以下の実施形態の説明では、特に必要なとき以外は同一又は同様な部分の説明は繰り返さずに適宜省略する。
［第１実施形態］
〈第１実施形態の構成〉
まず、図１（ａ），（ｂ）を参照して、好適な第１実施形態によるダイオードの構成について説明する。なお、図１（ａ）は、第１実施形態によるダイオード１のアクティブ領域の模式的断面図であり、図１（ｂ）はそのｎ型キャリア濃度および酸素濃度分布図である。図１（ａ）において、ターミネーション領域については図示を省略しているが、ターミネーション領域には、ｐ型ウェルと電極とをリング状に配置したＦＬＲ（Field Limiting Ring）型等の周知のターミネーション構造を適用するとよい。
図１（ａ）に示すように、第１実施形態によるダイオード１は、ｎ-ドリフト層１０１と、アノードｐ層１０２と、アノードｐ-層１０３と、カソードｎ層１０４と、酸素を含有するｎバッファ層１０５と、アノード電極１０６と、カソード電極１０７とを有している。
なお、以下の説明では製造工程の途中の段階を含めて、半導体層部分の全体をＳｉ基板１００と呼ぶ。Ｓｉ基板１００には、あらかじめ酸素を拡散している。例えば酸素雰囲気中で、１３００℃にて１５ｈ（１５時間）拡散した後、ウエハを数百μｍ研磨することにより、図１（ｂ）に示すような酸素濃度分布のウエハを作製することができる。また、両側から酸素拡散したウエハを半分に切断した後、切断面を研磨して作製してもよい。
図１（ａ）に示したｎ-ドリフト層１０１は、主としてｎ型Ｓｉからなる半導体層であって、イオン注入や拡散等により変性される前の、元のｎ型Ｓｉ基板のままの、主としてｎ型半導体領域からなるｎ型半導体層である。
カソードｎ層１０４は、Ｓｉ基板１００の裏面側であるカソード側に設けられ、ｎ-ドリフト層１０１やｎバッファ層１０５よりも高濃度のｎ型不純物領域からなるｎ型半導体層である。カソードｎ層１０４のｎ型不純物として、酸素ではない例えばＶ族の元素を含有する。Ｖ族元素としては、Ｐ、Ａｓ，Ｓｂなどが挙げられる。これらの元素は、活性化率をほぼ１００％とすることができるため、高濃度のｎ層を形成するのに適している。
ｎバッファ層１０５は、カソードｎ層１０４と、ｎ-ドリフト層１０１との間に設けられ、カソードｎ層１０４よりも低濃度でｎ-ドリフト層１０１よりも高濃度の、主として酸素サーマルドナーからなるｎ型半導体層である。かかる構成により、ＰＮ接合からカソード側への空乏層の伸びが抑制され、リンギングを抑制することが可能となる。
アノードｐ層１０２は、Ｓｉ基板１００の表面側（図中の上側）であるアノード側に局所的に設けられ、主としてｐ型不純物領域からなるｐ型半導体層である。アノードｐ-層１０３は、Ｓｉ基板１００の表面側であるアノード側であって、アノードｐ層１０２が設けられていない領域に設けられ、主としてアノードｐ層１０２よりも低濃度のｐ型不純物領域からなるｐ型半導体層である。
すなわち、Ｓｉ基板１００の表面側において、厚さが薄く低濃度のｐ型不純物領域層であるアノードｐ-層１０３が形成され、局所的に高濃度のｐ型不純物領域からなる厚さの厚いアノードｐ層１０２が設けられたウェル構造を有している。
本実施形態では、アクティブ領域（図１（ａ）に示されている領域）においてアノードｐ層１０２を局所的に配置したウェル構造を有しており、アノード電極１０６からのホール注入量を抑制しリカバリをソフト化するように、すなわち、リカバリ時の電圧の跳ね上がりを低減されるように構成されている。
図１（ａ）に示した、局所的に配置されたアノードｐ層１０２は、アノード側であるＳｉ基板１００の表面から見た平面視においては、ドット（円）状、ストライプ状等の形状で形成することができる。例えば、アノードｐ層１０２を、直径１０〜１００μｍの円形とし、この円の間の距離を１０-２００μｍにて配置することができる。アノードｐ層１０２の深さは３〜１０μｍ程度、ｐ型不純物のピーク濃度は１×１０17〜１×１０19ｃｍ-3程度にすることができる。なお、アノードｐ層１０２の不純物濃度や寸法は、ダイオードの耐圧、仕様により適宜設定される。
Ｓｉ基板１００の表面側において、アノードｐ層１０２が設けられた領域以外の領域には、アノードｐ層１０２よりも低濃度の、主としてｐ型不純物領域からなるアノードｐ-層１０３が形成されている。アノードｐ-層１０３のｐ型不純物のピーク濃度は１×１０15〜１×１０17ｃｍ-3程度にするのが好ましい。アノードｐ-層１０３を設けると、アノードｐ-層１０３がない場合と比べ、アノード電極１０６から流れるリーク電流を低減することができる。なお、このリーク電流が許容できる場合は、アノードｐ-層１０３を省略し、ｐ型半導体層として局所的に設けられたアノードｐ層１０２を適用するようにしてもよい。その場合は、アノードｐ-層１０３を形成するためのｐ型不純物のイオン注入工程等を省いて工程を簡略化することができる。
アノード電極１０６は、アノードｐ層１０２にオーミック接続された電極であり、カソード電極１０７は、カソードｎ層１０４にオーミック接続された電極である。
〈第１実施形態によるダイオードの製造方法〉
次に、本実施形態によるダイオード１の、アクティブ領域の構造の製造方法の一例について説明する。なお、ターミネーション領域の構造もアクティブ領域の構造と同時に作製するが、ターミネーション領域の構造の製造方法は従来のダイオードと同様であるので説明は簡略化する。
（基板の準備）
まず、ダイオード１を作製するためのＳｉ基板１００として、酸素を拡散したＳｉウエハを準備する。図２（ｂ）は、Ｓｉ基板１００における酸素濃度分布図である。Ｓｉウエハには、耐圧に応じた比抵抗を有するＦＺ（Floating Zone)ウエハを用いることができる。本実施形態では、ＦＺウエハのバルクをｎ-ドリフト層１０１とする。ＦＺウエハの比抵抗は、例えば３．３ｋＶの耐圧を有するダイオードでは２５０Ωｃｍ程度とする。
（アクティブ領域形成工程）
次に、Ｓｉ基板１００の表面全体に熱酸化により酸化膜（図示せず）を形成する。次に、アノードｐ-層１０３（図１（ａ）参照）を設ける領域であるアクティブ領域を形成するためのフォトリソグラフィ工程を行う。このフォトリソグラフィ工程では、Ｓｉ基板１００の表面にレジスト材料を塗布、露光、現像することで、アクティブ領域の全面が開口したレジストを形成する。なお、このとき、ターミネーション領域において、ｐ型ウェルを形成する領域もレジストを開口する。続いて、レジストの開口部に露出した酸化膜をウェットエッチングで除去し、レジストも除去する。この工程で、Ｓｉ基板１００の表面には、アクティブ領域の全面と、ターミネーション領域のｐ型ウェルを形成する領域とが開口した酸化膜が形成される。
（アノードｐ-層形成工程）
その後、図２（ａ）に示すように、熱酸化により、Ｓｉ基板１００の表面にインプラスルー酸化膜１０８を形成する。アクティブ領域形成工程で形成した酸化膜（図示せず）と、インプラスルー酸化膜１０８とからなる酸化膜の厚膜部とが重なった領域がマスクになる。そして、薄膜部であるインプラスルー酸化膜１０８越しに、アノードｐ-層１０３を形成するためのｐ型不純物をイオン注入する。これによって、アクティブ領域には、全面にｐ型不純物がイオン注入され、全面にアノードｐ-層１０３が形成される。
（アノードｐ層形成工程）
次に、図３に示すように、アノードｐ層１０２を形成するためのフォトリソグラフィ工程を行う。このフォトリソグラフィ工程では、Ｓｉ基板１００の表面にレジスト材料を塗布、露光、現像して、アクティブ領域のアノードｐ層１０２を形成する領域に開口を有するレジスト１０９を形成する。なお、この際、不図示のターミネーション領域において、ｐ型ウェルを形成する領域もレジストを開口する。その後、レジスト１０９をマスクとして、アノードｐ層１０２を形成するためのｐ型不純物をイオン注入する。このとき同時に、不図示のターミネーション領域のｐ型ウェルを形成する領域にもｐ型不純物のイオン注入が行われる。
次に、レジスト１０９を除去した後、高温アニールと酸化とを行うと、Ｓｉ基板１００は図４に示すようになる（なお、図４に示されているアノード電極１０６は、この段階では未だ生成されていない）。次に、図４に示すようにイオン注入したｐ型不純物を拡散させてアノードｐ層１０２及びアノードｐ-層１０３を形成すると共に、Ｓｉ基板１００の表面に形成されている酸化膜（不図示）を成長させる。
（カソードｎ層形成工程）
その後、Ｓｉ基板１００の裏面側（図中の下側）からウエハ全面に、カソードｎ層１０４を形成するためのｎ型不純物のイオン注入を順次に行う。ｎ型不純物としては、酸素ではない例えばＶ族原素を用いる。次に、不純物活性化アニール工程、すなわち注入されたｎ型不純物を８００〜１０００℃で活性化する工程で酸素サーマルドナーを消去することができる。また、該不純物活性化アニール工程の前にBPSGなどの層間絶縁膜（不図示）を形成してもよい。この層間絶縁膜を、８００〜１０００℃でデンシファイアニールすることによっても、ｎ型不純物を活性化するとともに酸素サーマルドナーを消去することができる。
（アノード電極・ｎバッファ層形成工程）
続いて、コンタクト部を形成するためのフォトリソグラフィ工程を行う。このフォトリソグラフィ工程では、レジスト材料を塗布、露光、現像して、アクティブ領域の全面に開口を有するレジスト（不図示）を形成する。
続いて、レジストの開口部に露出した酸化膜（不図示）をエッチングで除去し、レジストも除去する。その後、アノード電極１０６となる導電性材料からなる膜、例えば、ＡｌＳｉ膜をスパッタ又は蒸着で形成する。このアノード電極を４００〜５００℃でシンターする。この工程で酸素サーマルドナーを生成することにより精度よくｎバッファ層１０５のｎ型キャリア濃度を制御することができる。また、この工程以降の処理温度は４００℃以下とすることで、サーマルドナーが追加生成しないようにする。
そして、不図示のターミネーション領域におけるｐ型ウェル上に設けられる電極を形成するためのフォトリソグラフィ工程とエッチング工程を行う。これにより、ｐ型ウェル上の電極が形成される。このとき、図４に示すように、アクティブ領域の全面に形成されたままのＡｌＳｉ膜がアノード電極１０６となる。
次に、不図示のターミネーション領域に設けられる電極を加工するためのレジストを除去した後、ターミネーション領域に保護膜を形成する。保護膜の形成法としては、例えば、ポリイミドの前駆体材料と感光材料とを含有する溶液を塗布し、ターミネーション領域を露光して前駆体をポリイミド化することで、ターミネーション領域上にポリイミド保護膜を形成することができる。
以上で、アノード側の構造が完成する。
（カソード電極形成工程）
次に、図５に示すように、カソード側の構造を形成する。
まず、カソード側である裏面にカソード電極１０７を形成する。なお、カソード電極１０７は、金属等の適宜な導電性材料を用いて、アノード電極１０６と同様の方法で形成することができる。
その後、必要に応じて、ウエハ全域についてのキャリアのライフタイムを調整するために、裏面側（図中の下側）から電子線照射を行い、更に、電子線照射によるダメージ回復のためにアニール処理を行うようにしてもよい。
また、リカバリ時の損失を低減するために、アノード側にヘリウム（He）やプロトンを照射し３５０℃程度でアニール処理してもよい。この場合、酸素濃度が１×１０17cm-3以上の領域を中心に局所ライフタイムを短くすることにより、リカバリ期間の後半に残るキャリア量を低減でき効率的に損失を低減することができる。
（分割工程）
最後にウエハをダイシング等で分割してダイオード１のチップが完成する。
〈作製例〉
次に、本実施形態によるダイオード１を作製した作製例について説明する。
本作成例のダイオードは、Ｓｉ基板１００として酸素拡散したウエハを適用した。ここで、酸素サーマルドナー形成のためのアノード電極シンターとして４５０℃で０．５〜８ｈだけ熱処理し、酸素濃度とｎ型キャリア濃度の関係を調べた。図６に酸素濃度と酸素サーマルドナーｎ型キャリア濃度の関係を示す。この図から、両対数プロットの勾配は約５になっており、ｎ型キャリア濃度は酸素濃度のほぼ５乗に比例して生成していることがわかる。
また、この図から、酸素濃度１×１０17cm-3未満ではｎ型キャリア濃度は１×１０11cm-3以下であることがわかる。通常の３．３kVダイオードの場合、ｎ-層のｎ型キャリア濃度は１.８×１０13cm-3であるため、酸素濃度を１×１０17cm-3未満とすることで、この１／１０以下に抑えることができる。アノードｐ層近傍の酸素濃度を１×１０17cm-3未満とすることで耐圧などの特性を確保することが可能となる。本作成例については、３．３kVダイオードについてアノードｐ層１０２の近傍の酸素濃度について述べたが、低耐圧のダイオードの場合については、後述する他の実施形態において述べる。また、酸素濃度１×１０18cm-3以下では、ｎ型キャリア濃度を１×１０15cm-3以下にできることがわかる。本作成例では、熱処理時間を２ｈとしてダイオードを作製することにより、ｎバッファ層のｎ型キャリア濃度のピーク値を１×１０14cm-3とした。後述する比較例とダイオード特性を比較した。
〈比較例〉
ここで、本実施形態と比較するための比較例について説明する。
図７（ａ）は、比較例によるダイオード１Ｇのアクティブ領域の模式的断面図であり、図７（ｂ）はそのｎ型キャリア濃度および酸素濃度分布図である。
比較例のダイオード１Ｇは、酸素濃度が１×１０16cm-3のＦＺウエハを用いて、第１実施形態と同様の作製法で形成した。このため、酸素サーマルドナーは生成されない。上述した作成例のダイオード１の損失と、比較例のダイオード１Ｇの損失とは同等である。
〈第１実施形態の効果〉
図８に、作成例（実線）及び比較例（破線）のダイオードの、室温における小電流（定格電流Ｘ１／１０）リカバリ特性の電流波形及び電圧波形を示す。
この図から、比較例の波形で発振が観測されるのに対して、作成例の波形では発振が観測されないことがわかる。
この結果から、本実施形態による、酸素を含有するｎバッファ層を具備したダイオードの構成が低ノイズ化に極めて有効であることが確認できた。このダイオードを後述する実施形態の電力変換システム等に適用することで、電力変換システム等の信頼性が向上し、ＥＭＩ（Electromagnetic Interference）を低減させることができる。
以上のように、本実施形態によれば、カソード電極（１０７）のｎ型層（１０４）側の面からアノード電極（１０６）に向かう少なくとも３０μｍの幅の領域内の酸素濃度が１×１０17cm-3以上であるとともに、ｐ型層（１０２，１０３）に接する箇所におけるｎ-層（１０１）の酸素濃度が３×１０17cm-3未満にしたため、安価でありながら発振現象すなわちリンギングを抑制できる。
［第２実施形態］
次に、図９を参照して、好適な第２実施形態によるダイオードの構成について説明する。
なお、図９は、第２実施形態によるダイオード１Ａのアクティブ領域の模式的断面図である。ターミネーション領域については記載を省略しているが、第１実施形態と同様に、ｐ型ウェルと電極とをリング状に配置したＦＬＲ型等のターミネーション構造が用いられる。
図９に示すように、第２実施形態によるダイオード１Ａは、第１実施形態のダイオード１（図１参照）のアノードｐ層１０２およびアノードｐ-層１０３に代えて、ウェル構造を有しないアノードｐ層１１２が適用されている。すなわち、アノードｐ層１１２は、アノード側のアクティブ領域の全面に形成されている。他の構成については、第１実施形態と同様である。
本実施形態によるダイオード１Ａは、アノード電極１０６側のアクティブ領域上の全面にアノードｐ層１１２を形成するため、第１実施形態のようにアノードｐ層１０２（図１参照）を局所的に形成するためのフォトリソグラフィ工程が不要となり、アノードｐ-層１０３を形成するためのイオン注入の工程も省略できる。これにより、本実施形態は、第１実施形態のものと比較して、製造コストを低減できる。なお、他の工程については、第１実施形態と同様である。
［第３実施形態］
次に、図１０（ａ），（ｂ）を参照して、本発明の第３実施形態によるダイオードの構成について説明する。
なお、図１０（ａ）は、第３実施形態によるダイオード１Ｂのアクティブ領域の模式的断面図である。ターミネーション領域については記載を省略しているが、第１実施形態と同様に、ｐ型ウェルと電極とを配置したＦＬＲ型等のターミネーション構造が用いられる。また、図１０（ｂ）はそのｎ型キャリア濃度および酸素濃度分布図である。
図１０（ａ）に示すように、第３実施形態によるダイオード１Ｂは、第１実施形態のダイオード１（図１参照）のカソードｎ層１０４とｎバッファ層１０５との間に、第２ｎバッファ層１１０を有している。換言すれば、カソードｎ層１０４と、第２ｎバッファ層１１０とによって、カソードｎ層が２段階で形成されていると考えることができる。
本実施形態によるダイオード１Ｂを製造する場合は、アノードｐ層１０２を形成する前に、Ｖ族元素をカソード側にイオン注入し拡散する。この拡散はアノードｐ層１０２の拡散と同時に行ってもよい。この拡散により３μｍ以上の第２ｎバッファ層１１０を形成する。次に、アノードｐ層形成以降の工程を実行するが、これらは第１実施形態と同様であるため、説明を省略する。
上述のように、本実施形態によれば、カソードｎ層が２段階で形成されていると考えることができるため、裏面のキズに対する耐圧の劣化を防止することができる。このため、初めに形成するｎ層（図中のカソードｎ層１０４および第２ｎバッファ層１１０に形成されるｎ層）の厚さを３μｍ以上に設定することにより歩留りを高くダイオードを作製することが可能となる。
この構成では、図１０（ｂ）に示すように、カソードｎ層１０４のｎ型キャリア濃度は酸素濃度より高くすることが好ましい。これにより、カソード電極１０７とカソードｎ層１０４のコンタクト性能を良好に保つことが可能となる。また、第２ｎバッファ層１１０のｎ型キャリア濃度の最大値は、カソードｎ層１０４のｎ型キャリア濃度より低く、また酸素を含むｎバッファ層１０５のｎ型キャリア濃度より高くする。これにより、注入キャリアのリカバリ時の減少速度を抑制することができ、リンギングを効果的に抑制することができる。
さらに、図１０（ｂ）に示すように、第２ｎバッファ層１１０においては、ｎ型キャリア濃度を酸素濃度より低くするとよい。酸素サーマルドナーは、酸素濃度のおおよそ１×１０-4倍程度になるため、第２ｎバッファ層１１０の濃度を酸素濃度以下に抑えることにより、酸素を含むｎバッファ層１０５と第２ｎバッファ層１１０とのｎ型キャリア濃度の濃度差を小さくすることができ、リカバリ時の注入キャリア減少がスムーズになり、さらに効果的にリンギングを抑制することができる。
以上の記述をまとめると、本実施形態における濃度の順は以下のようになる。
カソードｎ層１０４のｎ型キャリア濃度＞カソードｎ層１０４の酸素濃度＞第２ｎバッファ層１１０のｎ型キャリア濃度の最大値＞酸素を含むｎバッファ層１０５のｎ型キャリア濃度＞ｎ-ドリフト層１０１のｎ型キャリア濃度。
以上のように、本実施形態によれば、ｎ型層（１０４）と、ｎバッファ層（１０５）との間に、Ｖ族元素を拡散してなる第２ｎバッファ層（１１０）を設け、第２ｎバッファ層（１１０）の酸素濃度は、第２ｎバッファ層（１１０）のｎ型キャリア濃度より高く、第２ｎバッファ層（１１０）のサーマルドナー濃度は、ｎ-層（１０１）のサーマルドナー濃度よりも高く、第２ｎバッファ層（１１０）のサーマルドナー濃度は、第２ｎバッファ層（１１０）のＶ族元素のｎ型キャリア濃度よりも低くした。これにより、発振現象すなわちリンギングをより効果的に抑制できる。
［第４実施形態］
〈実施形態の構成〉
次に、図１１（ａ），（ｂ）を参照して、本発明の第４実施形態によるダイオード（半導体装置）の構成について説明する。
なお、図１１（ａ）は、第４実施形態によるダイオード１Ｃ（半導体装置）のアクティブ領域の模式的断面図である。ターミネーション領域については記載を省略しているが、第１実施形態と同様に、ｐ型ウェルと電極とを配置したＦＬＲ型等のターミネーション構造が用いられる。また、図１１（ｂ）はそのｎ型キャリア濃度および酸素濃度分布図である。
本実施形態では、Ｓｉ基板１００（シリコン半導体基板）に形成されたｎ-ドリフト層１０１（ｎ-層）の抵抗率を１２０Ωcmとし、酸素の拡散と同時にカソードｎ層１０４（ｎ型層）のＰ拡散を実行している。図１１（ａ），（ｂ）に示すように、第４実施形態によるダイオード１Ｃは、高濃度のカソードｎ層１０４が５０μｍ以上形成されている。また、ｎバッファ層１０５内において、カソードｎ層１０４から３０μｍ離れた領域の酸素濃度が３×１０17cm-3以上、１×１０18cm-3以下になっている。これにより、酸素を含むｎバッファ層１０５の厚さを３０μｍ以上にできる。
また、ｎ-ドリフト層１０１のアノード側の酸素濃度は３×１０17cm-3未満になっている。本実施形態のｎ-ドリフト層１０１のｎ型キャリア濃度は３．７５×１０13cm-3である。前述したように、熱処理条件を適切に設定することにより（図６参照）、アノードｐ層１０２（ｐ型層）の近傍の酸素サーマルドナー量をｎ-ドリフト層１０１の１／１０以下にすることができる。したがって、１．７ｋＶ以下の低耐圧のダイオードについては、アノードｐ層近傍の酸素濃度を３×１０17cm-3未満にするのが好適となる。
本実施形態によるダイオード１Ｃは、酸素拡散前にシリコン（Ｓｉ）ウエハ上に燐ガラスをＣＶＤ法などで形成する。その後、酸素雰囲気で１３００℃にて２０時間熱処理する。このウエハの片面を切削し研磨することによりアノード面を形成する。また、Ｓｉウエハ両面に燐ガラスを形成して酸素雰囲気中で熱処理し真ん中で切断し切断面を研磨してもよい。次に、第１実施形態と同様に、アノードｐ-層１０３（ｐ型層）、アノードｐ層１０２を形成する。この構成ではカソードｎ層１０４はすでに形成されているため、次のカソードｎ層形成工程は省略し、アノード電極１０６、ｎバッファ層１０５形成工程を実施する。この際、ｎバッファ層形成１０５にはＢＰＳＧ（Boron Phosphorus Silicon Glass）等の層間膜のデンシファイアニールを適用するとよい。カソード電極形成以降の工程は、第１実施形態と同様である。
本実施形態によれば、カソードｎ層１０４を酸素拡散と同一の工程で実施できるため工程を短縮することができる。
本実施形態のような１．７ｋＶ以下の耐圧クラスのダイオードではｎ-ドリフト層１０１とｎバッファ層１０５の厚さの和が薄くなるため、本実施形態のようにカソードｎ層を厚くし、機械的強度を確保する構成が有効となる。耐圧１．７ｋＶのダイオードでは、耐圧の確保及びスイッチング損失の低減の観点から、ｎ-ドリフト層１０１とｎバッファ層１０５の厚さの和は約１８０μｍとするのが適切である。
本実施形態において、この厚さに対応してカソードｎ層１０４を形成した場合の、カソードｎ層１０４の厚さと前工程歩留りの関係を図１２に示す。この図から、カソードｎ層の厚さが５０μｍ未満になると歩留りの低下がおきることがわかる。このため、カソードｎ層１０４の厚さを５０μｍ以上とするのが効果的である。
〈実施形態の効果〉
以上のように、本実施形態の半導体装置（１Ｃ）は、ｎバッファ層（１０５）のｎ型キャリア濃度がｎ-層（１０１）のｎ型キャリア濃度より高く、かつ、１×１０15cm-3以下であり、カソード電極（１０７）のｎ型層（１０４）側の面からアノード電極（１０６）に向かう少なくとも３０μｍの幅の領域内の酸素濃度が１×１０17cm-3以上１×１０18cm-3以下であり、ｐ型層（１０２，１０３）に接する箇所におけるｎ-層（１０１）の酸素濃度が３×１０17cm-3未満であることを特徴とする。
これにより、第１実施形態と同様のリカバリ特性（図８参照）を実現でき、安価でありながら発振現象を抑制できる。
また、ｎバッファ層（１０５）は、少なくとも１０μｍ以上の領域にわたって、アノード側に向かって酸素濃度が減少する酸素濃度減少領域（１０５の全体）を有し、酸素濃度減少領域（１０５の全体）における酸素濃度は、５×１０17cm-3以上１×１０18cm-3以下である。
これにより、発振現象を一層抑制することができる。
また、本実施形態のダイオード１Ｃの製造方法は、酸素サーマルドナーを８００℃以上の熱処理で消去する過程と、アノード電極（１０６）を形成する過程と、４００℃以上の熱処理で酸素サーマルドナーを生成する過程と、を順次実行することを特徴とする。
これにより、精度良くｎバッファのｎ型キャリア濃度を調整することが可能となる。
また、本実施形態のダイオード１Ｃの製造方法は、シリコン半導体基板（１００）に対してＶ族元素を含む層を形成する過程と、シリコン半導体基板（１００）を、酸素を含む雰囲気で熱処理する過程と、Ｖ族元素と酸素とをシリコン半導体基板（１００）に同時に拡散する過程と、シリコン半導体基板（１００）の他方の面を切削する過程と、を順次実行することを特徴とする。
これにより、Ｖ族元素の拡散と、酸素の拡散とを同一の工程で実行できるため、工程を短縮することができる。
［第５実施形態］
次に、図１３を参照し、本発明の第５実施形態による電力変換システムについて説明する。
図１３は、第５実施形態による電力変換システム１０のブロック図である。
図１３に示すように、本実施形態による電力変換システム１０は、整流回路１２と、上アーム駆動回路１４Ｕと、下アーム駆動回路１４Ｄと、インバータ１６と、を有している。
整流回路１２は、交流電源２０２から供給された交流電圧を直流電圧に変換する。インバータ１６は、該直流電圧をＰＷＭ（Pulse Width Modulation）変調して誘導機や同期機などのモータ２０６に印加する。上下アーム駆動回路１４Ｕ，１４Ｄは、インバータ１６に含まれるＩＧＢＴ（Insulated Gate Bipolar Transistor）をドライブする。インバータ１６は、半導体スイッチング素子であるＩＧＢＴ２００ａ〜２００ｆを有し、これらＩＧＢＴ２００ａ〜２００ｆには、ダイオード２０１ａ〜２０１ｆが逆並列に接続されている。これらダイオード２０１ａ〜２０１ｆはフリーホイールダイオードとして動作する。
ダイオード２０１ａ〜２０１ｆは、上述した何れかの実施形態又は後述するそれらの変形例によるダイオードが適用される。インバータ１６においては、ＩＧＢＴ２００ａ〜２００ｃ（第１半導体スイッチング素子）とＩＧＢＴ２００ｄ〜２００ｆ（第２半導体スイッチング素子）とが、それぞれ１個ずつ組み合わされて２個直列に接続されている。従って、ＩＧＢＴとダイオードとの逆並列回路が２個直列に接続されて、それぞれ１相分のハーフブリッジ回路が構成されている。
ハーフブリッジ回路は交流の相数分、本実施形態では３相分備えられている。２個のＩＧＢＴ２００ａとＩＧＢＴ２００ｄとの直列接続点、すなわち２個の逆並列回路の直列接続点から、Ｕ相の交流電圧が出力される。同様に、他のハーフブリッジ回路の直列接続点から、それぞれＶ相及びＷ相の交流電圧が出力され、これら交流電圧は３相の交流電圧としてモータ２０６に印加され、これによってモータ２０６が駆動される。
上アーム側のＩＧＢＴ２００ａ〜２００ｃのコレクタは共通接続され、整流回路１２の直流高電位側と接続されている。また、下アーム側のＩＧＢＴ２００ｄ〜２００ｆのエミッタは共通接続され、整流回路１２のアース側と接続されている。上下アーム駆動回路１４Ｕ，１４Ｄは、ＩＧＢＴ２００ａ〜２００ｆのゲートに駆動信号を与え、これらＩＧＢＴをオン／オフ状態を制御することにより、インバータ１６に交流電圧を出力させる。
本実施形態によれば、上記第１〜第４実施形態によるダイオードをフリーホイールダイオードとして、ＩＧＢＴ２００ａ〜２００ｆに逆並列に接続したので、スイッチング時のリカバリ損失を低減できる。これにより、電力変換システム１０全体のエネルギ効率を向上させることができる。また、本発明のダイオードが低ノイズであるため、スイッチング動作が安定するとともに、ＥＭＩを低減することができる。
［変形例］
本発明は上述した実施形態に限定されるものではなく、種々の変形が可能である。上述した実施形態は本発明を理解しやすく説明するために例示したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について削除し、若しくは他の構成の追加・置換をすることが可能である。上記実施形態に対して可能な変形は、例えば以下のようなものである。
（１）本発明の半導体素子は、単体のダイオードに限られるものではなく、例えば逆導通型の半導体スイッチング素子に内蔵されたダイオードに本発明を適用してもよい。また、図１３に示した電力変換システム１０におけるＩＧＢＴ２００ａ〜２００ｆに代えて、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、接合型バイポーラトランジスタ、接合型ＦＥＴ、静電誘導型トランジスタ、ＧＴＯサイリスタ（Gate Turn Off Thyristor）などの半導体スイッチング素子を用いることができる。
１Ｃ ダイオード（半導体装置）
１００ Ｓｉ基板（シリコン半導体基板）
１０１ ｎ-ドリフト層（ｎ-層）
１０２ アノードｐ層（ｐ型層）
１０３ アノードｐ-層（ｐ型層）
１０４ カソードｎ層（ｎ型層）
１０５ ｎバッファ層（酸素濃度減少領域）
１０６ アノード電極
１０７ カソード電極
１１０ 第２ｎバッファ層
１１２ アノードｐ層
２００ａ〜２００ｃ ＩＧＢＴ（第１半導体スイッチング素子）
２００ａ〜２００ｆ ＩＧＢＴ（第２半導体スイッチング素子）
２０１ａ〜２０１ｆ ダイオード

Claims (11)

  1. シリコン半導体基板の一方の面に形成されたアノード電極と、
    前記シリコン半導体基板の他方の面に形成されたカソード電極と、
    前記アノード電極に隣接して形成されたｐ型層と、
    前記カソード電極に隣接して形成され、Ｖ族元素を拡散してなるｎ型層と、
    前記ｐ型層と、前記ｎ型層との間に形成されたｎ-層と、
    前記ｎ-層と前記ｎ型層との間に形成され、酸素を含有するｎバッファ層と、
    を有し、
    前記カソード電極の前記ｎ型層側の面から前記アノード電極に向かう少なくとも３０μｍの幅の領域内の酸素濃度が１×１０17cm-3以上であるとともに、
    前記ｐ型層に接する箇所における前記ｎ-層の酸素濃度が３×１０17cm-3未満であり、
    前記ｎ型層の厚さは５０μｍ以上であり、
    前記カソード電極の前記ｎ型層側の面から前記アノード電極に向かう少なくとも３０μｍの幅の領域内の酸素濃度が３×１０ 17 cm -3 以上であるとともに１×１０ 18 cm -3 未満である
    ことを特徴とする半導体装置。
  2. シリコン半導体基板の一方の面に形成されたアノード電極と、
    前記シリコン半導体基板の他方の面に形成されたカソード電極と、
    前記アノード電極に隣接して形成されたｐ型層と、
    前記カソード電極に隣接して形成され、Ｖ族元素を拡散してなるｎ型層と、
    前記ｐ型層と、前記ｎ型層との間に形成されたｎ - 層と、
    前記ｎ - 層と前記ｎ型層との間に形成され、酸素を含有するｎバッファ層と、
    を有し、
    前記カソード電極の前記ｎ型層側の面から前記アノード電極に向かう少なくとも３０μｍの幅の領域内の酸素濃度が１×１０ 17 cm -3 以上であるとともに、
    前記ｐ型層に接する箇所における前記ｎ - 層の酸素濃度が３×１０ 17 cm -3 未満であり、
    前記ｎ型層と、前記ｎバッファ層との間に、Ｖ族元素を拡散してなる第２ｎバッファ層を有し、
    前記第２ｎバッファ層の酸素濃度は、前記第２ｎバッファ層のｎ型キャリア濃度より高く、
    前記第２ｎバッファ層のサーマルドナー濃度は、前記ｎ-層のサーマルドナー濃度よりも高く、
    前記第２ｎバッファ層のサーマルドナー濃度は、前記第２ｎバッファ層のＶ族元素のｎ型キャリア濃度よりも低い
    ことを特徴とする半導体装置。
  3. 前記ｎバッファ層は、厚さ３０μｍ以上の領域にわたって連続して酸素を含有する
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記ｎバッファ層は、少なくとも１０μｍ以上の領域にわたって、アノード側に向かって酸素濃度が減少する酸素濃度減少領域を有し、
    前記酸素濃度減少領域における酸素濃度は、５×１０17cm-3以上１×１０18cm-3以下である
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記ｎバッファ層の、前記ｎ型層から３０μｍの位置の酸素濃度は、前記ｎ型層の酸素濃度よりも高い
    ことを特徴とする請求項３に記載の半導体装置。
  6. 前記ｎ型層と、前記ｎバッファ層との間に、Ｖ族元素を拡散してなる第２ｎバッファ層を有する
    ことを特徴とする請求項２に記載の半導体装置。
  7. 前記ｎ型層のｎ型キャリア濃度の最大値は、前記ｎ型層の酸素濃度よりも高く、
    前記第２ｎバッファ層のｎ型キャリア濃度の最大値は、前記ｎ型層の酸素濃度よりも低く、
    前記ｎバッファ層のｎ型キャリア濃度の最大値は前記第２ｎバッファ層のｎ型キャリア濃度の最大値よりも低く、
    前記ｎ-層のｎ型キャリア濃度の最大値は前記ｎバッファ層のｎ型キャリア濃度の最大値よりも低い
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記ｎ型層の厚さは５０μｍ以上である
    ことを特徴とする請求項３に記載の半導体装置。
  9. シリコン半導体基板の一方の面に形成されたアノード電極と、
    前記シリコン半導体基板の他方の面に形成されたカソード電極と、
    前記アノード電極に隣接して形成されたｐ型層と、
    前記カソード電極に隣接して形成され、Ｖ族元素を拡散してなるｎ型層と、
    前記ｐ型層と、前記ｎ型層との間に形成されたｎ-層と、
    前記ｎ-層と前記ｎ型層との間に形成され、厚さ３０μｍ以上の領域にわたって連続して酸素を含有するｎバッファ層と、
    を有し、
    前記ｎバッファ層のｎ型キャリア濃度が前記ｎ-層のｎ型キャリア濃度より高く、かつ、１×１０15cm-3以下であり、
    前記カソード電極の前記ｎ型層側の面から前記アノード電極に向かう少なくとも３０μｍの幅の領域内の酸素濃度が１×１０17cm-3以上１×１０18cm-3以下であり、
    前記ｐ型層に接する箇所における前記ｎ-層の酸素濃度が３×１０17cm-3未満であり、
    前記ｎ型層の厚さは５０μｍ以上であり、
    前記カソード電極の前記ｎ型層側の面から前記アノード電極に向かう少なくとも３０μｍの幅の領域内の酸素濃度が３×１０ 17 cm -3 以上であるとともに１×１０ 18 cm -3 未満である
    半導体装置を製造する、半導体装置の製造方法において、
    酸素サーマルドナーを８００℃以上の熱処理で消去する過程と、
    前記アノード電極を形成する過程と、
    ４００℃以上の熱処理で酸素サーマルドナーを生成する過程と、
    を順次実行することを特徴とする半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法であって、
    Ｖ族元素を含む層を形成し、酸素を含む雰囲気で熱処理し、Ｖ族元素と酸素とを同時に拡散し、その後、一方の面を削除する
    ことを特徴とする半導体装置の製造方法。
  11. 直列接続された第１半導体スイッチング素子および第２半導体スイッチング素子と、
    前記第１半導体スイッチング素子および前記第２半導体スイッチング素子にそれぞれ逆並列に接続されるダイオードと、
    を備えた電力変換システムであって、
    前記ダイオードが請求項１乃至８の何れか一項に記載の半導体装置である
    ことを特徴とする電力変換システム。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112889137A (zh) * 2018-09-03 2021-06-01 株式会社Uacj 半导体制造方法以及半导体制造装置
DE112021000055T5 (de) 2020-02-18 2022-06-30 Fuji Electric Co., Ltd. Halbleitervorrichtung
FR3115465A1 (fr) 2020-10-23 2022-04-29 Eove Système de contrôle de la micro-soufflante motorisée d’un appareil d’assistance respiratoire
JP2022112689A (ja) 2021-01-22 2022-08-03 株式会社 日立パワーデバイス 半導体装置の製造方法、半導体装置、半導体モジュールおよび電力変換装置
CN116153969A (zh) * 2023-03-03 2023-05-23 深圳吉华微特电子有限公司 抗单粒子烧毁高压快恢复二极管及其制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4013626C1 (en) 1990-04-27 1991-05-29 Eupec Europaeische Gesellschaft Fuer Leistungshalbleiter Mbh & Co Kg, 4788 Warstein, De Semiconductor component - with weakly-doped N(-) and more highly-doped N partial zones
DE4336663A1 (de) 1993-10-27 1995-05-04 Daimler Benz Ag Verfahren zum Herstellen einer Zonenfolge und mittels dieses Verfahrens herstellbare Diodenstruktur
KR100240872B1 (ko) * 1997-02-17 2000-01-15 윤종용 정전기 방전 보호 회로 및 그것을 구비하는 집적 회로
JP3860705B2 (ja) * 2000-03-31 2006-12-20 新電元工業株式会社 半導体装置
FR2808621B1 (fr) * 2000-05-05 2002-07-19 St Microelectronics Sa Composant monolithique a commande unique pour un pont mixte
JP2003007843A (ja) * 2001-06-20 2003-01-10 Toshiba Corp 半導体装置
WO2006125069A2 (en) * 2005-05-19 2006-11-23 Memc Electronic Materials, Inc. A high resistivity silicon structure and a process for the preparation thereof
JP5104314B2 (ja) 2005-11-14 2012-12-19 富士電機株式会社 半導体装置およびその製造方法
JP5076326B2 (ja) * 2006-01-31 2012-11-21 株式会社Ｓｕｍｃｏ シリコンウェーハおよびその製造方法
JP2007317768A (ja) * 2006-05-24 2007-12-06 Matsushita Electric Ind Co Ltd 光半導体装置およびその製造方法
JP2008251679A (ja) 2007-03-29 2008-10-16 Hitachi Ltd ダイオード
JP5074172B2 (ja) * 2007-12-21 2012-11-14 オンセミコンダクター・トレーディング・リミテッド メサ型半導体装置及びその製造方法
KR101794182B1 (ko) 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5636254B2 (ja) * 2009-12-15 2014-12-03 株式会社東芝 半導体装置
US8361893B2 (en) 2011-03-30 2013-01-29 Infineon Technologies Ag Semiconductor device and substrate with chalcogen doped region
DE102011113549B4 (de) 2011-09-15 2019-10-17 Infineon Technologies Ag Ein Halbleiterbauelement mit einer Feldstoppzone in einem Halbleiterkörper und ein Verfahren zur Herstellung einer Feldstoppzone in einem Halbleiterkörper
JP6073092B2 (ja) 2012-09-07 2017-02-01 株式会社 日立パワーデバイス ダイオード及び電力変換システム、並びにダイオードの製造方法
JP6227255B2 (ja) 2013-01-30 2017-11-08 株式会社 日立パワーデバイス ダイオード及びその製造方法
DE102014106594B4 (de) 2014-05-09 2022-05-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements
JP6268117B2 (ja) 2015-03-27 2018-01-24 株式会社日立製作所 半導体装置およびその製造方法、並びに電力変換システム

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