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JP6509147B2 - 電子デバイス - Google Patents

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Description

本発明は、電子デバイスに関する。
弾性波デバイス等の電子デバイスのパッケージング方法として、回路基板上にチップをフェースダウン実装し、チップの周りを封止部材で覆う方法が知られている。弾性波デバイスの集積化、小型化が求められている。特許文献１には、表面にそれぞれ弾性波素子が形成された２つの基板を、弾性波素子が空隙を介し対向するように、中間層を介し接合することが記載されている。
特表２００８−５４６２０７号公報
特許文献１のように、それぞれに弾性波素子等の機能部を形成した基板を積層する方法では、基板間の応力が問題となる。例えば、基板間の熱応力により基板に歪等が生じる。これにより、機能部の特性が劣化する。
本発明は、上記課題に鑑みなされたものであり、基板の歪を抑制することを目的とする。
本発明は、上面に第１機能部が設けられた第１基板と、前記第１基板の上面にバンプを介しフリップチップ実装され、下面に第２機能部が設けられた第２基板と、前記第１基板の上面上に設けられ、平面視において前記第２基板を囲みかつ前記第１基板と前記第２基板との間には設けられておらず、前記第１機能部と前記第２機能部とが空隙を介し設けられるように、前記第１機能部と前記第２機能部とを封止する封止部材と、を具備し、前記第１基板と前記第２基板とは線熱膨張係数が異なる基板であり、前記封止部材は、前記第１基板の上面に接合し、前記第２基板とは接合されておらず、前記第２基板は、前記第１基板と前記バンブのみを介し接合する電子デバイスである。
上記構成において、前記第１機能部は弾性波素子を含む構成とすることができる。
上記構成において、前記第２機能部は弾性波素子を含む構成とすることができる。
上記構成において、前記第２基板の上面および前記封止部材の上面にリッドが設けられ、前記リッドは前記第２基板の上面に接合せず、前記封止部材の上面に接合されている構成とすることができる。
上記構成において、前記第１基板の下面に設けられた端子と、前記端子と前記第１機能部とを接続する配線と、を具備する構成とすることができる。
上記構成において、前記封止部材は半田または樹脂である構成とすることができる。
上記構成において、共通端子と送信端子との間に接続された送信フィルタと、前記共通端子と受信端子との間に接続された受信フィルタと、を具備し、前記第１機能部は前記送信フィルタを含み、前記第２機能部は前記受信フィルタを含む構成とすることができる。
上記構成において、前記第１基板の下面に設けられた端子と、前記端子と前記第１機能部とを接続し、前記第１基板を貫通するビア配線と、を具備し、前記第１基板は、サファイア基板と、前記サファイア基板の上面に接合されたタンタル酸リチウム基板またはニオブ酸リチウム基板を有し、前記第１機能部は、前記タンタル酸リチウム基板またはニオブ酸リチウム基板の上面に設けられたＩＤＴを含む構成とすることができる。
上記構成において、前記第１基板の下面に設けられた端子と、前記端子と前記第１機能部とを接続し、前記第１基板の側面に設けられた配線と、を具備し、前記第１基板は、タンタル酸リチウム基板またはニオブ酸リチウム基板であり、前記第１機能部は、前記タンタル酸リチウム基板またはニオブ酸リチウム基板の上面に設けられたＩＤＴを含む構成とすることができる。
本発明によれば、基板の歪を抑制することができる。
図１は、実施例１に係る電子デバイスの断面図である。 図２（ａ）は、機能部１２の平面図、図２（ｂ）は機能部２２の断面図である。 図３は、実施例１における基板１０の平面図である。 図４は、実施例１における基板２０の平面図である。 図５は、実施例１における基板１０の下面の平面図である。 図６は、比較例１に係る電子デバイスの断面図である。 図７は、実施例１の変形例１に係る電子デバイスの断面図である。 図８（ａ）から図８（ｄ）は、実施例１の変形例１に係る電子デバイスの製造方法を示す断面図（その１）である。 図９（ａ）から図９（ｄ）は、実施例１の変形例１に係る電子デバイスの製造方法を示す断面図（その２）である。 図１０（ａ）から図１０（ｃ）は、実施例１の変形例１に係る電子デバイスの製造方法を示す断面図（その３）である。 図１１は、実施例１の変形例２に係る電子デバイスの断面図である。 図１２は、実施例１の変形例３に係る電子デバイスの断面図である。 図１３は、実施例２に係る電子デバイスの断面図である。 図１４は、実施例２の変形例１に係る電子デバイスの断面図である。 図１５は、実施例２の変形例２に係る電子デバイスの断面図である。 図１６は、実施例２の変形例３に係る電子デバイスの断面図である。 図１７は、実施例２の変形例４に係る電子デバイスの断面図である。 図１８（ａ）は、実施例２の変形例５に係る電子デバイスの断面図、図１８（ｂ）および図１８（ｃ）は図１８（ａ）のＡ−Ａ断面図である。 図１９は、実施例３に係る電子デバイスの断面図である。 図２０は、実施例４に係る電子デバイスの断面図である。 図２１は、実施例４の変形例１に係る電子デバイスの断面図である。
以下、図面を参照し本発明の実施例について説明する。
図１は、実施例１に係る電子デバイスの断面図である。図１に示すように、基板１０は支持基板１０ａと圧電基板１０ｂとを有する。支持基板１０ａは例えばサファイア基板、スピネル基板、アルミナ基板またはシリコン基板である。圧電基板１０ｂは、例えばタンタル酸リチウム基板またはニオブ酸リチウム基板である。圧電基板１０ｂは支持基板１０ａの上面に接合されている。圧電基板１０ｂと支持基板１０ａの接合面は平面であり平坦である。基板１０の下面に端子１４ａおよび１４ｂが設けられている。端子１４ａおよび１４ｂは、機能部１２および２２を外部と接続するためのフットパッドである。基板１０の上面に機能部１２および配線１８ａおよび１８ｂが設けられている。基板１０を貫通するビア配線１６ａから１６ｃが設けられている。端子１４ａおよび１４ｂ、ビア配線１６ａから１６ｃ、並びに配線１８ａおよび１８ｂは例えば銅層、アルミニウム層または金層等の金属層である。ビア配線１６ａおよび１６ｂは配線１８ａおよび１８ｂと端子１４ａおよび１４ｂを電気的に接続する。基板１０の上面の外縁には環状電極３６が設けられている。環状電極３６は、ニッケル層、銅層、アルミニウム層または金層等の金属層である。
基板２０の下面に機能部２２および配線２８ａおよび２８ｂが設けられている。基板２０は、例えばシリコン基板、ガラス基板等の絶縁基板または半導体基板である。配線２８ａおよび２８ｂは例えば銅層、アルミニウム層または金層等の金属層である。基板２０はバンプ３８ａおよび３８ｂを介し基板１０にフリップチップ実装（フェースダウン実装）されている。バンプ３８ａおよび３８ｂは、例えば金バンプ、半田バンプまたは銅バンプである。バンプ３８ａは配線２８ａと１８ａとを接合し、バンプ３８ｂは配線２８ｂと配線１８ｂとを接合する。
基板１０上に基板２０を囲むように封止部材３０が設けられている。封止部材３０は、例えば半田等の金属材料である。封止部材３０は、環状電極３６に接合されている。封止部材３０は基板２０の側面には接合されていない。基板２０の上面および封止部材３０の上面に平板状のリッド３２が設けられている。リッド３２は例えば金属板または絶縁板である。リッド３２および封止部材３０を覆うように保護膜３４が設けられている。保護膜３４は金属膜または絶縁膜である。
機能部１２および２２は空隙２５を介し対向している。空隙２５は、封止部材３０、基板１０、基板２０およびリッド３２により封止される。バンプ３８ａおよび３８ｂは空隙２５に囲まれている。
端子１４ａはビア配線１６ａおよび配線１８ａを介し機能部１２と電気的に接続されている。また、端子１４ａは、ビア配線１６ａ、配線１８ａ、バンプ３８ａおよび配線２８ａを介し機能部２２と電気的に接続されている。端子１４ｂはビア配線１６ｂおよび配線１８ｂを介し機能部１２と電気的に接続され、ビア配線１６ｂ、配線１８ｂ、バンプ３８ｂおよび配線２８ｂを介し機能部２２と電気的に接続されている。さらに、端子１４ｂはビア配線１６ｃを介し封止部材３０に電気的に接続されている。端子１４ｂにグランド電位を供給すると、封止部材３０は接地される。
図２（ａ）は、機能部１２の平面図、図２（ｂ）は機能部２２の断面図である。図２（ａ）に示すように、機能部１２は弾性表面波共振器である。基板１０上にＩＤＴ（Interdigital Transducer）４０と反射器４２が形成されている。ＩＤＴ４０は、互いに対向する１対の櫛型電極４０ａを有する。櫛型電極４０ａは、複数の電極指４０ｂと複数の電極指４０ｂを接続するバスバー４０ｃとを有する。反射器４２は、ＩＤＴ４０の両側に設けられている。ＩＤＴ４０が圧電基板１０ｂに弾性表面波を励振する。圧電基板１０ｂは、例えばタンタル酸リチウム基板またはニオブ酸リチウム基板である。ＩＤＴ４０および反射器４２は例えばアルミニウム膜または銅膜により形成される。
図２（ｂ）に示すように、機能部２２は圧電薄膜共振器である。基板２０上に圧電膜４６が設けられている。圧電膜４６を挟むように下部電極４４および上部電極４８が設けられている。下部電極４４と基板２０との間に空隙４５が形成されている。下部電極４４および上部電極４８は圧電膜４６内に、厚み縦振動モードの弾性波を励振する。以上のように、機能部１２および２２は弾性波を励振する。下部電極４４および上部電極４８は例えばルテニウム膜等の金属膜である。圧電膜４６は例えば窒化アルミニウム膜である。基板２０は絶縁基板または半導体基板である。
機能部１２および２２は、弾性波を励振する電極を含む。このため、弾性波を規制しないように、機能部１２および２２は空隙２５に覆われている。
以下、実施例１の各材料および寸法を例示する。支持基板１０ａは膜厚が１００μｍのサファイア基板である。圧電基板１０ｂは膜厚が２０μｍのタンタル酸リチウム基板である。支持基板１０ａの線熱膨張係数が圧電基板１０ｂより小さい場合、機能部１２の弾性波素子の周波数温度依存性が小さくなる。端子１４ａおよび１４ｂは支持基板１０ａ側から膜厚が２μｍの銅層、膜厚が５μｍのニッケル層、膜厚が０．５μｍの金層である。ビア配線は銅ビア配線である。環状電極３６は、膜厚が５μｍのニッケル層である。バンプ３８ａおよび３８ｂは金バンプである。基板２０はシリコン基板である。封止部材３０はＳｎＡｇ半田である。リッド３２は膜厚が１５μｍのコバール板である。保護膜３４は膜厚が１０μｍのニッケル層である。
図３は、実施例１における基板１０の平面図である。図３に示すように、基板１０上に複数の機能部１２、配線１８および環状電極３６が設けられている。機能部１２は、直列共振器Ｓ１１およびＳ１２と並列共振器Ｐ１１およびＰ１２を有する。配線１８上にバンプ３８が設けられている。基板１０内に配線１８に接続するビア配線１６が形成されている。破線は基板２０が実装される領域である。ビア配線１６のうち「Ａ」、「Ｔ」、「Ｒ」および「Ｇ」はそれぞれ共通端子、送信端子、受信端子およびグランド端子に接続されている。「Ｇａ」はグランド端子に接続されている。共通端子Ａと送信端子Ｔとの間に直列共振器Ｓ１１およびＳ１２が配線１８を介し直列に接続されている。共通端子Ａと送信端子Ｔとの間に並列共振器Ｐ１１およびＰ１２が配線１８を介し並列に接続されている。並列共振器Ｐ１１およびＰ１２は配線１８を介しグランド端子Ｇに接続されている。このように、基板１０には送信フィルタとしてラダー型フィルタが設けられている。
図４は、実施例１における基板２０の平面図である。図３との対応をわかり易くするため、基板２０の上から透視した平面図である。図４に示すように、基板２０上（図２では下面）に複数の機能部２２、配線２８およびバンプ３８が設けられている。バンプ３８のうち「Ａ」、「Ｒ」および「Ｇ」はそれぞれ共通端子、受信端子およびグランド端子に接続されている。共通端子Ａと受信端子Ｒとの間に直列共振器Ｓ２１からＳ２４が配線２８を介し直列に接続されている。共通端子Ａと受信端子Ｒとの間に並列共振器Ｐ２１からＰ２３が配線２８を介し並列に接続されている。並列共振器Ｐ２１からＰ２３は配線２８を介しグランド端子Ｇに接続されている。このように、基板２０には受信フィルタとしてラダー型フィルタが設けられている。
図５は、実施例１における基板１０の下面の平面図である。図３との対応をわかり易くするため、基板１０の上から透視した平面図である。基板１０の下面に端子１４が設けられている。端子１４のうち「Ａ」、「Ｔ」、「Ｒ」および「Ｇ」は、それぞれ共通端子、送信端子、受信端子およびグランド端子に相当する。共通端子Ａはビア配線１６を介し配線１８に電気的に接続され、さらにバンプ３８を介し配線２８に電気的に接続されている。送信端子Ｔはビア配線１６を介し配線１８に電気的に接続されている。受信端子Ｒはビア配線１６およびバンプ３８を介し配線２８に電気的に接続されている。グランド端子Ｇはビア配線１６を介し配線１８に電気的に接続され、さらにバンプ３８を介し配線２８に電気的に接続されている。一部のグランド端子Ｇａはビア配線１６を介し環状電極３６に電気的に接続されている。
以上のように、実施例１の電子デバイスは、共通端子Ａと送信端子Ｔとの間に接続された送信フィルタと、共通端子Ａと受信端子Ｒとの間に接続された受信フィルタと、を有するデュプレクサとして機能する。送信フィルタは、送信端子Ｔから入力された高周波信号のうち送信帯域の信号を共通端子Ａに通過させ、その他の信号を抑圧する。受信フィルタは、共通端子Ａから入力された高周波信号のうち受信帯域の信号を受信端子Ｒに通過させ、その他の信号を抑圧する。実施例１ではデュプレクサを例に説明したが、基板１０に設けられたフィルタと基板２０に設けられたフィルタとは接続されていなくてもよい。受信フィルタおよび送信フィルタとしてラダー型フィルタの例を説明したが、受信フィルタおよび送信フィルタのいずれか一方は多重モード型フィルタでもよい。
図６は、比較例１に係る電子デバイスの断面図である。図６に示すように、基板１０の上面に機能部１２、基板２０の下面に機能部２２が設けられている。基板１０と基板２０とは環状電極３６および中間層３９を用い接合されている。その他の構成は実施例１と同じであり説明を省略する。
比較例１では基板１０と基板２０とは中間層３９を介し対向しており、中間層３９により接合されている（領域Ａ）。このため、基板１０と２０との間に応力が加わり易くなる。例えば基板１０と２０との線熱膨張係数が異なると、基板１０と２０との熱応力が加わる。このため基板１０が歪む。基板１０が歪むと、機能部１２の特性の劣化等が生じる。一方、実施例１では、図１のように、基板１０と基板２０が対向している領域で、基板１０と２０が接合されているのはバンプ３８だけである。これにより、基板１０と２０との間に応力が加わり難くなる。よって、基板１０および２０の歪が小さくなる。実施例１では、基板２０に比較例１の図６の領域Ｂに相当する領域がない。よって、基板２０を小さくできる。さらに、比較例１では、基板１０と基板２０とをウエハ状態で接合する。一方、実施例１では、基板２０をチップ状態で基板１０上に実装できる。これにより、良品の基板２０のみを基板１０上に実装できる。よって、電子デバイスの歩留まりを向上できる。
実施例１によれば、基板１０（第１基板）の上面に、バンプ３８を介し基板２０（第２基板）がフリップチップ実装されている。封止部材３０は、基板１０の上面上に平面視において基板２０を囲むように設けられ、基板１０と２０との間には設けられていない。封止部材３０は、機能部１２（第１機能部）と機能部２２（第２機能部）とが空隙２５を介し設けられるように機能部１２と機能部２２とを封止している。このように、基板１０と２０との間に封止部材３０が設けられず、バンプ３８で基板１０と２０とが接合されている。これにより、特に基板１０に加わる応力が抑制でき、機能部１２の特性の劣化を抑制できる。
封止部材３０は基板１０の上面に接合し、基板２０の側面とは接合されていないことが好ましい。これにより、基板２０の応力が封止部材３０に加わることを抑制できる。このため、基板２０の応力が封止部材３０を介し基板１０に加わることを抑制できる。
基板２０の上面および封止部材３０の上面にリッド３２が設けられている。リッド３２は基板２０の上面に接合せず、封止部材３０の上面に接合されていることが好ましい。これにより、基板２０の応力がリッド３２を介し基板１０に加わることを抑制できる。
基板１０と２０とは線熱膨張係数が異なる基板である。よって、基板１０と２０との間に熱応力が加わり易い。そこで、封止部材３０を設けることで、基板１０と２０との間の熱応力を抑制できる。
機能部１２が弾性波共振器のような弾性波素子を含む場合、基板１０が歪むと機能部１２の特性が劣化し易い。そこで、封止部材３０を設けることで、機能部１２の特性の劣化を抑制できる。
機能部２２が弾性波素子を含む場合、基板２０が歪むと機能部２２の特性が劣化し易い。そこで、封止部材３０を設けることで、機能部２２の特性の劣化を抑制できる。
端子１４が基板１０の下面に設けられており、ビア配線１６等の配線が端子１４と機能部１２とを接続する。これにより、機能部１２と端子１４とを電気的に接続できる。
封止部材３０を金属材料とすることにより、機能部１２および２２をシールドすることができる。封止部材３０を半田とすることにより、封止部材３０を簡単に形成することができる。
機能部１２が受信フィルタを含み、機能部２２が送信フィルタを含んでもよいが、機能部１２は送信フィルタを含み、機能部２２は受信フィルタを含むことが好ましい。機能部１２および２２において発生した熱は、主に基板１０の下面から放出される。このため、基板１０に発熱の大きい送信フィルタを形成することで、基板１０を介した放熱が可能となる。
支持基板１０ａはサファイア基板であり、圧電基板１０ｂはタンタル酸リチウム基板またはニオブ酸リチウム基板であることが好ましい。サファイア基板は熱伝導性がよいため、放熱性に優れる。よって、サファイア基板を介しより効率的な放熱が可能となる。さらにサファイア基板は加工しやすいため、ビア配線１６を容易に形成することができる。
図７は、実施例１の変形例１に係る電子デバイスの断面図である。図７に示すように、環状電極３６下の圧電基板１０ｂが除去され、支持基板１０ａと環状電極３６との間に環状金属層３７が設けられている。環状金属層３７の膜厚は例えば圧電基板１０ｂと同じであり約２０μｍである。環状金属層３７は例えば銅層である。その他の構成は実施例１と同じであり説明を省略する。
圧電基板１０ｂは、支持基板１０ａに比べ熱伝導率が低い。このため、実施例１では、支持基板１０ａと封止部材３０との熱伝導が悪い。また、圧電基板１０ｂは脆いため、封止部材３０からの応力で破壊される可能性がある。実施例１の変形例１では、支持基板１０ａと封止部材３０とが環状金属層３７を介し接合されている。圧電基板１０ｂに対し環状金属層３７は熱伝導率が高い。このため、支持基板１０ａと封止部材３０との熱伝導を効率化できる。また、封止部材３０下の圧電基板１０ｂが除去されているため、圧電基板１０ｂの破壊を抑制できる。
図８（ａ）から図１０（ｃ）は、実施例１の変形例１に係る電子デバイスの製造方法を示す断面図である。図８（ａ）に示すように、支持基板１０ａの上面に圧電基板１０ｂの下面を接合する。この接合はウエハ状態で行なう。接合の方法としては、支持基板１０ａの上面と圧電基板１０ｂの下面とを活性化させて常温接合する方法、または接着剤で接合する方法等がある。
図８（ｂ）に示すように、圧電基板１０ｂに所望の開口５０を形成する。開口５０は、例えばパターニングされたフォトレジストをマスクにブラスト法を行なうことで形成する。ブラスト法以外にイオンミリング法またはウェットエッチング法を用いてもよい。
図８（ｃ）に示すように、圧電基板１０ｂおよび支持基板１０ａにビアホールを形成する。ビアホールは例えばレーザ光を照射して形成する。ビアホール内および開口５０内にシード層（不図示）を形成する。シード層に電流を供給し、電解めっき法を用いバイアホール内にビア配線１６、開口５０内に環状金属層３７を形成する。ビア配線１６および環状金属層３７を銅層とする場合、シード層は例えば基板１０側から膜厚が１００μｍのチタン膜および膜厚が２００μｍの銅層とすることができる。ＣＭＰ（Chemical Mechanical Polishing）法等を用い不要なめっき層を除去する。
図８（ｄ）に示すように、圧電基板１０ｂの上面に機能部１２および配線１８を形成する。機能部１２は例えば基板１０側からチタン膜およびアルミニウム膜である。配線１８は例えば基板１０側からチタン膜および金膜である。
図９（ａ）に示すように、環状金属層３７上に環状電極３６を形成する。環状電極３６は、例えば基板１０側からチタン膜およびニッケル膜であり、蒸着法およびリフトオフ法を用い形成する。図９（ｂ）に示すように、基板１０の下面を研磨または研削する。これにより、基板１０の下面からビア配線１６が露出する。
図９（ｃ）に示すように、ビア配線１６に接触するように、端子１４を形成する。例えば、基板１０の下面にシード層を形成する。シード層下に開口を有するフォトレジストを形成する。シード層に電流を供給し電解めっき法を用い開口内にめっき層を形成する。その後、めっき層以外のシード層を除去する。シード層は、例えば基板１０側からチタン膜および銅膜とすることができる。めっき層は、例えば基板１０側から銅層、ニッケル層および金層とすることができる。
図９（ｄ）に示すように、基板１０上に基板２０をフリップチップ実装する。基板２０は個片化後のチップであり、基板２０の下面に、バンプ３８として金スタッドバンプが形成されている。
図１０（ａ）に示すように、基板１０上に基板２０を覆うように半田板を配置する。半田板上にリッド３２を配置する。リッド３２で半田板を基板１０に押圧し半田板の融点以上に加熱する。これにより、半田板が溶融し封止部材３０が形成される。環状電極３６の上面は半田の濡れ性がよいため封止部材３０は環状電極３６を介し基板１０に接合する。基板２０の表面は半田の濡れ性がよくないため、封止部材３０は基板２０の側面に接触したとしても接合はしない。リッド３２は半田の濡れ性がよいため封止部材３０はリッド３２に接合する。リッド３２は基板２０の上面に接触するが接合しない。
図１０（ｂ）に示すように、基板１０の下面をフォトレジスト等の保護材５２で保護する。ダイシング法を用いリッド３２、封止部材３０および基板１０を切断する。図１０（ｃ）に示すように、封止部材３０の側面を覆うように保護膜３４を形成する。保護膜３４は例えばバレルめっき法を用い形成する。以上により実施例１の変形例１に係る電子デバイスが完成する。
図１１は、実施例１の変形例２に係る電子デバイスの断面図である。図１１に示すように、封止部材３０ａとして樹脂材料を用いている。環状電極は設けられていない。封止部材３０ａに接続するビア配線が形成されていない。その他の構成は実施例１と同じであり説明を省略する。実施例１の変形例２のように、封止部材は絶縁材料でもよい。
図１２は、実施例１の変形例３に係る電子デバイスの断面図である。図１２に示すように、環状電極は設けられていない。封止部材３０に接続するビア配線が形成されていない。その他の構成は実施例１と同じであり説明を省略する。実施例１の変形例３のように、封止部材３０が金属材料の場合でも封止部材３０は端子１４に接続されていなくてもよい。
図１３は、実施例２に係る電子デバイスの断面図である。図１３に示すように、基板１０ｃの上面に機能部１２ａが形成されている。機能部１２ａは図２（ｂ）のような圧電薄膜共振器である。その他の構成は実施例１の変形例３と同じであり説明を省略する。実施例２のように、圧電薄膜共振器が形成された基板１０ｃ上に圧電薄膜共振器が形成された基板２０をフリップチップ実装してもよい。
図１４は、実施例２の変形例１に係る電子デバイスの断面図である。図１４に示すように、基板１０上に基板６０がフリップチップ実装されている。基板６０は支持基板６０ａ上（図１４では下）に圧電基板６０ｂが接合されている。圧電基板６０ｂの下面に機能部６２として弾性表面波共振器が形成されている。その他の構成は実施例１の変形例３と同じであり説明を省略する。実施例２の変形例１のように、弾性表面波共振器が形成された基板１０上に弾性表面波共振器が形成された基板６０をフリップチップ実装してもよい。
図１５は、実施例２の変形例２に係る電子デバイスの断面図である。図１５に示すように、基板１０上に圧電基板６０ｃがフリップチップ実装されている。圧電基板６０ｃは圧電基板である。その他の構成は実施例２の変形例１と同じであり説明を省略する。実施例２変形例２のように、基板１０上に実装される基板は、支持基板を有さない圧電基板６０ｃでもよい。
図１６は、実施例２の変形例３に係る電子デバイスの断面図である。図１６に示すように、基板１０ｃ上に基板６０がフリップチップ実装されている。その他の構成は実施例２および実施例２の変形例１と同じであり説明を省略する。実施例２の変形例３のように、圧電薄膜共振器が形成された基板１０ｃ上に弾性表面波共振器が形成された基板６０をフリップチップ実装してもよい。
図１７は、実施例２の変形例４に係る電子デバイスの断面図である。図１７に示すように、圧電基板１０ｄ上に基板２０がフリップチップ実装されている。圧電基板１０ｄは、支持基板を有さない圧電基板である。その他の構成は実施例２および実施例１の変形例３と同じであり説明を省略する。実施例２の変形例４のように、基板２０を実装する基板は支持基板を有さない圧電基板でもよい。
図１８（ａ）は、実施例２の変形例５に係る電子デバイスの断面図、図１８（ｂ）および図１８（ｃ）は図１８（ａ）のＡ−Ａ断面図である。図１８（ａ）に示すように、封止部材３０ａが樹脂部材である。圧電基板１０ｄの側面に配線７４が設けられている。配線７４は端子１４と配線１８とを電気的に接続する。図１８（ｂ）に示すように、側面には溝７６が設けられ、溝７６に沿って配線７４が形成されている。配線７４は例えば銅層または金層等の金属層である。図１８（ｃ）に示すように、溝７６は形成されていなくてもよい。その他の構成は実施例２の変形例４と同じであり説明を省略する。
実施例２の変形例４では、圧電基板１０ｄにビア配線１６を形成している。圧電基板１０ｄがタンタル酸リチウム基板またはニオブ酸リチウム基板である場合、圧電基板１０ｄを貫通するビアホールを形成することは難しい。そこで、実施例２の変形例５のように、端子１４と機能部１２とを接続する配線７４を基板１０の側面に設けることが好ましい。
実施例２およびその変形例のように、第１機能部は、弾性表面波共振器および圧電薄膜共振器のいずれでもよい。第２機能部は、弾性表面波共振器および圧電薄膜共振器のいずれでもよい。また、弾性表面波共振器は、弾性境界波共振器またはラブ波共振器でもよい。
図１９は、実施例３に係る電子デバイスの断面図である。図１９に示すように、基板１０上に複数の機能部として複数のフィルタが形成されている。基板１０上に基板２０および６０が実装されている。基板２０には機能部２２としてフィルタが形成されている。基板６０には、機能部６２としてフィルタが形成されている。その他の構成は実施例１と同じであり説明を省略する。実施例３のように、基板１０上に複数の基板２０および６０をフリップチップ実装し、基板２０および６０を囲むように封止部材３０を設けてもよい。また、基板１０には複数のフィルタが形成されていてもよい。これにより、クワッドプレクサ等のマルチプレクサを実現できる。
図２０は、実施例４に係る電子デバイスの断面図である。図２０に示すように、基板１０上に基板７０がフリップチップ実装されている。基板７０の下面には機能部７２および配線７８が設けられている。基板７０は例えばシリコン基板等の半導体基板である。機能部７２は例えばローノイズアンプ等のアンプである。機能部１２は例えば受信フィルタであり、機能部７２のローノイズアンプは受信フィルタが出力した高周波信号を増幅する。その他の構成は実施例１と同じであり説明を省略する。
図２１は、実施例４の変形例１に係る電子デバイスの断面図である。図２１に示すように、基板１０上に複数の機能部１２として、複数のフィルタまたは複数のデュプレクサが設けられている。基板７０がフリップチップ実装されている。基板７０の下面には機能部７２ａおよび配線７８が設けられている。基板７０は例えばシリコン基板等の半導体基板である。機能部７２ａは例えばスイッチである。機能部７２ａのスイッチは、例えば機能部１２の複数のフィルタまたは複数のデュプレクサの１つをアンテナに接続する。その他の構成は実施例４と同じであり説明を省略する。
実施例４およびその変形例のように、機能部は弾性波共振器以外でもよい。例えば、機能部は、アンプおよび／またはスイッチのような能動素子でもよい。また、機能部は、インダクタおよび／またはキャパシタ等の受動素子でもよい。実施例１から４およびその変形例において第１機能部と第２機能部が上下に対向する例を示したが、第１機能部と第２機能部とは空隙を介し設けられていればよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０、１０ｃ、２０、６０，７０ 基板
１０ａ、６０ａ 支持基板
１０ｂ、１０ｄ、６０ｂ、６０ｃ 圧電基板
１２、１２ａ、２２、６２、７２ 機能部
１６、１６ａ−１６ｃ ビア配線
３０、３０ａ 封止部材
３２ リッド
３８、３８ａ、３８ｂ バンプ

Claims (10)

  1. 上面に第１機能部が設けられた第１基板と、
    前記第１基板の上面にバンプを介しフリップチップ実装され、下面に第２機能部が設けられた第２基板と、
    前記第１基板の上面上に設けられ、平面視において前記第２基板を囲みかつ前記第１基板と前記第２基板との間には設けられておらず、前記第１機能部と前記第２機能部とが空隙を介し設けられるように、前記第１機能部と前記第２機能部とを封止する封止部材と、
    を具備し、
    前記第１基板と前記第２基板とは線熱膨張係数が異なる基板であり、
    前記封止部材は、前記第１基板の上面に接合し、前記第２基板とは接合されておらず、
    前記第２基板は、前記第１基板と前記バンブのみを介し接合する電子デバイス。
  2. 前記第１機能部は弾性波素子を含む請求項１記載の電子デバイス。
  3. 前記第２機能部は弾性波素子を含む請求項２記載の電子デバイス。
  4. 前記第２基板の上面および前記封止部材の上面にリッドが設けられ、
    前記リッドは前記第２基板の上面に接合せず、前記封止部材の上面に接合されている請求項１から３のいずれか一項記載の電子デバイス。
  5. 前記第１基板の下面に設けられた端子と、
    前記端子と前記第１機能部とを接続する配線と、
    を具備する請求項１から４のいずれか一項記載の電子デバイス。
  6. 前記封止部材は半田または樹脂である請求項１から５のいずれか一項記載の電子デバイス。
  7. 共通端子と送信端子との間に接続された送信フィルタと、
    前記共通端子と受信端子との間に接続された受信フィルタと、
    を具備し、
    前記第１機能部は前記送信フィルタを含み、
    前記第２機能部は前記受信フィルタを含む請求項１から６のいずれか一項記載の電子デバイス。
  8. 前記第１基板の下面に設けられた端子と、
    前記端子と前記第１機能部とを接続し、前記第１基板を貫通するビア配線と、
    を具備し、
    前記第１基板は、サファイア基板と、前記サファイア基板の上面に接合されたタンタル酸リチウム基板またはニオブ酸リチウム基板を有し、
    前記第１機能部は、前記タンタル酸リチウム基板またはニオブ酸リチウム基板の上面に設けられたＩＤＴを含む請求項１から７のいずれか一項記載の電子デバイス。
  9. 前記第１基板の下面に設けられた端子と、
    前記端子と前記第１機能部とを接続し、前記第１基板の側面に設けられた配線と、
    を具備し、
    前記第１基板は、タンタル酸リチウム基板またはニオブ酸リチウム基板であり、
    前記第１機能部は、前記タンタル酸リチウム基板またはニオブ酸リチウム基板の上面に設けられたＩＤＴを含む請求項１から７のいずれか一項記載の電子デバイス。
  10. 前記第２基板は、前記封止部材に接触する請求項１から９のいずれか一項記載の電子デバイス。
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