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JP6501606B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、光を受光する撮像部を備える半導体装置に適用して有効な技術に関する。
特開２００６−１９１４６５号公報（特許文献１）には、信号処理デバイス上に固体撮像素子を積層配置した電子機器において、信号処理デバイスの裏面にペルチェ素子を介してヒートシンクを設ける技術が記載されている。
特開平７−２８３３４９号公報（特許文献２）には、パッケージの上面に放熱ブロックを取り付けることが困難な半導体装置において、パッケージの下面側に放熱ブロックを取り付ける技術が記載されている。
特開２００６−１９１４６５号公報 特開平７−２８３３４９号公報
例えば、半導体装置のパッケージ構造体としては、配線基板上に半導体チップを搭載し、ワイヤによって、半導体チップの表面に形成されているパッドと配線基板の上面に形成されている端子とを電気的に接続し、半導体チップを樹脂（レジン）で封止するとともに、配線基板の下面にボール端子を設けるＢＧＡ（Ball Grid Array）が主流である。
ところが、半導体チップの表面に光を受光する撮像部が設けられている半導体装置においては、通常の半導体装置に比べて、パッケージ構造体の平坦性および放熱性の要求が厳しく、ＢＧＡでは対応することが困難な状況にある。すなわち、半導体チップの表面に光を受光する撮像部が設けられている半導体装置においては、撮像部の機能を確保しながら、パッケージ構造体の平坦性および放熱性を向上するため、パッケージ構造体に対する工夫が必要とされる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置では、絶縁基材に設けられたキャビティ内に、撮像部を有する半導体チップを配置し、かつ、絶縁基材を実装基板上に配置する。そして、実装基板には、貫通部が設けられており、この貫通部には、絶縁基材と接続する伝熱部材が挿入されており、実装基板の下面側には、伝熱部材と接続する放熱部材が設けられている。
一実施の形態によれば、撮像機能を有する半導体装置の信頼性を向上することができる。
パッケージ形態がＢＧＡである一般的な半導体装置を示す断面図である。 実施の形態における半導体装置の外観構成を示す模式図であり、（ａ）は、実装基板の上面側から見た図であり、（ｂ）は、実装基板の下面側から見た図である。 実施の形態における半導体装置の断面構造を示す断面図である。 パッケージ体の内部構造を示す断面図である。 実施の形態におけるパッケージ体を上面から見た上面図である。 実施の形態におけるパッケージ体を下面から見た下面図である。 図６の一部領域を拡大して示す模式図である。 実施の形態における実装基板を上面から見た上面図である。 実施の形態におけるパッケージ体の一断面を示す断面図である。 実施の形態における実装基板の一断面を示す断面図である。 図９に示すパッケージ体を、図１０に示す実装基板上に搭載した状態を示す断面図である。 図１１の一部領域を拡大して示す図である。 実施の形態における半導体装置の平面構成を示す平面図である。 実施の形態における半導体装置の製造工程の流れを示すフローチャートである。 （ａ）〜（ｃ）は、実装基板の上面の一部分からパッケージ体の側面の一部分にわたって、サイドフィルを塗布する工程を模式的に示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
本実施の形態における技術的思想は、撮像機能を有する半導体装置に幅広く適用可能であり、一例として、ホログラフィックメモリの構成要素となる半導体装置に適用する例について説明する。
＜ホログラフィックメモリの原理＞
ホログラフィックメモリは、記録媒体の厚さ方向まで記録に用いる「３次元記録（体積記録）」と、２次元的に配列したデータを一括して記録・再生できる「並列処理性」によって、従来の平面ビット型記録方式では実現困難な大容量記録（〜Ｔｂｉｔ／ｃｍ３）と高転送レート（〜Ｇｂｐｓ）を実現することができる。
ホログラフィックメモリは、例えば、信号光と参照光の他に、２次元データを信号光に乗せるための空間光変調器（Spatial Light Modulator）と、光を結像やフーリエ変換するためのレンズと、２次元データを受光するための受光装置（撮像機能を有する半導体装置）などから構成される。
ホログラフィックメモリの記録時には、２次元データに対応して信号光の振幅や位相を空間光変調器で変調し、この変調された信号光を記録媒体に入射させるとともに、何の情報も持たない参照光も記録媒体に入射させる。このとき、記録媒体内では、信号光と参照光との干渉により干渉縞が形成され、この干渉縞に対応した回折格子が形成される。この回折格子が形成された記録媒体がホログラフィであり、これによって、情報の記録が行なわれることになる。
一方、ホログラフィックメモリの再生時には、記録時に使用した参照光が用いられる。具体的には、回折格子が形成された記録媒体であるホログラフィに参照光を入射すると、記録媒体に形成されている回折格子によって、元の信号光の破面と同じ波面を有する回折光（再生光）が生じ、この回折光を受光装置で受光することにより、元の２次元データを読み取ることができる。
このようなホログラフィックメモリの利点は、記録媒体内において、結晶の同じ位置に重ねて異なるデータを記録し、独立に再生することができる点にある。これは、多重記録と呼ばれ、ブラッグ回折という厚いホログラム（体積ホログラム）に特有の現象を利用したものである。
例えば、ＣＤ（Compact Disk）やＤＶＤ（Digital Video Disk）に代表されるビット記録方式において、個々のデータは、記録媒体の局所位置に記録される。つまり、ビット記録方式では、１つのビットに対し、１つの記憶領域が対応している。
これに対し、ホログラフィックメモリでは、１つのビットは、記録媒体の全領域に広がって記録されているということができる。このため、ホログラフィックメモリは、ビット記録方式に比べて、記録媒体の一部の破損によるデータの損失が少ない利点を得ることができる。これは、ホログラフィックメモリにおいて、情報が信号光と参照光との干渉縞に対応した回折格子として、記録媒体の結晶全体に記録されており、再生光は、回折格子からの回折光の干渉の結果として現れるからである。
ここで、参照光を記録媒体に照射したとき、結晶全体に広がる回折格子で生じた回折光がうまく同位相で重ね合わされるかどうかを決める条件は、ブラッグ条件と呼ばれる。一般的に、記録時と同じ状態（波長・入射角度）の参照光を再生時に使用すれば、ブラッグ条件は、自動的に満たされて、信号光が回折してくる。ところが、再生時に使用する参照光の角度や波長を変化させると、ブラッグ条件が満たされなくなり、信号光は回折（再生）されなくなってしまう。このことから、ホログラフィックメモリにおいては、再生時の参照光の入射角度を記録時の参照光の入射角度と一致させることが重要であることがわかる。すなわち、ホログラフィックメモリでは、再生時の参照光の入射角度と記録時の参照光の入射角度とを同一にする高い精度が必要となるのである。
ここで、ホログラフィックメモリでは、ブラッグ回折の性質を利用することにより、多数の情報を結晶の同じ部分に重ねて記録することができる（多重記録）。例えば、参照光の入射角度をθ０として、１枚目のホログラムを記録すると、１枚目のホログラムからの回折光強度は、参照光の入射角度θ０からのずれに対し、ある程度のずれ量（Δθ）で一度ゼロに落ちる。つまり、参照光の入射角度がθ０＋Δθとなると、１枚目のホログラムの情報はまったく回折してこなくなる。したがって、参照光の入射角度がθ０＋Δθとなる状態に対して、２枚目のホログラムを記録することにより、１枚目のホログラムとは独立に２枚目のホログラムの情報を記録することができる。このことから、同様に、ｍ枚目のデータを参照光の入射角度θ０＋ｍΔθで記録すれば、記録媒体の同じ領域にデータを多重記録することができることになる。例えば、波長が５３２ｎｍで、信号光と参照光とのなす角度が９０°として、厚さ１ｃｍの結晶全体にホログラムを形成すると、Δθは、０．００２°である。このことから、Δθは、非常に小さな値となるため、特に、ホログラフィックメモリにおいて、多重記録する場合においては、参照光の入射角度を高精度に決定する必要がある。別の見方をすれば、再生時にホログラムからの回折光を受光する半導体装置には、高精度の平坦性が要求されるということもできる。なぜなら、参照光の入射角度を高精度に決定しても、ホログラムからの回折光を受光する半導体装置の平坦性がばらつく場合には、参照光の入射角度がばらつくことと等価となるからである。したがって、例えば、半導体装置の平坦性が低下すると、ホログラフィックメモリの再生に悪影響を及ぼすことになる。このため、ホログラフィックメモリの受光装置として使用される半導体装置には、高精度の平坦性が要求されるのである。
そこで、本実施の形態では、一般的な半導体装置のパッケージ構造を改良して、ホログラフィックメモリへの使用に適した工夫を施している。
以下では、まず、一般的な半導体装置において、ホログラフィックメモリへの適用に際しての改善の検討を行ない、その後、この改善の検討に基づいて工夫を施した本実施の形態における半導体装置について説明することにする。
＜改善の検討＞
図１は、パッケージ形態がＢＧＡである一般的な半導体装置を示す断面図である。図１に示すように、一般的な半導体装置ＳＡ（Ｐ）は、実装基板ＭＢを有しており、この実装基板ＭＢ上にパッケージ体ＰＫＧ（Ｐ）が搭載されている。このパッケージ体ＰＫＧ（Ｐ）は、配線基板ＷＢを有し、配線基板ＷＢの下面に半田ボールＳＢが形成され、かつ、配線基板ＷＢの上面に端子が形成されているとともに半導体チップＣＨＰが搭載されている。そして、半導体チップＣＨＰのパッドと端子とがワイヤＷで電気的に接続されている。さらに、パッケージ体ＰＫＧ（Ｐ）においては、半導体チップＣＨＰおよびワイヤＷを覆うように樹脂からなる封止体ＭＲが形成されており、この封止体ＭＲ上に伝熱部材ＨＴＭを介してヒートシンクＨＳが搭載されている。
このように構成されている半導体装置ＳＡ（Ｐ）をホログラフィックメモリの構成要素となる半導体装置に適用することを考えると、以下に示す検討事項１が存在する。
例えば、ホログラフィックメモリの構成要素となる半導体装置において、半導体装置の内部に配置される半導体チップは、撮像機能を有する。具体的に、図１において、半導体チップＣＨＰの表面側に光を受光する撮像部が形成されていることになる。ところが、図１に示す半導体装置ＳＡ（Ｐ）においては、半導体チップＣＨＰの表面が封止体ＭＲで覆われているとともに、半導体チップＣＨＰの上方にヒートシンクＨＳが搭載されている。したがって、図１に示す半導体装置ＳＡ（Ｐ）では、外部から半導体チップＣＨＰの表面に形成されている撮像部に光を入射させることができないことになる。つまり、図１に示す半導体装置ＳＡ（Ｐ）をホログラフィックメモリの構成要素とするためには、まず、半導体チップＣＨＰの表面に形成されている撮像部に外部からの光を入射可能な構成とする工夫を施す必要がある。この点が検討事項１である。
次に、パッケージ形態がＢＧＡであるパッケージ体ＰＫＧ（Ｐ）においては、パッケージ体ＰＫＧ（Ｐ）の下面に半田ボールＳＢが設けられており、この半田ボールＳＢを介して、パッケージ体ＰＫＧ（Ｐ）と実装基板ＭＢとが接続されることになる。ここで、パッケージ体ＰＫＧ（Ｐ）と実装基板ＭＢとを接続している複数の半田ボールＳＢには、パッケージ体ＰＫＧ（Ｐ）およびヒートシンクＨＳによる荷重が加わるため、半田ボールＳＢが変形しやすくなる。言い換えれば、半田ボールＳＢは潰れやすく、かつ、半田ボールＳＢの潰れ方にはばらつきが存在するため、パッケージ体ＰＫＧ（Ｐ）が傾きやすくなり、高精度な平坦性を確保することが困難となる。つまり、上述したように、ホログラフィックメモリの構成要素となる半導体装置においては、高精度の平坦性が要求されるが、ＢＧＡからなるパッケージ体ＰＫＧ（Ｐ）では、高精度の平坦性を確保することが難しい。
さらに、図１に示すパッケージ体ＰＫＧ（Ｐ）においては、配線基板ＷＢ上に封止体ＭＲが形成されている。この場合、配線基板ＷＢと封止体ＭＲとは異なる材料から形成されているため、配線基板ＷＢの線膨張係数と封止体ＭＲ（樹脂）との線膨張係数とが相違する結果、パッケージ体ＰＫＧ（Ｐ）に反りが発生し、パッケージ体ＰＫＧ（Ｐ）の平坦性が劣化することになる。すなわち、ホログラフィックメモリの構成要素として適用するためには、高精度の平坦性が要求されるが、図１に示す半導体装置ＳＡ（Ｐ）では、半田ボールＳＢに起因する第１要因と、配線基板ＷＢの線膨張係数と封止体ＭＲ（樹脂）との線膨張係数とが相違に起因する第２要因とによって、高精度の平坦性を確保することが難しいのである。この結果、図１に示す半導体装置ＳＡ（Ｐ）をホログラフィックメモリの構成要素として適用するためには第１要因と第２要因とを克服する工夫が必要となる。この点が検討事項２である。
以上のことから、図１に示す半導体装置ＳＡ（Ｐ）をホログラフィックメモリの構成要素として適用するためには、半導体装置ＳＡ（Ｐ）を改良する必要があり、特に、上述した検討事項１および検討事項２を考慮した工夫が必要となる。そこで、本実施の形態では、ホログラフィックメモリへの適用に適した半導体装置を提供する工夫を施している。具体的に、本実施の形態における半導体装置では、上述した検討事項１および検討事項２を考慮した工夫を施している。以下に、この工夫を施した本実施の形態における半導体装置について説明することにする。
＜半導体装置の構成＞
図２は、本実施の形態における半導体装置ＳＡ１の外観構成を示す模式図である。特に、（ａ）は、実装基板ＭＢの上面側から見た図であり、（ｂ）は、実装基板ＭＢの下面側から見た図である。まず、図２（ａ）に示すように、矩形形状をした実装基板ＭＢの上面側には、撮像機能を有するパッケージ体ＣＰＫＧ１が搭載されていることがわかる。一方、図２（ｂ）に示すように、実装基板ＭＢの下面側には、複数のフィンを有するヒートシンク（放熱体）が配置されていることがわかる。すなわち、本実施の形態における半導体装置ＳＡ１においては、実装基板ＭＢを挟むように、パッケージ体ＣＰＫＧ１とヒートシンクＨＳが設けられていることになる。
次に、図３は、本実施の形態における半導体装置ＳＡ１の断面構造を示す断面図である。図３に示すように、実装基板ＭＢの中央部には、実装基板ＭＢを厚さ方向に貫通する貫通孔ＴＨが設けられており、実装基板ＭＢの上面側には、パッケージ体ＣＰＫＧ１が配置されている。このパッケージ体ＣＰＫＧ１は、複数の半田ＳＲを介して、実装基板ＭＢと電気的に接続されている。具体的に、図３には図示されていないが、パッケージ体ＣＰＫＧ１の下面には、複数の端子が設けられているとともに、実装基板ＭＢの上面にも複数の端子が設けられている。そして、パッケージ体ＣＰＫＧ１の端子と実装基板ＭＢの端子とは、半田ＳＲによって電気的に接続されていることになる。
パッケージ体ＣＰＫＧ１の内部には、撮像機能を有する半導体チップＣＨＰが設けられており、この半導体チップＣＨＰの表面側に撮像機能を有する撮像部が形成されている。そして、パッケージ体ＣＰＫＧ１の上面には、透光性を有するキャップ材ＣＡＰが設けられている。
一方、実装基板ＭＢの下面側には、放熱材であるヒートシンクＨＳが配置されており、このヒートシンクＨＳは、実装基板ＭＢの下面に固定された一対のフックＦＫと接続される固定部材ＦＵによって、機械的に固定されている。
このように、本実施の形態における半導体装置ＳＡ１では、実装基板ＭＢの上面側にパッケージ体ＣＰＫＧ１が配置されている一方、実装基板ＭＢの下面側にヒートシンクＨＳが配置されている。すなわち、本実施の形態における半導体装置ＳＡ１では、実装基板ＭＢを挟むように、パッケージ体ＣＰＫＧ１とヒートシンクＨＳとが分離して配置されている。そして、図３に示すように、実装基板ＭＢの中央部に設けられている貫通孔ＴＨには、伝熱部材ＨＴＭが挿入されており、この伝熱部材ＨＴＭを介して、パッケージ体ＣＰＫＧ１とヒートシンクＨＳとが機械的に接続されている。
以上のようにして、本実施の形態における半導体装置ＳＡ１が構成されている。続いて、図４は、パッケージ体ＣＰＫＧ１の内部構造を示す断面図である。図４において、本実施の形態におけるパッケージ体ＣＰＫＧ１は、上面側にキャビティＣＡＶを有し、このキャビティＣＡＶの底面に接着材ＡＤＨを介して半導体チップＣＨＰが搭載されている。そして、半導体チップＣＨＰが配置されているキャビティは、透光性を有するキャップ材ＣＡＰによって封止されている。半導体チップＣＨＰの表面には、パッドＰＤが形成されており、このパッドＰＤと、パッケージ体ＣＰＫＧ１に設けられている配線ＷＬとがワイヤＷで電気的に接続されている。さらに、パッケージ体ＣＰＫＧ１の下面には、複数の端子ＴＥ１が形成されており、この端子ＴＥ１は、パッケージ体ＣＰＫＧ１に設けられている配線ＷＬと電気的に接続されている。したがって、半導体チップＣＨＰは、パッドＰＤ→ワイヤＷ→配線ＷＬ→端子ＴＥ１という経路でパッケージ体ＣＰＫＧ１の下面に形成されている端子ＴＥ１と電気的に接続されていることになる。このようにして、本実施の形態におけるパッケージ体ＣＰＫＧ１が構成されていることになる。
すなわち、本実施の形態における半導体装置ＳＡ１において、パッケージ体ＣＰＫＧ１は、上面側にキャビティＣＡＶが形成され、かつ、下面に端子ＴＥ１が形成された絶縁基材から構成されており、表面側に撮像部を有する半導体チップＣＨＰがキャビティＣＡＶ内に配置されている。そして、キャビティＣＡＶは、透光性を有するキャップ材ＣＡＰによって封止されている。さらに、本実施の形態における半導体装置ＳＡ１は、厚さ方向に貫通する貫通孔ＴＨが形成され、かつ、上面に端子を有する実装基板ＭＢを有している。この実装基板ＭＢは、パッケージ体ＣＰＫＧ１の下面を実装基板ＭＢの上面に対向させながら、半田ＳＲを介して、パッケージ体ＣＰＫＧ１の端子ＴＥ１と実装基板ＭＢの端子とが電気的に接続されるように配置されている。そして、実装基板ＭＢに形成されている貫通孔ＴＨには、伝熱部材ＨＴＭが挿入されており、この伝熱部材ＨＴＭは、パッケージ体ＣＰＫＧ１を構成する絶縁基材と接触するように配置されている。一方、実装基板ＭＢの下面側には、ヒートシンクＨＳが設けられており、このヒートシンクＨＳは、伝熱部材ＨＴＭと接触するように固定されている。具体的には、伝熱部材ＨＴＭの厚さは、実装基板ＭＢの厚さよりも厚くなっており、この伝熱部材ＨＴＭと接触するように、ヒートシンクＨＳは、実装基板ＭＢの下面に機械的に固定されている。例えば、実装基板ＭＢの下面には、ヒートシンクＨＳの中心に対して対角線状に固定配置された一対のフックＦＫが設けられており、ヒートシンクＨＳは、ヒートシンクＨＳを伝熱部材ＨＴＭに押し付ける固定部材ＦＵであって、一対のフックＦＫと接続された固定部材ＦＵによって固定されている。
＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。本実施の形態における第１特徴点は、半導体チップＣＨＰで発生した熱の放熱効率を高めるヒートシンクＨＳを設けながらも、半導体装置ＳＡ１の上方から入射する光を半導体チップＣＨＰの表面に形成されている撮像部で受光可能とする構成を実現している点にある。具体的に、本実施の形態における第１特徴点は、例えば、図３に示すように、実装基板ＭＢの互いに反対側にパッケージ体ＣＰＫＧ１とヒートシンクＨＳとを配置し、かつ、パッケージ体ＣＰＫＧ１の上面に透光性を有するキャップ材ＣＡＰを設けている点にある。言い換えれば、本実施の形態における第１特徴点は、実装基板ＭＢの上面側に、撮像機能を有する半導体チップＣＨＰを含むパッケージ体ＣＰＫＧ１が配置し、かつ、実装基板ＭＢの下面側にヒートシンクＨＳが配置し、かつ、パッケージ体ＣＰＫＧ１の上面に透光性を有するキャップ材ＣＡＰを設けている点にある。これにより、本実施の形態における第１特徴点によれば、まず、パッケージ体ＣＰＫＧ１とヒートシンクＨＳが互いに分離するように配置される結果、ヒートシンクＨＳに邪魔されることなく、半導体装置ＳＡ１の上方から、光をパッケージ体ＣＰＫＧ１に入射させることができる。そして、パッケージ体ＣＰＫＧ１の上面には、透光性を有するキャップ材ＣＡＰが設けられていることから、パッケージ体ＣＰＫＧ１の上面に入射した光は、透光性を有するキャップ材ＣＡＰを透過した後、パッケージ体ＣＰＫＧ１の内部に配置されている半導体チップＣＨＰの表面に入射する。このとき、半導体チップＣＨＰの表面には、撮像部が形成されていることから、本実施の形態によれば、半導体装置ＳＡ１の上方から入射した光を半導体チップＣＨＰの表面に形成されている撮像部に入射させることができる。したがって、本実施の形態における半導体装置ＳＡ１は、ホログラフィックメモリのデータ読み出し用の受光装置を構成することができる。
続いて、本実施の形態における第２特徴点は、例えば、図３に示すように、実装基板ＭＢに貫通孔ＴＨが形成され、この貫通孔ＴＨに挿入された伝熱部材ＨＴＭを介して、パッケージ体ＣＰＫＧ１とヒートシンクＨＳとが接続されている点にある。これにより、パッケージ体ＣＰＫＧ１の内部に配置されている半導体チップＣＨＰで発生した熱を効率良く放散させることができる。つまり、半導体チップＣＨＰで発生した熱は、パッケージ体ＣＰＫＧ１の底面から伝熱部材ＨＴＭに伝わり、その後、伝熱部材ＨＴＭからヒートシンクＨＳに伝わって外部に放散される。このことから、本実施の形態によれば、第１特徴点によって、半導体装置ＳＡ１の上方から入射する光を半導体チップＣＨＰの表面に形成されている撮像部で受光可能とする構成を実現しながらも、第２特徴点により、半導体装置ＳＡ１に設けられたヒートシンクＨＳから半導体チップＣＨＰで発生した熱を放散させることができる。この結果、本実施の形態によれば、ホログラフィックメモリのデータ読み出し用の受光装置を構成することができるとともに、この受光装置の放熱効率を向上することができるため、信頼性の高い受光装置を提供することができる。
特に、本実施の形態における第２特徴点によれば、図３に示すように、パッケージ体ＣＰＫＧ１の底面に伝熱部材ＨＴＭが接触し、かつ、伝熱部材ＨＴＭがヒートシンクＨＳに接触している。このため、パッケージ体ＣＰＫＧ１から伝熱部材ＨＴＭを介してヒートシンクＨＳへ至る熱伝導効率を向上することができる。すなわち、本実施の形態における第２特徴点によれば、パッケージ体ＣＰＫＧ１の底面からの放熱効率を向上することができる。そして、図４において、パッケージ体ＣＰＫＧ１内に形成されているキャビティＣＡＶの底面に接着材ＡＤＨを介して半導体チップＣＨＰが搭載されているため、半導体チップＣＨＰで発生した熱は、接着材ＡＤＨを介してキャビティＣＡＶの底面からパッケージ体ＣＰＫＧ１の下面に伝わりやすくなっている。特に、本実施の形態において、パッケージ体ＣＰＫＧ１を構成する絶縁基材は、熱伝導率の高いセラミック基板（３２Ｗ／ｍ・Ｋ）から構成されているため、半導体チップＣＨＰで発生した熱は、接着材ＡＤＨを介してキャビティＣＡＶの底面からパッケージ体ＣＰＫＧ１の下面に効率良く伝わることになる。
この結果、本実施の形態によれば、半導体チップＣＨＰ→接着材ＡＤＨ→パッケージ体ＣＰＫＧ１の底面→伝熱部材ＨＴＭ→ヒートシンクＨＳの放熱経路によって、半導体チップＣＨＰで発生した熱を効率良く外部へ放散することができる。
一方、図４に示すように、本実施の形態におけるパッケージ体ＣＰＫＧ１においては、半導体チップＣＨＰはキャビティＣＡＶ内に配置されており、半導体チップＣＨＰの表面とキャップ材ＣＡＰとの間に封止空間が存在する。このとき、この封止空間に充填される物質は気体として存在することから、伝導率が低く、断熱効果を有する。特に、封止空間に充填される物質の密度（気体の圧力）が小さければ小さいほど、断熱効果を大きくすることができる。このように、本実施の形態における第２特徴点によれば、断熱効果の高い封止空間によって、半導体チップＣＨＰの上方への熱の放散が抑制される。すなわち、キャビティＣＡＶ内の断熱効果により、半導体チップＣＨＰで発生した熱が、キャビティＣＡＶ内からキャップ材ＣＡＰに伝わり、パッケージ体ＣＰＫＧ１の上面側から放散されることが抑制される。このことは、光の入射側への熱の放散が抑制されることを意味する。これにより、パッケージ体ＣＰＫＧ１の上面外部側（光の入射側）に存在する空気（外部雰囲気）の熱による密度変化が抑制される。このことは、パッケージ体ＣＰＫＧ１の上面外部側（光の入射側）に存在する空気（外部雰囲気）の屈折率の変化が抑制されることを意味し、これによって、屈折率の変化に起因する光学系の揺らぎが抑制される。この結果、光学系の揺らぎに起因する入射光の揺らぎが抑制され、ホログラフィックメモリのデータ読み出し用の受光装置としてのデータ読み出し精度を向上することができる。
このように、本実施の形態における第２特徴点によれば、パッケージ体ＣＰＫＧ１の底面からの放熱効率を向上することができる第１利点と、パッケージ体ＣＰＫＧ１の上面側からの熱の放散を抑制することができる第２利点とを得ることができる。これにより、本実施の形態における第２特徴点によれば、第１利点による半導体装置ＳＡ１の温度上昇を抑制することができるとともに、第２利点による入射光の揺らぎを抑制することができる。この結果、本実施の形態における第２特徴点によれば、ホログラフィックメモリのデータ読み出し用の受光装置として、信頼性の高い受光装置を提供することができる。
なお、例えば、図３に示すように、断面視において、貫通孔ＴＨの幅は、半導体チップＣＨＰの幅よりも大きくなるように形成されている。言い換えれば、平面視において、貫通孔ＴＨは、半導体チップＣＨＰを内包するように形成されている。これにより、本実施の形態によれば、貫通孔ＴＨに挿入される伝熱部材ＨＴＭの幅が半導体チップＣＨＰの幅よりも大きくなるため、半導体チップＣＨＰで発生した熱を半導体チップＣＨＰの全体から伝熱部材ＨＴＭに効率よく伝達することができる。この結果、本実施の形態によれば、半導体チップＣＨＰからの放熱効率を向上することができる。ただし、必ずしも、断面視において、貫通孔ＴＨの幅は、半導体チップＣＨＰの幅よりも大きくなるように形成されていなくてもよい。ただし、入射光が照射される撮像部（半導体チップＣＨＰの一部）での発熱が大きくなることを考慮すると、少なくとも、断面視において、貫通孔ＴＨの幅は、半導体チップＣＨＰの一部に形成されている撮像部の幅よりも大きくなるように形成されていることが望ましい。言い換えれば、平面視において、貫通孔ＴＨは、撮像部を内包するように形成されていることが望ましい。この場合、貫通孔ＴＨに挿入される伝熱部材ＨＴＭの幅が撮像部の幅よりも大きくなるため、撮像部からの放熱効率を向上できる。
次に、本実施の形態における第３特徴点は、例えば、図４に示すように、絶縁基材と半導体チップＣＨＰとキャップ材ＣＡＰとを含むパッケージ体ＣＰＫＧ１のパッケージ形態をＢＧＡではなく、ＬＧＡ（Land Grid Array）から構成している点にある。つまり、図４に示すように、本実施の形態におけるパッケージ体ＣＰＫＧ１には、底面から露出する端子ＴＥ１に半田ボールが搭載されていない。これにより、図３に示すように、本実施の形態におけるパッケージ体ＣＰＫＧ１の端子と実装基板ＭＢの端子とは、半田ボールではなく、半田ＳＲによって電気的に接続されることになる。これにより、本実施の形態におけるパッケージ体ＣＰＫＧ１では、高精度の平坦性を確保することができる。
例えば、パッケージ形態がＢＧＡであるパッケージ体においては、パッケージ体の下面に半田ボールが搭載されており、この半田ボールを介して、パッケージ体と実装基板とが接続されることになる。ここで、パッケージ体と実装基板とを接続している複数の半田ボールには、パッケージ体による荷重が加わるため、半田ボールが変形しやすくなる。言い換えれば、半田ボールは潰れやすく、かつ、半田ボールの潰れ方にはばらつきが存在するため、パッケージ体が傾きやすくなり、高精度な平坦性を確保することが困難となる。つまり、ホログラフィックメモリの構成要素となる半導体装置においては、高精度の平坦性が要求されるが、パッケージ形態がＢＧＡからなるパッケージ体では、高精度の平坦性を確保することが難しくなるのである。
これに対し、本実施の形態におけるパッケージ体ＣＰＫＧ１は、図４に示すように、底面から露出する端子ＴＥ１に半田ボールが搭載されていないパッケージ形態（ＬＧＡ）が採用されている。このことから、図３に示すように、本実施の形態におけるパッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続には、半田ボールは使用されずに、半田ＳＲ（半田材）が使用されている。この結果、本実施の形態における半導体装置では、そもそも、半田ボールが使用されていないことから、パッケージ体ＣＰＫＧ１の荷重による半田ボールの変形を考慮する必要がなく、したがって、半田ボールの潰れ方のばらつきに起因するパッケージ体ＣＰＫＧ１の平坦性低下を抑制することができる。すなわち、本実施の形態によれば、パッケージ体ＣＰＫＧ１のパッケージ形態として、平坦性の低下を招く半田ボールを使用しないＬＧＡを採用するという第３特徴点によって、パッケージ体ＣＰＫＧ１の高精度な平坦性を確保することができるのである。したがって、本実施の形態における第３特徴点によれば、高精度の平坦性が要求されるホログラフィックメモリに適した半導体装置ＳＡ１を提供することができるという顕著な効果を得ることができる。
続いて、本実施の形態における第４特徴点は、例えば、図４に示すように、パッケージ体ＣＰＫＧ１を構成する絶縁基材（ケース）が単体のセラミック基板から構成されている点にある。これにより、本実施の形態によれば、パッケージ体ＣＰＫＧ１の反りを抑制することができ、これによって、パッケージ体ＣＰＫＧ１において、高精度な平坦性を確保することができる。したがって、本実施の形態における第４特徴点によれば、ホログラフィックメモリの適用に耐え得る平坦性向上を図ることができる。
例えば、通常の樹脂封止型のパッケージ体においては、配線基板上に封止体が形成されている。この構成の場合、配線基板と封止体とは異なる材料から形成されているため、配線基板の線膨張係数と封止体（樹脂）との線膨張係数とが相違する結果、パッケージ体に加わる熱によって、パッケージ体に反りが発生し、パッケージ体の平坦性が低下する。すなわち、ホログラフィックメモリの構成要素として適用されるパッケージ体には、高精度の平坦性が要求されるが、樹脂封止型のパッケージ体では、配線基板の線膨張係数と封止体との線膨張係数との相違に起因して、高精度の平坦性を確保することが難しい。つまり、通常の樹脂封止型のパッケージ体では、ホログラフィックメモリに適用することが困難となるのである。
これに対し、本実施の形態におけるパッケージ体ＣＰＫＧ１は、配線基板（インタポーザ）と封止樹脂とを用いる樹脂封止型のパッケージ体ではなく、単体のセラミック基板を使用している。具体的に、本実施の形態におけるパッケージ体ＣＰＫＧ１は、例えば、図４に示すように、単体のセラミック基板にキャビティＣＡＶを設け、このキャビティＣＡＶ内に半導体チップＣＨＰを配置するとともに、キャビティＣＡＶをキャップ材ＣＡＰで封止している。このように、本実施の形態におけるパッケージ体ＣＰＫＧ１は、配線基板（インターポーザ）および封止樹脂を使用する替わりに、キャビティＣＡＶを有する単体のセラミック基板を使用し、このキャビティＣＡＶをキャップ材ＣＡＰで封止する構成（第４特徴点）を採用している。この結果、本実施の形態におけるパッケージ体ＣＰＫＧ１によれば、まず、配線基板（インターポーザ）と封止樹脂という線膨張係数の異なる材料でパッケージ体を構成するのではなく、単体のセラミック基板を使用することにより、線膨張係数の相違に起因するパッケージ体の反りを抑制することができる。すなわち、本実施の形態における第４特徴点によれば、単体のセラミック基板を使用する構成により、パッケージ体ＣＰＫＧ１に反りが発生することが抑制され、これによって、高精度の平坦性を有するパッケージ体ＣＰＫＧ１を提供することができる。
以上のことから、本実施の形態におけるパッケージ体ＣＰＫＧ１は、パッケージ形態としてＬＧＡを使用するという第３特徴点と、単体のセラミック基板を使用するという第４特徴点との相乗効果によって、パッケージ体ＣＰＫＧ１の平坦性を向上することができる。つまり、本実施の形態によれば、半田ボールの潰れに起因する平坦性の低下は、上述した第３特徴点によって改善され、かつ、線膨張係数の異なる配線基板と封止樹脂を使用する構成に起因する平坦性の低下は、上述した第４特徴点によって改善される。これにより、本実施の形態におけるパッケージ体ＣＰＫＧ１は、高精度な平坦性の向上を図ることができるため、ホログラフィックメモリの適用に適したパッケージ体を提供できる。
本実施の形態の基本的な特徴点は、上述した第１特徴点〜第４特徴点を備える点にあるが、本発明者は、上述した第１特徴点〜第４特徴点を備えることを前提として、半導体装置の信頼性向上の観点から、さらなる改善の検討を行なった結果、本実施の形態における半導体装置は、さらに、以下に示す特徴点を有する。そこで、以下では、まず、さらなる改善の検討の内容について説明し、その後、さらなる改善の検討に対する工夫点（特徴点）について説明することにする。
＜さらなる改善の検討＞
例えば、図３に示すように、本実施の形態における半導体装置ＳＡ１では、実装基板ＭＢの中央部に貫通孔ＴＨが形成されている。したがって、パッケージ体ＣＰＫＧ１と実装基板ＭＢとを接続する際、貫通孔ＴＨが障害となって、パッケージ体ＣＰＫＧ１の下面の全面を使用することが困難となる。すなわち、本実施の形態における半導体装置ＳＡ１では、図３に示すように、パッケージ体ＣＰＫＧ１と実装基板ＭＢとを接続する際、パッケージ体ＣＰＫＧ１の中央部ではなく周辺部しか使用できないことになる。この結果、本実施の形態における半導体装置ＳＡ１では、パッケージ体ＣＰＫＧ１の下面の全面をパッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続に使用できる構成に比べて、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続信頼性が低下するおそれがある。この点がさらなる改善の余地であり、本実施の形態では、このさらなる改善の余地に対する工夫を施している。以下では、この改善の余地に対する工夫点について説明することにする。
＜半導体装置のさらなる構成１＞
図５は、本実施の形態におけるパッケージ体ＣＰＫＧ１を上面から見た上面図である。図５に示すように、本実施の形態におけるパッケージ体ＣＰＫＧ１は、矩形形状をしており、中央部に設けられたキャビティの内部に半導体チップＣＨＰが配置されている。そして、半導体チップＣＨＰが配置されたキャビティを封止するように、キャップ材ＣＡＰが配置されている。ここで、図５に示すように、本実施の形態における矩形形状をしたパッケージ体ＣＰＫＧ１の角部近傍には、複数の切り欠き部ＮＴが形成されている。
次に、図６は、本実施の形態におけるパッケージ体ＣＰＫＧ１を下面から見た下面図である。図６に示すように、本実施の形態におけるパッケージ体ＣＰＫＧ１では、周辺部に複数の端子ＴＥ１が配列されている。そして、角部には、略三角形形状の補強端子ＲＦＥ１が設けられている。すなわち、パッケージ体ＣＰＫＧ１の下面のうち、端子ＴＥ１の配置位置よりも外側の位置に補強端子ＲＦＥ１が設けられている。そして、補強端子ＲＦＥ１の平面サイズは、端子ＴＥ１の平面サイズよりも大きくなっている。
ここで、図７は、図６の領域ＡＲを拡大して示す模式図である。図７に示すように、パッケージ体ＣＰＫＧ１の角部近傍には、複数の切り欠き部ＮＴが設けられているとともに、略三角形形状の補強端子ＲＦＥ１が形成されていることがわかる。
続いて、図８は、本実施の形態における実装基板ＭＢを上面から見た上面図である。図８に示すように、本実施の形態における実装基板ＭＢは、中央部に円形状の貫通孔ＴＨを有し、この貫通孔ＴＨを囲むように、周辺部に複数の端子ＴＥ２が配置されている。言い換えれば、周辺部に配置されている複数の端子ＴＥ２に囲まれるように、中央部に貫通孔ＴＨが形成されている。これらの複数の端子ＴＥ２は、図６に示すパッケージ体ＣＰＫＧ１の下面に形成されている端子ＴＥ１に対応するように設けられており、パッケージ体ＣＰＫＧ１と実装基板ＭＢとを接続する際、端子ＴＥ１と端子ＴＥ２とが電気的に接続されるように配置されている。さらに、図８に示すように、実装基板ＭＢの上面には、複数の端子ＴＥ２の外側に補強端子ＲＦＥ２が形成されている。この補強端子ＲＦＥ２は、パッケージ体ＣＰＫＧ１と実装基板ＭＢとを接続する際、パッケージ体ＣＰＫＧ１の下面に形成されている補強端子ＲＦＥ１と電気的に接続されるように配置されている。そして、補強端子ＲＦＥ２の平面サイズは、端子ＴＥ２の平面サイズよりも大きくなっている。
なお、図８では、貫通孔ＴＨの平面形状が円形状の例を示しているが、これに限らず、貫通孔ＴＨの平面形状は、矩形形状などであってもよい。ただし、実装基板ＭＢに形成されている貫通孔ＴＨは、パッケージ体ＣＰＫＧ１とヒートシンクＨＳとを伝熱部材ＨＴＭを介して接続する際に使用される構成要素であり、この際の作業性を向上する観点からは、貫通孔ＴＨの平面形状を円形状とすることが望ましい。
図９は、本実施の形態におけるパッケージ体ＣＰＫＧ１の一断面を示す断面図である。図９に示すように、本実施の形態におけるパッケージ体ＣＰＫＧ１の下面には、複数の端子ＴＥ１と補強端子ＲＦＥ１とが形成されており、さらに、パッケージ体ＣＰＫＧ１の角部側面には、切り欠き部ＮＴが形成されており、この切り欠き部ＮＴの内壁の一部分には、めっき膜ＰＦが形成されている。
続いて、図１０は、本実施の形態における実装基板ＭＢの一断面を示す断面図である。図１０に示すように、本実施の形態における実装基板ＭＢの上面には、周辺部に複数の端子ＴＥ２と補強端子ＲＦＥ２とが形成されている一方、中央部には、実装基板ＭＢを厚さ方向に貫通する貫通孔ＴＨが形成されている。
次に、図１１は、図９に示すパッケージ体ＣＰＫＧ１を、図１０に示す実装基板ＭＢ上に搭載した状態を示す断面図である。図１１に示すように、実装基板ＭＢの上面上にパッケージ体ＣＰＫＧ１が搭載されている。このとき、パッケージ体ＰＣＰＫＧ１の下面に形成されている複数の端子ＴＥ１のそれぞれは、実装基板ＭＢの上面に形成されている複数の端子ＴＥ２のそれぞれと半田材を介して電気的に接続されている。同様に、パッケージ体ＣＰＫＧ１の下面に形成されている補強端子ＲＦＥ１と実装基板ＭＢの上面に形成されている補強端子ＲＦＥ２とが半田材を介して電気的に接続されている。ここで、図１１に示すように、補強端子ＲＦＥ２のサイズは、補強端子ＲＦＥ１のサイズよりも大きく、断面視において、補強端子ＲＦＥ２の一部分は、パッケージ体ＣＰＫＧ１からはみ出している。この結果、図１１に示すように、補強端子ＲＦＥ１と補強端子ＲＦＥ２との間からパッケージ体ＣＰＫＧ１の側面に這い上がるように半田フィレットＳＦが形成される。
図１２は、図１１の領域ＢＲを拡大して示す図である。図１２に示すように、パッケージ体ＣＰＫＧ１の角部近傍に複数の切り欠き部ＮＴが形成されており、複数の切り欠き部ＮＴのそれぞれの内壁の一部分には、めっき膜ＰＦが形成さている。そして、実装基板の上面に形成されている補強端子ＲＦＥ２の一部分がパッケージ体ＣＰＫＧ１からはみ出しているとともに、切り欠き部ＮＴの内壁の一部分には、半田フィレットＳＦが形成されていることがわかる。
＜実施の形態におけるさらなる特徴１＞
次に、本実施の形態におけるさらなる特徴点について説明する。本実施の形態における第５特徴点は、例えば、図６に示すパッケージ体ＣＰＫＧ１の下面の角部に補強端子ＲＦＥ１が設けられているとともに、図８に示す実装基板ＭＢの上面に補強端子ＲＦＥ２が設けられている点にある。これにより、図１１に示すように、パッケージ体ＣＰＫＧ１と実装基板ＭＢとは、端子ＴＥ１と端子ＴＥ２との接続に加えて、補強端子ＲＦＥ１と補強端子ＲＦＥ２との接続も加わることになる。この結果、本実施の形態における第５特徴点によれば、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続強度を向上することができ、これによって、本実施の形態における半導体装置ＳＡ１の信頼性を向上することができる。
図１１に示すように、本実施に形態における半導体装置ＳＡ１では、実装基板ＭＢの中央部に貫通孔ＴＨが形成されているため、パッケージ体ＣＰＫＧ１と実装基板ＭＢとを接続する際、貫通孔ＴＨが障害となって、パッケージ体ＣＰＫＧ１の下面の全面を使用することが困難となる。この結果、本実施の形態における半導体装置ＳＡ１では、パッケージ体ＣＰＫＧ１の下面の周辺部だけで、パッケージ体ＣＰＫＧ１と実装基板ＭＢとを接続することになるため、パッケージ体ＣＰＫＧ１の下面の全面をパッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続に使用できる構成に比べて、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続信頼性が低下するおそれがある。
この点に関し、本実施の形態では、パッケージ体ＣＰＫＧ１の下面の角部に補強端子ＲＦＥ１を設け、かつ、実装基板ＭＢの上面に補強端子ＲＦＥ２を設けている（第５特徴点）。これにより、図１１に示すように、パッケージ体ＣＰＫＧ１と実装基板ＭＢとは、端子ＴＥ１と端子ＴＥ２との接続に加えて、補強端子ＲＦＥ１と補強端子ＲＦＥ２との接続も加わることになる。このことから、本実施の形態における第５特徴点によれば、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続強度を向上することができる。すなわち、実装基板ＭＢの中央部に貫通孔ＴＨを設けることにより、実装基板ＭＢの中央部をパッケージ体ＣＰＫＧ１との接続に使用できない本実施の形態における構成において、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続信頼性を向上することができる。
特に、本実施の形態では、補強端子ＲＦＥ１のサイズが端子ＴＥ１のサイズよりも大きく、かつ、補強端子ＲＦＥ２のサイズが端子ＴＥ２のサイズよりも大きくなっていることから、補強端子ＲＦＥ１と補強端子ＲＦＥ２との接続強度は、端子ＴＥ１と端子ＴＥ２との接続強度よりも大きくなる。このため、本実施の形態では、実装基板ＭＢに貫通孔ＴＨを設けながらも、補強端子ＲＦＥ１と補強端子ＲＦＥ２との接続が加わることにより、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続強度の大幅な向上を図ることができる。
さらに、パッケージ体ＣＰＫＧ１の角部近傍は、特に、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの剥離が生じやすい箇所であることから、補強端子ＲＦＥ１をパッケージ体ＣＰＫＧ１の角部近傍に設けているという構成は、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続強度を向上する観点から有用であることがわかる。
なお、本実施の形態におけるパッケージ体ＣＰＫＧ１では、端子ＴＥ１と補強端子ＲＦＥ１との間の距離は、端子ＴＥ１間のピッチよりも大きくなっている。これにより、本実施の形態によれば、端子ＴＥ１の外側に補強端子ＲＦＥ１を設けながらも、端子ＴＥ１と補強端子ＲＦＥ１とのショート不良を抑制することができる。同様に、本実施の形態における実装基板ＭＢでは、端子ＴＥ２と補強端子ＲＦＥ２との間の距離は、端子ＴＥ２間のピッチよりも大きくなっている。これにより、本実施の形態によれば、端子ＴＥ２の外側に補強端子ＲＦＥ２を設けながらも、端子ＴＥ２と補強端子ＲＦＥ２とのショート不良を抑制することができる。
続いて、本実施の形態における第６特徴点は、例えば、図７および図１１に示すように、パッケージ体ＣＰＫＧ１の角部側面に切り欠き部ＮＴを形成し、少なくとも、切り欠き部ＮＴの内壁の一部分にめっき膜ＰＦを形成している点にある。本明細書では、この第６特徴点の構成を「ＣＬＣＣ（Ceramic Leaded Chip Carrie）構造」と呼ぶことがある。
この「ＣＬＣＣ構造」は、切り欠き部ＮＴの内壁の一部分にめっき膜（Ａｕ膜）を形成することにより、半田の濡れ性の向上を図る機能を有し、この「ＣＬＣＣ構造」の機能によって、図１１に示すように、パッケージ体ＣＰＫＧ１の側面に半田が這い上がることによる半田フィレットＳＦが形成される。これにより、本実施の形態によれば、「ＣＬＣＣ構造」により形成される半田フィレットにより、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続強度をさらに向上させることができる。
特に、本実施の形態では、図１１に示すように、実装基板ＭＢの上面に形成されている補強端子ＲＦＥ２がパッケージ体ＣＰＫＧ１の端部からはみ出すように構成されている結果、パッケージ体ＣＰＫＧ１の外側にも半田材が形成される点と、本実施の形態における第６特徴点である「ＣＬＣＣ構造」による半田の濡れ性が向上する点との相乗効果により、半田フィレットＳＦが形成されやすくなる。つまり、本実施の形態では、第５特徴点と第６特徴点との組み合わせにより、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続信頼性を大幅に向上することができる。
＜半導体装置のさらなる構成２＞
本実施の形態では、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続信頼性を向上する観点から、さらなる工夫を施しているので、以下に、この点について説明する。
図１３は、本実施の形態における半導体装置ＳＡ１の平面構成を示す平面図である。図１３に示すように、本実施の形態における半導体装置ＳＡ１では、実装基板ＭＢの上面上にパッケージ体ＣＰＫＧ１が搭載されており、実装基板ＭＢの上面の一部分からパッケージ体ＣＰＫＧ１の側面の一部分にわたって、例えば、熱硬化性樹脂からなるサイドフィルＳＦＬが形成されている。
図１４は、本実施の形態における半導体装置の製造工程の流れを示すフローチャートである。図１４において、まず、実装基板に半田ペーストを印刷し（はんだ印刷Ｓ１０１）、続いて、実装基板上に、パッケージ体を搭載する（部品搭載Ｓ１０２）。その後、窒素雰囲気中でのリフロー加熱を実施した後（Ｓ１０３）、実装基板の上面の一部分からパッケージ体の側面の一部分にわたって、例えば、熱硬化性樹脂からなるサイドフィルを塗布する。次に、塗布したサイドフィルを硬化させるため、例えば、１５０℃で１時間程度の硬化ベークを実施する（Ｓ１０４）。その後、ガラス保護テープを除去することにより（Ｓ１０５）、本実施の形態における半導体装置を製造することができる。
具体的に、図１５（ａ）〜（ｃ）は、実装基板の上面の一部分からパッケージ体の側面の一部分にわたって、サイドフィルを塗布する工程を模式的に示す図である。まず、図１５（ａ）に示すように、実装基板ＭＢ上にパッケージ体ＣＰＫＧ１を搭載した後、図１５（ｂ）および図１５（ｃ）に示すように、実装基板ＭＢの上面の一部分からパッケージ体ＣＰＫＧ１の側面の一部分にわたって、サイドフィルＳＦＬを塗布する。このようにして、パッケージ体ＣＰＫＧ１を囲むようにサイドフィルＳＦＬを形成することができる。
＜実施の形態におけるさらなる特徴２＞
上述したように、本実施の形態における第７特徴点は、例えば、図１３に示すように、実装基板ＭＢの上面の一部分からパッケージ体ＣＰＫＧ１の側面の一部分にわたって、サイドフィルＳＦＬを形成する点にある。これにより、本実施の形態によれば、サイドフィルＳＦＬによって、パッケージ体ＣＰＫＧ１の実装基板ＭＢへの固定が補強される結果、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続信頼性を向上することができる。
特に、本実施の形態では、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続信頼性を向上するために、上述した第５特徴点と第６特徴点と第７特徴点とを有しており、それぞれの特徴点により、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続信頼性を向上できるともに、第５特徴点と第６特徴点と第７特徴点との有機的な相乗効果によって、さらなる大幅な接続信頼性の向上を実現することができる。このようにして、本実施の形態における半導体装置によれば、信頼性を向上することができるため、結果として、半導体装置の長寿命化を実現することができる。
＜その他の特徴＞
本実施の形態におけるその他の特徴点は、図３に示すように、弾性を有する伝熱部材ＨＴＭの厚さが、実装基板ＭＢの厚さよりも厚くなっており、かつ、ヒートシンクＨＳがフックＦＫと接続された固定部材ＦＵによって、伝熱部材ＨＴＭに押し付けられるように機械的に固定されている点にある。これにより、伝熱部材ＨＴＭを介したヒートシンクＨＳからの放熱効率を向上することができるとともに、伝熱部材ＨＴＭに備わる弾性によって、半導体装置に発生した応力を伝熱部材ＨＴＭで吸収することができる。
例えば、ヒートシンクＨＳを実装基板ＭＢの下面に接着材などで固定することも考えられる。ところが、この固定方法では、伝熱部材ＨＴＭが収縮した場合、伝熱部材ＨＴＭとヒートシンクＨＳとの間に隙間が生じ、伝熱部材ＨＴＭからヒートシンクＨＳへの熱伝導効率が低下する可能性がある。また、半導体装置からの放熱によって、長期間の経過にともなってヒートシンクＨＳと実装基板ＭＢとを接着している接着材が劣化するおそれもある。この点に関し、本実施の形態では、弾性を有する伝熱部材ＨＴＭの厚さが、実装基板ＭＢの厚さよりも厚くなっており、かつ、ヒートシンクＨＳがフックＦＫと接続された固定部材ＦＵによって、伝熱部材ＨＴＭに押し付けられるように機械的に固定されている。このため、たとえ、伝熱部材ＨＴＭが収縮しても、ヒートシンクＨＳは伝熱部材ＨＴＭに押し付けられるように機械的に固定されているため、伝熱部材ＨＴＭとヒートシンクＨＳとの剥離は生じにくく、伝熱部材ＨＴＭとヒートシンクＨＳと安定的な接触が確保される。したがって、本実施の形態によれば、伝熱部材ＨＴＭとヒートシンクＨＳとの接触が安定する結果、伝熱部材ＨＴＭからヒートシンクＨＳへの熱伝導効率を安定して向上させることができる。さらに、本実施の形態によれば、接着材を使用していないため、熱による接着材の劣化も考慮する必要がなく、この点からも、伝熱部材ＨＴＭとヒートシンクＨＳとの接触が安定する。以上のことから、本実施の形態によれば、半導体装置ＳＡ１からの熱を、効率良く、かつ、長期間にわたって安定的に放散させることができる。
なお、上述した構成の場合、図３において、ヒートシンクＨＳが伝熱部材ＨＴＭに押し付けられている結果、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続部分には、この接続部分を引き剥がす方向の力（上方への力）が働くことになる。したがって、本実施の形態における半導体装置ＳＡ１の構成では、「＜さらなる改善の検討＞」の欄で説明した事情の他に、ヒートシンクＨＳが伝熱部材ＨＴＭに押し付けられていることに起因する「引き剥がし力」も存在する。このため、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続強度を向上させる必要が大きくなる。この点に関し、本実施の形態では、上述した第５特徴点と第６特徴点と第７特徴点によって、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続強度が大幅に向上する対策を施している。これにより、上述した事情に起因するパッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続強度の低下は顕在化せず、本実施の形態によれば、パッケージ体ＣＰＫＧ１と実装基板ＭＢとの接続信頼性は、大幅に向上する。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＡＰ キャップ材
ＣＡＶ キャビティ
ＣＨＰ 半導体チップ
ＣＰＫＧ１ パッケージ体
ＨＳ ヒートシンク
ＨＴＭ 伝熱部材
ＭＢ 実装基板
ＴＨ 貫通孔

Claims (14)

  1. 第１上面および前記第１上面とは反対に位置する第１下面を有し、かつ、前記第１上面側にキャビティを有し、かつ、前記第１下面に第１端子を有する絶縁基材と、
    第１表面および前記第１表面とは反対に位置する第１裏面を有し、かつ、前記第１表面側に撮像部を有し、かつ、前記キャビティ内に配置された半導体チップと、
    前記キャビティを封止し、かつ、透光性を有するキャップ材と、
    第２上面および前記第２上面とは反対に位置する第２下面を有し、かつ、貫通部を有し、かつ、前記第２上面に第２端子を有し、かつ、前記絶縁基材の前記第１下面を前記第２上面に対向させながら、前記第１端子と前記第２端子とを電気的に接続するように配置された実装基板と、
    前記貫通部に挿入され、かつ、前記絶縁基材と接続され、かつ、弾性を有する伝熱部材と、
    前記実装基板の前記第２下面側に配置され、かつ、前記伝熱部材と接続する放熱部材と、
    を備え、
    前記放熱部材は、前記実装基板の前記第２下面に機械的に固定されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    断面視において、前記貫通部の幅は、前記撮像部の幅よりも大きい、半導体装置。
  3. 請求項１に記載の半導体装置において、
    断面視において、前記貫通部の幅は、前記半導体チップの幅よりも大きい、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１端子は、複数存在し、
    前記第２端子は、複数存在し、
    平面視において、複数の前記第２端子は、前記貫通部を囲む、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記伝熱部材の厚さは、前記実装基板の厚さよりも厚い、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記絶縁基材は、セラミック基板である、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記実装基板の前記第２下面には、前記放熱部材の中心に対して対角線状に固定配置された一対のフックが設けられ、
    前記放熱部材は、前記放熱部材を前記伝熱部材に押し付ける固定部材であって、前記一対のフックと接続された前記固定部材によって、固定されている、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記絶縁基材と前記半導体チップと前記キャップ材とを含むパッケージ構造体は、ＬＧＡである、半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記絶縁基材の前記第１下面のうち、前記第１端子の配置位置よりも外側の位置に第１補強端子が設けられ、
    前記実装基板の前記第２上面のうち、前記第２端子の配置位置よりも外側の位置に第２補強端子が設けられ、
    前記第１補強端子と前記第２補強端子とは、電気的に接続されている、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第２補強端子のサイズは、前記第２端子のサイズよりも大きい、半導体装置。
  11. 請求項９に記載の半導体装置において、
    前記第２補強端子のサイズは、前記第１補強端子のサイズよりも大きく、
    断面視において、前記第２補強端子の一部分は、前記絶縁基材からはみ出している、半導体装置。
  12. 請求項９に記載の半導体装置において、
    前記絶縁基材の側面には、前記第１補強端子と接続する切り欠き部が設けられ、
    前記切り欠き部の内壁の少なくとも一部分には、導体膜が形成されている、半導体装置。
  13. 請求項１２に記載の半導体装置において、
    少なくとも、前記切り欠き部の内壁の一部分に半田フィレットが形成されている、半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記実装基板の前記第２上面の一部分から前記絶縁基材の側面の一部分にわたって、サイドフィルが形成されている、半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6119313B2 (ja) * 2013-03-08 2017-04-26 富士電機株式会社 半導体装置
CN110379774B (zh) * 2018-04-12 2024-04-02 盐城芯丰微电子有限公司 Qfp器件封装结构
CN108470725B (zh) * 2018-05-02 2019-11-15 江苏感测通电子科技有限公司 一种高性能控制芯片封装结构
CN114256188A (zh) 2020-09-22 2022-03-29 华为技术有限公司 封装基板、封装结构、电子设备及制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583377A (en) * 1992-07-15 1996-12-10 Motorola, Inc. Pad array semiconductor device having a heat sink with die receiving cavity
JPH07283349A (ja) 1994-04-06 1995-10-27 Toshiba Corp 半導体装置
JP2817712B2 (ja) * 1996-05-24 1998-10-30 日本電気株式会社 半導体装置及びその実装方法
JP2001102502A (ja) * 1999-09-27 2001-04-13 Kyocera Corp イメージセンサ素子収納用パッケージ
JP2003243553A (ja) * 2002-02-20 2003-08-29 Kyocera Corp 配線基板
JP2003289191A (ja) * 2002-03-28 2003-10-10 Denso Corp 電子制御装置
JP2004228367A (ja) * 2003-01-23 2004-08-12 Sony Corp 半導体装置、その実装構造及びその製造方法
JP4218434B2 (ja) * 2003-06-16 2009-02-04 株式会社日立製作所 電子装置
JP4167577B2 (ja) * 2003-08-27 2008-10-15 京セラ株式会社 固体撮像装置
JP4138634B2 (ja) * 2003-11-12 2008-08-27 富士通株式会社 ヒートシンク固定装置
CN101036238B (zh) * 2004-10-04 2014-01-08 株式会社东芝 发光设备、使用所述发光设备的照明设备和液晶显示装置
JP2006191465A (ja) 2005-01-07 2006-07-20 Seiko Instruments Inc 電子機器
JP2006303335A (ja) * 2005-04-25 2006-11-02 Sony Corp 電子部品搭載用基板及びそれを用いた電子装置
DE102007037297A1 (de) * 2007-08-07 2009-02-19 Continental Automotive Gmbh Schaltungsträgeraufbau mit verbesserter Wärmeableitung
US8525214B2 (en) * 2008-03-25 2013-09-03 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader with thermal via
JP5549104B2 (ja) * 2008-05-29 2014-07-16 株式会社リコー 発光装置、光走査装置及び画像形成装置
JP4789997B2 (ja) * 2008-11-20 2011-10-12 三菱電機株式会社 電子基板装置
JP2010225919A (ja) * 2009-03-24 2010-10-07 Sony Corp 半導体装置
JP2011187546A (ja) * 2010-03-05 2011-09-22 Panasonic Corp 半導体装置
WO2014207786A1 (ja) * 2013-06-28 2014-12-31 株式会社 東芝 半導体パッケージの実装構造、内視鏡装置のカメラヘッド

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