JP6598039B2 - 固体撮像装置及び固体撮像装置の駆動方法 - Google Patents

Description

本発明は、固体撮像装置に関し、特には、アバランシェフォトダイオードなどの電子増倍型光電変換素子を用いた固体撮像装置に関する。

近年、アバランシェフォトダイオードを含む画素回路をアレイ状に配置した固体撮像装置が提案されている。アバランシェフォトダイオードは、ブレークダウン電圧以上の電圧を印加することで、入射フォトンを光電変換して生成された電荷を電子増倍することができ、大きな振幅の出力信号を得ることが可能となる。そのため、フォトン数が少ない環境での撮像に適している。一方で、フォトン数の多い環境では出力信号が飽和するため、複数フォトンが入射した場合においても、出力信号のアナログ階調が得られない課題を有している。

上記課題を解決する１つの手段として、図１５のマルチモードフォトディテクタが提案されている（特許文献１）。

図１５のマルチモードフォトディテクタは、電圧Ｖｂが印加されて駆動するアバランシェフォトダイオードＰＤと、アバランシェフォトダイオードＰＤの電圧を読み出す第１のソースフォロワトランジスタＭ９２及び第１のスイッチトランジスタＭ９３からなる第１の出力回路９１０と、第１のソースフォロワトランジスタＭ９２の一端に接続された容量Ｃ、容量Ｃの電圧を読み出す第２のソースフォロワトランジスタＭ９４及び第２のスイッチトランジスタＭ９５からなる第２の出力回路９２０と、から構成される。

図１５のマルチモードフォトディテクタの動作の特徴を簡単に説明する。

［電荷蓄積モード］
電圧Ｖｂがアバランシェフォトダイオードのブレークダウン電圧以下の場合、アバランシェフォトダイオードには入射フォトン数に比例した電荷が生成され、第１のソースフォロワトランジスタＭ９２及び第１のスイッチトランジスタＭ９３から構成される第１の出力回路９１０より出力信号Ｖｘが出力される。この動作を電荷蓄積モードとする。

［フォトンカウンティングモード］
電圧Ｖｂがアバランシェフォトダイオードのブレークダウン電圧以上の場合、アバランシェフォトダイオードには入射フォトン数を増倍した電荷が生成され、第１のソースフォロワトランジスタＭ９２が導通状態になる。予め容量Ｃに蓄積された電荷がソースフォロワトランジスタＭ９２を介して一定量放電される。つまり、光検知イベント毎に、容量Ｃから一定量の電荷が放電され、一定期間後に第２のソースフォロワトランジスタＭ９４及び第２のスイッチトランジスタＭ９５から構成される第２の出力回路９２０より出力信号Ｖｔａｃが出力される。この動作をフォトンカウンティングモードとする。

上記のように、電荷蓄積モードとフォトンカウンティングモードを組み合わせることで、広範な入射フォトン数に対応して、幅広い環境での撮像を可能とする。

また、図示はしないが、特許文献１の第１のソースフォロワトランジスタＭ９２に直列にトランジスタを追加することで、フォトンカウンティングモード時の放電電荷を制御する方法もあげられている（特許文献２）。

米国特許第８８２２９００号明細書 米国特許出願公開第２０１４／０１２４６５３号明細書

しかしながら、特許文献１の従来例は、電荷蓄積モードの出力回路９１０とフォトンカウンティングモードの出力回路９２０とが必要となるため、画素回路サイズが大きくなり、画素数が増加する際に課題となる。また、特許文献１、２の従来例のフォトンカウンティングモードにおいても構成トランジスタ数が多く、画素回路が大きくなる課題がある。

この発明の１つの局面に従うと、固体撮像装置は、複数の画素回路を行列状に配置してなる画素アレイを備え、前記複数の画素回路の各々は、バイアス端子と第１ノードとの間で光電変換により電荷を生成しかつ前記バイアス端子と前記第１ノードとを介して印加されるバイアス電圧に応じて前記電荷を増倍する光電変換素子と、第１制御信号に応じて前記第１ノードと第２ノードとを電気的に接続する転送回路と、第２制御信号に応じて前記第２ノードにリセット電圧を印加するリセット回路と、第３制御信号に応じて前記第２ノードの電圧を読み出す出力回路と、第４制御信号に応じて前記第２ノードに電気的に接続されるアナログメモリと、前記バイアス端子にバイアス電圧を加えて、露光期間中に前記アナログメモリを前記第２ノードから電気的に切断し、前記バイアス端子に印加された前記バイアス電圧とは異なる別のバイアス電圧で、前記露光期間とは別の露光期間中に前記アナログメモリを前記第２ノードに電気的に接続する制御回路と、を有する。

このような構成によれば、電荷蓄積モードとフォトンカウンティングモードとにおいて、前記出力回路を共有化することが可能となる。これにより、画素回路の構成素子数が削減でき、画素回路面積削減および画素数の多い固体撮像装置の開発が可能となる。

また、この発明の他の局面に従うと、前記制御回路は、前記第１制御信号、前記第２制御信号、前記第３制御信号、前記第４制御信号、及び前記バイアス端子に印加されるバイアス端子電圧を生成し、前記光電変換素子で前記電荷を増倍する駆動において、光検出イベントごとに前記光電変換素子で増倍される前記電荷を、前記アナログメモリから前記転送回路を介して前記光電変換素子に補充し、前記出力回路は、前記補充の前後それぞれで前記アナログメモリに蓄積されている電荷に応じた前記第２ノードの電圧を読み出してもよい。

このような構成によれば、例えばアバランシェフォトダイオードで構成される前記光電変換素子が生成した電荷を、予め蓄積したアナログメモリより直接前記光電変換素子に補充する。そのため、先行技術で周知の回路構成とは異なり、別途放電用の制御トランジスタを追加せずに微少電荷量の制御が可能となり、画素回路面積および画素数の多い固体撮像装置の開発が可能となる。上記動作を繰り返すことで、フォトンの入射イベント数をアナログメモリの電圧に変換することでフォトンカウンティングが可能となる。

また、アバランシェフォトダイオードの一端に、所望のバイアスでクランプ可能にするダイオードやバイポーラトランジスタ、抵抗等のクランプ回路を備えてもよい。これにより、アバランシェフォトダイオードが電子増倍を行った際、アバランシェフォトダイオードの一端の電圧を所望のバイアスに設定可能となり、フォトンカウンティング時のアナログ階調を制御することが可能となる。

また、アバランシェフォトダイオードとアナログメモリ間にあるトランジスタの駆動方法によって、２種類のフォトンカウンティングモード駆動とが可能となる。すなわち、フォトンの入射イベントに応じてフォトンカウンティングを行うイベントドリブン型フォトンカウンティングモード駆動と、一定期間毎に活性化する制御信号に同期してフォトンカウンティングを行うパルス制御型フォトンカウンティングモード駆動とが可能となる。

また、複数のアナログメモリを有することで、フォトンカウンティングにおけるダイナミックレンジを変更することが可能となり、環境に適した撮像が可能となる。

また、この発明の他の局面に従うと、前記制御回路は、複数行に配置されている複数の画素回路の前記第１ノードを一括で初期電圧に設定するグローバルリセットと、前記グローバルリセットの後、前記複数の画素回路の前記光電変換素子で同一期間において光電変換を行うグローバル露光と、前記グローバル露光を行いながら、先行フレームで前記複数の画素回路の前記アナログメモリに蓄積されている電荷に応じた前記第２ノードの電圧を行ごとに読み出すローリング読み出しと、前記ローリング読み出しの後、現行フレームで前記複数の画素回路の前記第１ノードに蓄積された電荷を一括で前記アナログメモリに転送するグローバル転送と、を行ってもよい。

このような構成によれば、前記アナログメモリを一時的な保持メモリとして使用することで、グローバル電子シャッタ撮像が可能となる。

また、アバランシェフォトダイオードの電圧をリセットし、露光を行い、アバランシェフォトダイオードが生成した電荷をアナログメモリへ転送する一連の動作を、複数行又は全行一括で行い、先行フレームで保持されたアナログメモリの電圧を現行フレーム時に一行ごと読み出すことで、見かけ上読み出し時間を削除することができ、フレームレートの低下を抑制することが可能となる。

本発明の固体撮像装置によれば、電荷蓄積モードとフォトンカウンティングモードとにおいて、出力回路を共有化することが可能となることにより、画素回路の構成素子数が削減でき、画素回路面積削減および画素数の多い固体撮像装置の開発が可能となる。

図１は、第１の実施形態に係る画素回路の構成の一例を示す回路図である。 図２Ａは、第１の実施形態に係る電荷蓄積モード駆動の一例を示すタイミングチャートである。 図２Ｂは、第１の実施形態に係る画素回路の電荷蓄積モード駆動における等価的な回路を示す回路図である。 図３Ａは、第１の実施形態に係るパルス制御型フォトンカウンティングモード駆動の一例を示すタイミングチャートである。 図３Ｂは、第１の実施形態に係る画素回路のパルス制御型フォトンカウンティングモード駆動における等価的な回路を示す回路図である。 図４Ａは、第１の実施形態に係るイベントドリブン型フォトンカウンティングモード駆動の一例を示すタイミングチャートである。 図４Ｂは、第１の実施形態に係るイベントドリブン型フォトンカウンティングモード駆動の応用例を示すタイミングチャートである。 図５は、第１の実施形態に係るフォトンカウンティングモード駆動に特化した画素回路の構成の一例を示す回路図である。 図６は、第１の実施形態に係るマルチモード駆動の一例を示すタイミングチャートである。 図７は、第１の実施形態に係るマルチモード駆動に適用される信号処理回路の一例を示す回路図である。 図８Ａは、第１の実施形態に係るフォトン数と信号との関係の一例を表すグラフである。 図８Ｂは、第１の実施形態に係るフォトン数と信号との関係の一例を表すグラフである。 図８Ｃは、第１の実施形態に係るフォトン数と信号との関係の一例を表すグラフである。 図９Ａは、第１の実施形態の変形例に係る画素回路の構成の一例を示す回路図である。 図９Ｂは、第１の実施形態の変形例に係る画素回路の構成の一例を示す回路図である。 図１０Ａは、第１の実施形態に係る画素アレイ及びバイアススイッチの構成の一例を示すブロック図である。 図１０Ｂは、第１の実施形態に係る画素アレイ及びバイアススイッチの構成の一例を示すブロック図である。 図１１は、この発明の第２の実施形態による画素アレイ及びバッファの構成を示すブロック図である。 図１２は、この発明の第２の実施形態の動作波形である。 図１３は、この発明の第２の実施形態の動作図形である。 図１４は、この発明の第３の実施形態の固体撮像装置のブロック図である。 図１５は、従来技術に係るマルチモードフォトディテクタの構成の一例を示す回路図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付し、以降その説明は繰り返さない。また、同一図面中の電気的に短絡されている部分（ノード）を同一符号で示すことがある。

（第１の実施形態）
＜画素回路構成＞
図１は、画素回路１００の構成の一例を示す回路図である。画素回路１００では、アバランシェフォトダイオードを光電変換素子として用いている。

画素回路１００は、受光部１０１、転送回路１０２、リセット回路１０３、出力回路１０４、及びアナログメモリ１０５から構成される。

受光部１０１は、バイアス端子電圧ＶａｐｄとノードＮｐｄの初期電圧によって、電圧Ｖｐｄが印加されるアバランシェフォトダイオードＰＤからなる。

転送回路１０２は、アバランシェフォトダイオードＰＤの光電変換によりノードＮｐｄに生成された電荷を、制御信号ＴＧに応じてフローティングデフュージョン領域Ｎｆｄ（以降、ＦＤ領域と略す）に転送する転送トランジスタＭ１からなる。

リセット回路１０３は、制御信号ＲＳＴに応じて、ＦＤ領域ＮｆｄとノードＮｐｄ及びノードＮｃの全て、あるいは何れかを選択的にリセット電圧Ｖｒｓｔを供給してリセットするリセットトランジスタＭ２からなる。

出力回路１０４は、読み出し電圧Ｖｒｄを印加され、ＦＤ領域Ｎｆｄの電荷量に応じて電流増幅するソースフォロワトランジスタＭ３と制御信号ＳＥＬに応じて出力信号Ｓｏｕｔを出力するスイッチトランジスタＭ４からなる。

アナログメモリ１０５は、制御信号ＭＣＴに応じてスイッチトランジスタＭ５が制御されて、ＦＤ領域Ｎｆｄと電気的に導通状態となるノードＮｃを有する容量Ｃ１からなる。

ここでは、一例として、画素回路１００に利用されている全てのトランジスタはＮ型トランジスタとし、各トランジスタのゲートに印加される制御信号がＨであればトランジスタは導通状態、Ｌであれば非導通状態となる。

上述のように構成される画素回路１００において、ノードＮｐｄ及びノードＮｆｄが、それぞれ第１ノード及び第２ノードの一例である。また、制御信号ＴＧ、制御信号ＲＳＴ、制御信号ＳＥＬ、及び制御信号ＭＣＴが、それぞれ第１制御信号、第２制御信号、第３制御信号、及び第４制御信号の一例である。

なお、図示はしていないが、一例としてアバランシェフォトダイオードは、Ｐ領域（アノード）をバイアス端子に接続し、Ｎ領域（カソード）をノードＮｐｄに接続され、バイアス端子電圧Ｖａｐｄに負電圧を印加することで光電変換を行ってもよい。本接続により光電変換を行う場合、電荷として電子がノードＮｐｄに生成される。したがって、ノードＮｐｄの初期電圧から電圧レベルが低下することで光応答の信号が得られることになる。

他の一例として、アバランシェフォトダイオードとして、Ｎ領域（カソード）をバイアス端子に接続し、Ｐ領域（アノード）をノードＮｐｄに接続し、バイアス端子電圧Ｖａｐｄに正電圧を印加することで光電変換を行うものがある。この場合は、光電変換を行うことで電荷として正孔がノードＮｐｄに生成され、ノードＮｐｄの初期電圧レベルが高くなることで光応答の信号が得られることになる。

アバランシェフォトダイオードのデバイス構成にかかわらず、画素回路１００の構成は適用可能である。

＜電荷蓄積モード駆動方法＞
次に図２Ａ及び図２Ｂを参照しつつ、図１に示した画素回路１００の電荷蓄積モード駆動について簡単に説明する。

図２Ａは、電荷蓄積モード駆動の一例を示すタイミングチャートである。

図２Ｂは、画素回路１００の電荷蓄積モード駆動における等価的な回路を示す回路図である。

画素回路１００には、一例として、読み出し電圧Ｖｒｄ＝Ｖｄｄ（Ｖｄｄは電源電圧である）、リセット電圧Ｖｒｓｔ＝Ｖｒｓ、バイアス端子電圧Ｖａｐｄ＝−Ｖａが印加されているものとする。−Ｖａは０Ｖ以下の負電圧であり、−Ｖａが印加されているときには、電圧Ｖｐｄはアバランシェフォトダイオードのブレークダウン電圧より小さい電圧であり、光電変換して生成された電荷は電子増倍されないものとする。

また、ＦＤ領域Ｎｆｄからアナログメモリ１０５を電気的に遮断するために、電荷蓄積モード駆動方法では終始、制御信号ＭＣＴをＬに設定する。これにより、ノードＮｃはフローティング状態Ｈｉｚに維持される。図２Ｂでは、この状態を、点線のアナログメモリ１０５で表している。

〔時刻Ｔ０（初期状態）：露光〕
時刻Ｔ０において、制御信号ＳＥＬおよびＲＳＴは、それぞれＬに設定され、ＦＤ領域Ｎｆｄはフローティング状態Ｈｉｚとなる。また、制御信号ＴＧもＬに設定され、露光期間となる。アバランシェフォトダイオードにより生成された電荷（電子）はノードＮｐｄに蓄積され、ノードＮｐｄの電位は低下する。

〔時刻Ｔ１：リセット電圧読み出し〕
時刻Ｔ１において、制御信号ＲＳＴがＨとなることで、ＦＤ領域Ｎｆｄはリセット電圧Ｖｒｓに設定される。また、制御信号ＳＥＬもＨに設定され、ソースフォロワトランジスタＭ３によって、出力信号Ｓｏｕｔは理想的には、Ｖｒｓ−Ｖｔｍ３（Ｖｔｍ３はソースフォロワトランジスタＭ３の閾値電圧）を出力する。

〔時刻Ｔ２：信号電圧読み出し〕
時刻Ｔ２において、制御信号ＲＳＴはＬとなり、制御信号ＴＧがＨとなる。これに伴い、アバランシェフォトダイオードＰＤが光電変換してノードＮｐｄに蓄積した電荷がＦＤ領域Ｎｆｄから転送される。電荷が転送されることで、ノードＮｐｄの電圧はＶｐｈからＶｉｎｉｔに初期化され、ＦＤ領域Ｎｆｄの電圧はＶｒｓからＶｄａｔに低下する。これによって、出力信号Ｓｏｕｔは理想的には、Ｖｄａｔａ−Ｖｔｍ３を出力する。

出力信号の差分電圧（Ｖｄａｔ−Ｖｔｍ３）−（Ｖｒｓ−Ｖｔｍ３）＝（Ｖｄａｔ−Ｖｒｓ）が光電変換により生成された光検知信号として得られる。

〔時刻Ｔ４：露光〕
時刻Ｔ４において、制御信号ＳＥＬおよびＲＳＴは、それぞれＬに設定され、ＦＤ領域Ｎｆｄはフローティング状態Ｈｉｚとなる。また、制御信号ＴＧもＬに設定され、露光期間となり、時刻Ｔ０の状態に戻る。

＜フォトンカウンティングモード駆動方法：パルス制御型＞
次に図３Ａ及び図３Ｂを参照しつつ、図１に示した画素回路１００のパルス制御型フォトンカウンティングモード駆動について簡単に説明する。

図３Ａは、パルス制御型フォトンカウンティングモード駆動の一例を示すタイミングチャートである。

図３Ｂは、画素回路１００のパルス制御型フォトンカウンティングモード駆動における等価的な回路を示す回路図である。

画素回路１００には、一例として、読み出し電圧Ｖｒｄ＝Ｖｄｄ、リセット電圧Ｖｒｓｔ＝Ｖｒｓ、バイアス端子電圧Ｖａｐｄ＝−Ｖｂが印加されているものとする。−Ｖｂは−Ｖａより低い負電圧であり、−Ｖｂが印加されているときには、電圧Ｖｐｄはアバランシェフォトダイオードのブレークダウン電圧より大きい電圧であり、光電変換して生成された電荷は電子増倍されるものとする。

フォトンカウンティングモードにおいては、制御信号ＭＣＴをパルス制御することで、アナログメモリ１０５を電気的にＦＤ領域Ｎｆｄに接続（図３Ｂ）および遮断（図２Ｂ）する。

〔時刻Ｔ０（初期状態）：読み出し後のリセット〕
時刻Ｔ０において、制御信号ＲＳＴ、ＭＣＴおよびＴＧがそれぞれＨに設定されることで、ＦＤ領域ＮｆｄおよびノードＮｃはリセット電圧Ｖｒｓに設定され、ノードＮｐｄは初期電圧Ｖｉｎｉｔに設定される（初期電圧はデバイス構成で決定され、リセット電圧Ｖｒｓと等価になることもある）。

〔時刻Ｔ１：露光〕
時刻Ｔ１において、制御信号ＲＳＴおよびＴＧがＬに設定されることで露光状態となる。このとき、ノードＮｃにはリセット電圧Ｖｒｓが保持され、ノードＮｐｄには初期電圧Ｖｉｎｉｔが保持されている。

〔時刻Ｔ２：フォトン検知１回目〕
時刻Ｔ２において、アバランシェフォトダイオードにフォトンが入射したとする。入射したフォトンはアバランシェフォトダイオードにより光電変換された後、電子増倍され、電荷ΔＱｐｈ＝（Ｖｉｎｉｔ−Ｖｐｈ）・ＣａｐｄがノードＮｐｄに生成される。ここで、Ｖｐｈは電子増倍後のノードＮｐｄの電圧、ＣａｐｄはノードＮｐｄが有する容量である。これによって、ノードＮｐｄの電圧は初期電圧ＶｉｎｉｔからＶｐｈに低下する。

〔時刻Ｔ３：フォトンカウンティング１回目〕
時刻Ｔ３において、制御信号ＴＧをＨに設定する。制御信号ＭＣＴもＨに設定されているため、アナログメモリ１０５（容量Ｃ１）のノードＮｃとアバランシェフォトダイオードＦＤのノードＮｐｄが電気的に導通状態となる。これによって、時刻Ｔ２でノードＮｐｄに生成された電荷ΔＱｐｈが、予め容量Ｃ１のノードＮｃに蓄積された電荷によって直接補充され、補充が完了したところで自動的に電荷の移動は終了する。

終了時点におけるノードＮｐｄは、Ｖｐｈから初期電圧Ｖｉｎｉｔに設定され、ノードＮｃはリセット電圧Ｖｒｓから電圧Ｖｎｃ１（＝Ｖｒｓ−（Ｖｉｎｉｔ−Ｖｐｈ）・Ｃａｐｄ／（Ｃ１の容量））となる。

上記のように、制御信号ＴＧに同期して、アバランシェフォトダイオードＦＤにおけるフォトンの入射イベントに応じて、アバランシェフォトダイオードＦＤで生成された電荷は、アナログメモリ１０５から直接補充され、それに伴って、アナログメモリ１０５のノードＮｃの電位が変化していく。これにより、フォトンの入射イベントをアナログメモリ１０５のノードＮｃの電圧変化に変換することが可能となる。この動作を、パルス制御型フォトンカウンティングモード駆動とする。

〔時刻Ｔ４：露光〕
時刻Ｔ４において、制御信号ＴＧをＬに設定することで、アナログメモリ１０５のノードＮｃの電圧Ｖｎｃ１を保持し、再び露光期間となる。

〔時刻Ｔ５：フォトン検知２回目〕
時刻Ｔ５において、アバランシェフォトダイオードにフォトンが入射した状態であり、時刻Ｔ２と同様、アバランシェフォトダイオードによってノードＮｐｄに電子増倍された電荷ΔＱｐｈが生成され、ノードＮｐｄは電圧Ｖｐｈとなる。

〔時刻Ｔ６：フォトンカウンティング２回目〕
時刻Ｔ６において、制御信号ＴＧをＨに設定されることで、アバランシェフォトダイオードのノードＮｐｄに蓄積された電荷ΔＱｐｈが、アナログメモリ１０５（容量Ｃ１）のノードＮｃから直接補充される。補充が完了したところで自動的に電荷の移動は終了する。

終了時点におけるノードＮｐｄは、Ｖｐｈから初期電圧Ｖｉｎｉｔに設定され、ノードＮｃは１度目のフォトンカウンティング時の電圧Ｖｎｃ１からＶｎｃ２（＝Ｖｎｃ１−（Ｖｉｎｉｔ−Ｖｐｈ）・Ｃａｐｄ／（Ｃ１の容量））となり、時刻Ｔ３と同様の動作である。

これらより、制御信号ＴＧのＨ遷移毎に、フォトンの入射イベントがあれば、アナログメモリ１０５のノードＮｃの電圧は、ΔＶｃｏｕｎｔ＝（Ｖｉｎｉｔ−Ｖｐｈ）・Ｃａｐｄ／（Ｃ１の容量）低下する動作となる。

制御信号ＴＧのパルス制御を繰り返すことで、フォトンカウンティングモード駆動が繰り返され、かつ、露光期間内の制御信号ＴＧのパルス回数によって、フォトンカウンティング回数の最大値を調整することが可能となる。したがって、出力信号Ｓｏｕｔのアナログ階調も調整することが可能となる。

〔時刻Ｔ７：露光〕
時刻Ｔ７において、制御信号ＴＧをＬに設定することで、アナログメモリ１０５のノードＮｃの電圧Ｖｎｃ２を保持し、再び露光期間となり、時刻Ｔ４と同様の動作となる。

このようにして、露光〔時刻Ｔ１〕、フォトン検知〔時刻Ｔ２〕、制御信号ＴＧに応じた直接的な電荷補充動作、およびそれに伴うアナログメモリ１０５のノードＮｃの電圧変化〔時刻Ｔ３〕、及び露光〔時刻Ｔ４〕が繰り返されることで、パルス制御型フォトンカウンティングモード駆動は実施される。

〔時刻Ｔ８：リセット電圧読み出し〕
時刻Ｔ８において、制御信号ＭＣＴをＬに設定してアナログメモリ１０５（容量Ｃ１）のノードＮｃの電圧Ｖｎｃ２を保持する。制御信号ＲＳＴをＨに設定することで、ＦＤ領域Ｎｆｄをリセット電圧Ｖｒｓに設定する。制御信号ＳＥＬがＨに設定されているため、ソースフォロワトランジスタＭ３によって理想的にはＶｒｓ−Ｖｔｍ３が出力される。

〔時刻Ｔ９：信号電圧読み出し〕
時刻Ｔ９において、制御信号ＲＳＴをＬに設定し、制御信号ＭＣＴをＨに設定することで、ＦＤ領域Ｎｆｄは、アナログメモリ１０５（容量Ｃ１）のノードＮｃと同電位Ｖｎｃ２に設定される。制御信号ＳＥＬがＨに設定されているため、ソースフォロワトランジスタＭ３によってＶｎｃ２−Ｖｔｍ３が出力される。

リセット電圧と信号電圧の差電圧（Ｖｒｓ−Ｖｔｍ３）−（Ｖｎｃ２−Ｖｔｍ３）＝（Ｖｒｓ−Ｖｎｃ２）により、フォトンの入射イベント回数を検出することができる。

〔時刻Ｔ１０：読み出し後のリセット〕
時刻Ｔ１０において、制御信号ＲＳＴ、ＭＣＴ、ＴＧがそれぞれＨに設定されることで、ＦＤ領域ＮｆｄおよびノードＮｃはリセット電圧Ｖｒｓに設定され、ノードＮｐｄは初期電圧Ｖｉｎｉｔに設定される。時刻Ｔ０の状態に戻る。

＜他のフォトンカウンティングモード駆動方法：イベントドリブン型＞
次に図４Ａを参照しつつ、図１に示した画素回路１００のイベントドリブン型フォトンカウンティングモード駆動について簡単に説明する。イベントドリブン型フォトンカウンティングモード駆動は、フォトンカウンティングモード駆動の他の一例である。

図４Ａは、イベントドリブン型フォトンカウンティングモード駆動の一例を示すタイミングチャートである。ベントドリブン型フォトンカウンティングモード駆動では、フォトンの入射イベントを検知すると、それに伴ってアナログメモリ１０５のノードＮｃによる直接的な電荷補充と電圧変化が生じてフォトンカウンティング動作を行う。

図３Ａからの変更点は、露光期間、制御信号ＴＧを一定の電圧Ｖｔｇに設定する（電圧ＶｔｇはＨ時の電圧と同電位でもよい）。これにより、図３Ａで示したパルス制御型フォトンカウンティングモード駆動に対して、〔時刻Ｔ２〕から〔時刻Ｔ８〕までの露光期間における動作が変わるため、変更点を以下に簡単に説明する。

〔時刻Ｔ２：露光、フォトン検知１回目、及びフォトンカウンティング〕
時刻Ｔ２において、アバランシェフォトダイオードにフォトンが入射したとする。

入射したフォトンはアバランシェフォトダイオードで光電変換された後、電子増倍された電荷がノードＮｐｄに蓄積されＶｐｈまで電圧が低下していく。ノードＮｐｄの電圧が数百ミリボルト低下することで電圧Ｖｐｄが小さくなりブレークダウン電圧以下となり、電子増倍は終了する。

一方で生成された電荷ΔＱｐｈによって、ノードＮｐｄの電圧が初期電圧Ｖｉｎｉｔから低下し始めることで、転送トランジスタＭ１がサブスレッショルド電流を流し始め、ＦＤ領域Ｎｆｄの電圧が低下し始める。同様にＦＤ領域Ｎｆｄの電圧が低下し始めることで、スイッチトランジスタＭ５がサブスレッショルド電流を流し始め、アナログメモリ１０５のノードＮｃの電圧が低下し始める。

ノードＮｐｄの電圧が初期電圧Ｖｉｎｉｔ、アナログメモリ１０５の電圧がΔＶｃｏｕｎｔ＝（Ｖｉｎｉｔ−Ｖｐｈ）・Ｃａｐｄ／（Ｃ１の容量）低下したところで電荷の補充は終了し、ノードＮｃの電圧はＶｎｃ１＝（Ｖｒｓ−ΔＶｃｏｕｎｔ）となり、再び露光期間に戻る。

上記は、フォトンによる入射イベントが発生することで、アバランシェフォトダイオードＰＤで生成された電荷ΔＱｐｈが、アナログメモリ１０５のノードＮｃの電荷により直接補充され、かつ、理想的にはアナログメモリ１０５のノードＮｃの電圧をΔＶｃｏｕｎｔ低下させて再び露光期間に戻る一連の動作が行われることを示している。この動作をイベントドリブン型フォトンカウンティングモード駆動とする。

〔時刻Ｔ５：露光、フォトン検知２回目、及びフォトンカウンティング〕
時刻Ｔ２同様に、フォトンによる入射イベントが発生すると、アバランシェフォトダイオードＰＤで生成された電荷ΔＱｐｈは、アナログメモリ１０５のノードＮｃの電荷により直接補充され、かつ、理想的にはアナログメモリ１０５のノードＮｃの電圧をΔＶｃｏｕｎｔ＝（Ｖｉｎｉｔ−Ｖｐｈ）・Ｃａｐｄ／（Ｃ１の容量）低下させ、ノードＮｃの電圧はＶｎｃ２＝（Ｖｎｃ１−ΔＶｃｏｕｎｔ）となり、再び露光期間に戻る。

〔時刻Ｔ８：リセット電圧読み出し期間〕
時刻Ｔ８より、図３Ａの動作と同様の動作となるため、説明は割愛する。

＜イベントドリブン型フォトンカウンティングモード駆動の応用例＞
図４Ｂは、図４Ａのイベントドリブン型フォトンカウンティングモード駆動の応用例を示すタイミングチャートであり、複数の行に配置された画素回路１００での動作の一例を示している。図４Ｂの時刻Ｔ０〜Ｔ８は、図４Ａと同じ時刻を示し、全ての行の画素回路１００において前述と同様の動作を行う。また、時刻Ｔｒｅａｄは、図４ＡにおけるＲｅａｄ期間の動作であり、一行ごとにデータが読み出される。

図４Ｂを用いて簡単に動作を説明する。

時刻ＴＳにおいて、光源が対象物に対して発光する。

時刻Ｔ０において、全行の画素回路１００をリセットする。

時刻Ｔ１からＴ８において、全行の画素回路１００で、イベントドリブン型フォトンカウンティングモード駆動を行う。光源パルスは、一定時間活性化する矩形波あるいは繰り返しパルスが望ましい。対象物の距離が近いほどフォトンの入射イベント回数が多くなるため、フォトンの入射イベントあたりのアナログメモリ１０５の電圧変化量ΔＶｃｏｕｎｔにしたがって低下する。時刻Ｔ８以降、一行ごとにデータが読み出される。出力信号Ｓｏｕｔの電圧レベルにより、対象物までの距離を測定することができる。

上記のように、イベントドリブン型フォトンカウンティングモード駆動では、アバランシェフォトダイオードにフォトンの入射イベントが発生する度に、アナログメモリ１０５の電圧が変化する。これにより、フォトンカウンティング動作を、制御信号ＴＧを駆動する必要なしに行うことができ、フォトンの入射イベント回数をアナログメモリ１０５のノードＮｃの電圧レベルに変換して検知することが可能となる。

＜フォトンカウンティングモード駆動に特化した画素回路＞
図５は、フォトンカウンティングモード駆動に特化した画素回路１５０の構成の一例を示す回路図である。

画素回路１００を、フォトンカウンティングモードのみに特化し、パルス制御型フォトンカウンティング又はイベントドリブン型フォトンカウンティングのみを行い、電荷蓄積モードは実施しなくててもよい。その場合、上述の説明から、フォトンカウンティングを行うために最低限必要な素子は、アバランシェフォトダイオードＰＤ、転送トランジスタＭ１、及びアナログメモリ１０５における容量Ｃ１である。

電荷蓄積モード駆動を行わない場合、容量Ｃ１は、ＦＤ領域Ｎｆｄに常時接続されていても差支えない。そこで、フォトカウンティングモード駆動に特化した画素回路１５０は、画素回路１００からスイッチトランジスタＭ５を省略して構成される。

＜マルチモード駆動方法＞
次に図６を参照しつつ、図１に示した画素回路１００のマルチモード駆動について簡単に説明する。

図６は、マルチモード駆動の一例を示すタイミングチャートである。マルチモード駆動は、図２Ａの電荷蓄積モード駆動及び図３Ａのフォトンカウンティングモード駆動と比べて、各モードで取得したデータをモードごとに独立して読み出すのではなく、フォトンカウンティングモード駆動の後、電荷蓄積モード駆動を行い、その後、フォトンカウンティングで蓄積したデータと電荷蓄積で蓄積したデータとを連続して読み出す点が異なる。

上記の動作を簡単にまとめると
〔時刻Ｔ０：リセット〕
受光部１０１のアバランシェフォトダイオード、及びアナログメモリ１０５をリセットする。

〔時刻Ｔ１〜Ｔ８：パルス制御型フォトンカウンティングモード駆動〕
パルス制御型フォトンカウンティングモード駆動を行う。ブレークダウン電圧以上をアバランシェフォトダイオードに印加し、アナログメモリ１０５にフォトンカウンティング後のデータを蓄積する。

〔時刻Ｔ８：リセット〕
アバランシェフォトダイオードをリセットする。

〔時刻Ｔ９〜Ｔ１０：電荷蓄積モード駆動〕
電荷蓄積モード駆動を行う。ブレークダウン電圧以下をアバランシェフォトダイオードに印加し、ノードＮｐｄに電荷蓄積モードのデータを蓄積する。

〔時刻Ｔ１０〜Ｔ１２：読み出し１回目〕
１回目の読み出しを行う。転送トランジスタＭ１を導通状態にして、電荷蓄積モードのデータをノードＮｐｄより出力信号Ｓｏｕｔ（電荷蓄積モード）として読み出す。

〔時刻Ｔ１２〜Ｔ１４：読み出し２回目〕
２回目の読み出しを行う。スイッチトランジスタＭ５を導通状態にして、フォトンカウンティングモードのデータをアナログメモリ１０５より出力信号Ｓｏｕｔ（フォトンカウンティングモード）として読み出す。

〔時刻Ｔ１４：読み出し後のリセット〕
アバランシェフォトダイオードおよびアナログメモリ１０５をリセットし、時刻Ｔ０の状態に戻る。

以上のマルチモード駆動方法は、アナログメモリ１０５にデータを蓄積するフォトンカウンティングモード駆動の後に電荷蓄積モード駆動を行い、２つのモードで得られたデータを連続して読み出すことで、回路ノイズの影響も抑制した上で、２つのモードのデータを容易に演算することが可能となる。

以下では、データ演算の具体例及びそのための回路について説明する。

図７は、図６のマルチモード駆動において、電荷蓄積モード及びパルス制御型フォトンカウンティングモードでそれぞれ読みだした出力信号Ｓｏｕｔを演算するための演算回路２００の一例を示す回路図である。

演算回路２００は、カラムゲイン回路２１０とＣＤＳ（相関二重サンプリング）及び合成回路２２０とからなる。

カラムゲイン回路２１０は、出力信号Ｓｏｕｔに接続される容量Ｃａ、インバータＩＮＶ、インバータＩＮＶと並列に接続される容量Ｃｂ、Ｃｃ、スイッチＳＷ１〜ＳＷ４によって構成される。

カラムゲイン回路２１０から出力される信号ＳｉｇＡは、ＳｉｇＡ＝（Ｃａ／Ｃｇ）・（Ｓｏｕｔの電圧変化量）によって表すことができる。ここで、Ｃｇは、スイッチＳＷ３の非導通状態において、スイッチＳＷ２に応じて、Ｃｂの容量、ＣｂとＣｃとの合成容量の何れかに切り替えられる。つまり、カラムゲイン回路２１０のゲインは少なくとも２段階に切り替えられる。

また、ＣＤＳ及び合成回路２２０は、カラムゲイン回路２１０からの信号ＳｉｇＡに対して、リセット電圧を読み出す際、ＳＷ５を導通状態にして、信号ＳｉｇＢを定電圧ＶＢ２に固定する。また、電荷蓄積モード及びフォトンカウンティングモードにおいてそれぞれのモードの信号ＳｉｇＡを読み出す際、ＳＷ５を非導通状態かつＳＷ６を導通状態とすることで、２つのモードの信号電圧を合成する。そして、リセット電圧と合成された信号電圧との差分電圧を容量Ｃｅに蓄積することができる。

このようにして、演算回路２００は、電荷蓄積モード及びフォトンカウンティングモードのそれぞれにおける信号ＳｉｇＡの荷重和を算出する。

上記のように構成される信号処理回路２００は、次のように駆動される。

ＳＷ７を導通状態にして信号ＳｉｇＣを定電圧ＶＲＤに固定し、ＳＷ７を非導通状態に設定する。

電荷蓄積モードの出力信号Ｓｏｕｔを読み出し、容量Ｃｅに信号電荷を蓄積する。

フォトンカウンティングモードの出力信号Ｓｏｕｔを読み出し、容量Ｃｅに信号電荷を追加して蓄積する。

図８Ａ、図８Ｂ、図８Ｃは、それぞれフォトン数と信号ＳｉｇＣとの関係の一例を表すグラフであり、図８Ａは、フォトンカウンティングモードのみによる場合、図８Ｂは、電荷蓄積モードのみによる場合、及び図８Ｃは、電荷蓄積モード及びフォトンカウンティングモードの出力信号Ｓｏｕｔを合成した場合を表している。

図８Ｃでは、フォトンカウンティングモード（点線から左側）および電荷蓄積モード（点線から右側）における信号ＳｉｇＣの傾きは、カラムゲイン回路２１０によってゲイン調整することでそれぞれ独立して調整できる。

上述してきたように、２モードを切替えて連続露光し、第１モードでの信号電荷をアナログメモリ１０５に蓄積し、第２モードでの信号電荷をアバランシェフォトダイオードに蓄積しておく。データの読み出しも２モードを切替えて連続読み出しをする。例えば、第２モードでの信号電荷を出力回路によって読み出し、その後連続して、第１モードでの信号電荷を出力回路によって読み出す。

なお、それぞれのモードの信号電荷を読み出す際、信号電荷を読み出す前あるいは後でリセット電圧をセットで読み出しても良い。

また読み出す順番も、第１モードの信号電荷を先に読み出した後、第２モードの信号電荷を読み出すことも可能である。

このように、アバランシェフォトダイオードＰＤと画素回路１００内にあるアナログメモリ１０５にそれぞれのモードの信号電荷を蓄積し、２モードの信号を連続して読み出すことで、フレームメモリを用いずに、データを演算することが可能になる。

なお、データの演算は、カラム回路など固体撮像装置内で実施することも可能であるが、固体撮像装置外にラインバッファを設けて演算することも可能である。

以下では、画素回路１００の変形例について説明する。

＜アバランシェフォトダイオードのクランプ機能＞
図９Ａの画素回路５００は、画素回路１００の変形例である。

画素回路１００に加えて、アバランシェフォトダイオードＰＤのノードＮｐｄに、クランプ電圧Ｖｃｌｐが印加可能なクランプ回路ＣＬＰを備えている。

アバランシェフォトダイオードによるフォトンカウンティングモード駆動時、ノードＮｆｄが初期電圧からＶｐｈまで低下する。画素回路１００の場合、転送トランジスタＭ１の拡散ダイオードによってクランプされることとなる。画素回路５００では、クランプ回路ＣＬＰを設けることで、電圧Ｖｐｈの電圧レベルを設定可能としている。クランプ回路ＣＬＰは、デバイスとしてダイオードやバイポーラトランジスタを設けてもよいし、電子回路としてダイオード等を設けてもよい。

クランプ電圧Ｖｃｌｐを任意に設定できることで、フォトンの入射イベント時のアナログメモリ１０５の電圧変動ΔＶｃｏｕｎｔ＝（Ｖｉｎｉｔ−Ｖｐｈ）・Ｃａｐｄ／（Ｃ１の容量）をΔＶｃｏｕｎｔ＝（Ｖｉｎｉｔ−Ｖｃｌｐ）・Ｃａｐｄ／（Ｃ１の容量）と設定可能になり、アナログ階調を変更でき、最適な撮像が可能となる。

＜複数の容量からなるアナログメモリ＞
図９Ｂの画素回路５５０は、画素回路１００の変形例である。

画素回路１００からの変更点は、アナログメモリ１０６が、容量Ｃ１、Ｃ２とスイッチングトランジスタＭ５、Ｍ６から構成されることである。

これにより、フォトンの入射イベント時のアナログメモリ１０６の電圧変動をΔＶｃｏｕｎｔ＝（Ｖｉｎｉｔ−Ｖｐｈ）・Ｃａｐｄ／Ｃｓｕｍとすることが可能になる。ここで、Ｃｓｕｍは、制御信号ＭＣＴ１、ＭＣＴ２に応じて、Ｃ１の容量、Ｃ２の容量、及びＣ１とＣ２との合成容量の何れかである。その結果、フォトンカウンティングにおけるダイナミックレンジを変更することが可能となり、環境に適した撮像が可能となる。すなわち、アナログ階調を変更でき、最適な撮像が可能となる。

＜アバランシェフォトダイオードのバイアス電圧切り替え＞
次に、電荷蓄積モード駆動（図２Ａ）とフォトンカウンティングモード駆動（図３Ａ、図４Ａ）とを行うためにアバランシェフォトダイオードのバイアス電圧を切り替える回路について説明する。

図１０Ａは、固体撮像装置６００ａの機能的な構成の一例を示すブロック図である。固体撮像装置６００ａは、画素アレイ６０１、Ｒｏｗ回路６５１、Ｃｏｌｕｍｎ回路６５２、及びバイアススイッチ６５０からなる。画素アレイ６０１は、複数の画素回路１００を行列状に配置してなる。Ｒｏｗ回路６５１は、各行の画素回路１００に各種の制御信号を供給する。Ｃｏｌｕｍｎ回路６５２は、各列の画素回路１００からの出力信号を処理する。バイアススイッチ６５０は、電圧−Ｖａ、−Ｖｂの何れかを選択的にバイアス端子電圧Ｖａｐｄとして出力する。

固体撮像装置６００ａでは、バイアススイッチ６５０で選択される電圧−Ｖａ、−Ｖｂの一方をバイアス端子電圧Ｖａｐｄとして、Ｒｏｗ回路６５１を介して、各行の画素回路１００のアバランシェフォトダイオードに供給する。電圧−Ｖａ、−Ｖｂの一方はノードＮｐｄの初期電圧Ｖｉｎｉｔとの差がアバランシェフォトダイオードのブレークダウン電圧より小さい電荷蓄積モード用であり、他方は当該差が当該ブレークダウン電圧より大きいフォトンカウンティングモード用である。

図１０Ｂは、固体撮像装置６００ｂの機能的な構成の一例を示すブロック図である。固体撮像装置６００ｂは、画素アレイ６０１、Ｒｏｗ回路６５３、及びＣｏｌｕｍｎ回路６５２からなる。画素アレイ６０１は、複数の画素回路１００を行列状に配置してなる。Ｒｏｗ回路６５３は、バイアススイッチ６５０を有し各行の画素回路１００に各種の制御信号を供給する。Ｃｏｌｕｍｎ回路６５２は、各列の画素回路１００からの出力信号を処理する。

固体撮像装置６００ｂでは、バイアススイッチ６５４で各行の制御信号ＴＧ［ｉ］の電圧を電圧ＴＧ１、ＴＧ２の何れかに切り替えることで、ノードＮｐｄの初期電圧Ｖｉｎｉｔを電圧ＴＧ１、ＴＧ２に応じた電圧に設定する。電圧ＴＧ１、ＴＧ２の一方は電圧Ｖａｐｄとの差がアバランシェフォトダイオードのブレークダウン電圧より小さい初期電圧Ｖｉｎｉｔを設定するための電荷蓄積モード用であり、他方は当該差が当該ブレークダウン電圧より大きい初期電圧Ｖｉｎｉｔを設定するためのフォトンカウンティングモード用である。

なお、制御信号ＴＧの２種類の電圧を選択的に用いる代わりに、２種類のリセット電圧Ｖｒｓｔを選択的に用いることにより、ノードＮｐｄの初期電圧Ｖｉｎｉｔを切り替えても構わない。

＜効果＞
以上説明した画素回路によれば、電荷蓄積モードとフォトンカウンティングモードにおいて、出力回路を共有化することが可能となる。これにより、画素回路の構成素子数が削減でき、画素回路面積削減および画素数の多い固体撮像装置の開発が可能となる。

また、アバランシェフォトダイオードが生成した電荷を、予め蓄積したアナログメモリより直接アバランシェフォトダイオードに補充するため、別途放電用の制御トランジスタを追加せずに微少電荷量の制御が可能となり、画素回路面積および画素数の多い固体撮像装置の開発が可能となる。上記動作を繰り返すことで、フォトンの入射イベント数をアナログメモリの電圧に変換することでフォトンカウンティングが可能となる。

また、アバランシェフォトダイオードの一端に、所望のバイアスでクランプ可能にするダイオードやバイポーラトランジスタ、抵抗等のクランプ回路を備えてもよい。これにより、アバランシェフォトダイオードが電子増倍を行った際、アバランシェフォトダイオードの一端の電圧を所望のバイアスに設定可能となり、フォトンカウンティング時のアナログ階調を制御することが可能となる。

また、アバランシェフォトダイオードとアナログメモリ間にあるトランジスタの駆動方法によって、フォトンの入射イベントに応じてフォトンカウンティングを行うイベントドリブン型フォトンカウンティングモード駆動と、一定期間毎に活性化する制御信号に同期してフォトンカウンティングを行うパルス制御型フォトンカウンティングモード駆動とが可能となる。

また、複数のアナログメモリを有することで、フォトンカウンティングにおけるダイナミックレンジを変更することが可能となり、環境に適した撮像が可能となる。

（第２の実施形態）
第２の実施形態では、第１の実施形態で述べた画素回路を有する固体撮像装置について説明する。

＜グローバル電子シャッタ駆動のための制御信号とバッファ回路構成＞
図１１は、複数の画素回路を有する固体撮像装置６００ｃの要部の構成の一例を示すブロック図である。当該画素回路には、例えば、図１で示した画素回路１００を用いてもよい。

固体撮像装置６００ｃは、行列状に配置された複数の画素回路１００からなる画素アレイ６０１と、バッファ回路６０２と、タイミング生成回路６０９とを有している。図１１では、一例として、固体撮像装置６００ｃにおける２行２列分の構成を示している。以下、第ｉ行の構成要素を添え字［ｉ］で示し、第ｊ行の構成要素を添え字［ｊ］で示し、第ｉ行第ｊ列の構成要素を添え字［ｉ：ｊ］で示す。

タイミング生成回路６０９は、行毎にタイミングが異なるローカル制御信号ＲＳＴ［ｉ］、ＭＣＴ［ｉ］、ＳＥＬ［ｉ］、複数行（全行でもよい）で同一タイミングのグローバル制御信号Ｇ＿ＴＧ、ＧＳ＿ＴＧ、Ｇ＿ＲＳ、Ｇ＿ＭＣＴ、ＧＳ＿ＭＣＴ、及びバイアス端子電圧Ｖａｐｄを生成し、バッファ回路６０２に供給する。

バッファ回路６０２は、同一構成である行ごとのサブバッファ回路６０３、６０４から構成されている。

サブバッファ回路６０３は、ローカル制御信号ＲＳＴ［１］、ＭＣＴ［１］、ＳＥＬ［１］と、グローバル制御信号Ｇ＿ＴＧ、ＧＳ＿ＴＧ、Ｇ＿ＲＳ、Ｇ＿ＭＣＴ、ＧＳ＿ＭＣＴとから、制御信号ＴＧ［１］、ＲＳ［１］、ＳＬ［１］、ＭＣＴ［１］を生成し、１行目の各画素回路１００に供給する。また、サブバッファ回路６０３は、バイアス端子電圧Ｖａｐｄを、１行目の各画素回路１００に分配する。

制御信号ＴＧ［１］は、ＯＲ回路６０５で生成されたグローバル制御信号Ｇ＿ＴＧとＧＳ＿ＴＧとの論理和信号であり、転送トランジスタＭ１を制御する。

制御信号ＲＳ［１］は、ＯＲ回路６０６で生成されたグローバル制御信号Ｇ＿ＲＳとローカル制御信号ＲＳＴ［１］との論理和信号であり、リセットトランジスタＭ２を制御する。

制御信号ＳＬ［１］は、バッファ素子６０７を介したローカル制御信号ＳＥＬ［１］であり、スイッチトランジスタＭ４を制御する。

制御信号ＭＣ［１］は、ＯＲ回路６０８で生成されたグローバル制御信号Ｇ＿ＭＣＴ、ＧＳ＿ＭＣＴ、及びローカル制御信号ＭＣＴ［１］の論理和信号であり、スイッチトランジスタＭ５を制御する。

サブバッファ回路６０４もサブバッファ回路６０３と同様に構成され、ローカル制御信号ＲＳＴ［２］、ＭＣＴ［２］、ＳＥＬ［２］と、グローバル制御信号Ｇ＿ＴＧ、ＧＳ＿ＴＧ、Ｇ＿ＲＳ、Ｇ＿ＭＣＴ、ＧＳ＿ＭＣＴとから、制御信号ＴＧ［２］、ＲＳ［２］、ＳＬ［２］、ＭＣＴ［２］を生成し、２行目の各画素回路１００に供給する。また、サブバッファ回路６０４は、バイアス端子電圧Ｖａｐｄを、２行目の各画素回路１００に分配する。

また、１列目の各画素回路１００及び２列目の各画素回路１００は、それぞれ出力信号Ｓｏｕｔ［１］及び出力信号Ｓｏｕｔ［２］を図外の読み出し回路などに供給する。読み出し電圧Ｖｒｄ、リセット電圧Ｖｒｓｔは、当該読み出し回路などから各画素回路１００に供給される、複数列（全列でもよい）で同一の電圧である。

上述のように構成される固体撮像装置６００ｃにおいて、制御信号ＴＧ［ｉ］、ＲＳ［ｉ］、ＳＬ［ｉ］、及びＭＣＴ［ｉ］が、それぞれ第１制御信号、第２制御信号、第３制御信号、及び第４制御信号の一例であり、タイミング生成回路６０９とバッファ回路６０２との総体が、前記第１制御信号、前記第２制御信号、前記第３制御信号、前記第４制御信号、及びバイアス端子電圧Ｖａｐｄを生成する制御回路の一例である。

＜グローバル電子シャッタ駆動＞
図１２は、図１で示したアナログメモリ１０５を検知信号の一時的な記憶素子として利用することで可能となるグローバル電子シャッタ駆動であり、図１、図１１及び図１２を参照して動作を説明する。

なお、画素回路１００の動作は、いずれも同様であるため、１行１列目に設けられた画素回路１００［１：１］のみについて記載する。

画素回路１００［１：１］には、一例として、読み出し電圧Ｖｒｄ［１］＝Ｖｄｄ、リセット電圧Ｖｒｓｔ［１］＝Ｖｒｓが印加されているものとする。さらに、ここでは、アバランシェフォトダイオードにブレークダウン電圧−Ｖｂを印加して電子増倍駆動させているものとする。

〔時刻Ｔ０：フレーム１でのフォトン検知〕
時刻Ｔ０において、グローバル制御信号Ｇ＿ＴＧおよびＧＳ＿ＴＧはＬに設定され、制御信号ＴＧ［１］がＬとなるため、アバランシェフォトダイオードＰＤは露光状態となっている。フォトンがアバランシェフォトダイオードに入射すると、光電変換されて生成された電荷は電子増倍される。これによって、画素回路１００［１：１］のノードＮｐｄ［１：１］の電圧は、初期電圧ＶｉｎｉｔからＶｐｈに低下して保持される（フォトン検知動作）。

〔時刻Ｔ１：フレーム１でのグローバル電荷転送及び電荷保持（データ保持）〕
時刻Ｔ１において、グローバル制御信号ＧＳ＿ＴＧおよびＧＳ＿ＭＣＴがＨに設定され、全行の制御信号ＴＧおよび全行の制御信号ＭＣＴがＨとなる。

これによって、全ての画素回路１００は、画素回路１００内に設けられたアナログメモリ１０５のノードＮｃとアバランシェフォトダイオードＰＤのノードＮｐｄが電気的に導通状態となり、フォトンの入射イベントが発生している画素回路１００においては、ノードＮｃからノードＮｐｄへの電荷の補充が行われる。これと同時に、ノードＮｐｄはＶｐｈから初期電圧Ｖｉｎｉｔとなり、アナログメモリ１０５のノードＮｃの電圧はリセット電圧ＶｒｓからＶｄａｔへと低下する。

これにより、フレーム１でのフォトンの入射イベントの有無を電圧に変換してアナログメモリ１０５に記憶する電荷転送および電荷保持（データ保持）動作が行われる。

〔時刻Ｔ２：フレーム１でのグローバル電荷転送終了〕
時刻Ｔ２において、グローバル制御信号ＧＳ＿ＴＧおよびＧＳ＿ＭＣＴがＬに設定され、全行の制御信号ＴＧおよび全行の制御信号ＭＣＴがＬとなる。これによって全画素回路における電荷転送動作が終わる。また、アナログメモリ１０５には電荷が保持される（データ保持）。

〔時刻Ｔ３：フレーム２でのグローバルリセット、１行目リセット読み出し〕
時刻Ｔ３において、グローバル制御信号Ｇ＿ＲＳおよびＧ＿ＴＧがＨに設定され、全ての画素回路１００の制御信号ＲＳＴおよびＴＧがＨとなる。これによって、リセット電圧Ｖｒｓが、全画素回路１００のＦＤ領域Ｎｆｄに供給され、かつアバランシェフォトダイオードＰＤのノードＮｐｄを初期電圧Ｖｉｎｉｔに再設定する（全行一括のグローバルリセット動作）。先行フレーム（フレーム１）のデータ読み出しが開始され、まずはリセット電圧が、行ごとのローリング読み出しにより、読み出される。

以降、１行目１列目の画素回路１００［１：１］に着目して説明する。ローカル制御信号ＲＳＴ［１］がＨに設定され、制御信号ＲＳ［１］がＨとなる。これによって、ＦＤ領域Ｎｆｄがリセット電圧Ｖｒｓに設定される。ローカル制御信号ＳＥＬ［１］がＨに設定されているため、制御信号ＳＬ［１］もＨとなり、ソースフォロワトランジスタＭ３によって出力信号Ｓｏｕｔ［１］はＶｒｓ−Ｖｔｍ３を出力する。

〔時刻Ｔ４：フレーム２での一括露光開始、１行目フレーム１時の信号読み出し〕
時刻Ｔ４において、グローバル制御信号Ｇ＿ＲＳおよびＧ＿ＴＧがＬに設定され、全ての画素回路１００の制御信号ＲＳＴおよびＴＧがＬとなり、全画画素が一括して露光状態となる。

一方で、ローカル制御信号ＲＳＴ［１］はＬに、ＭＣＴ［１］はＨに設定される。制御信号ＲＳ［１］がＬ、ＭＣＴ［１］がＨになることで、ＦＤ領域Ｎｆｄに、先行フレーム（フレーム１）でアナログメモリ１０５のノードＮｃに蓄積されていた電荷が転送され、ノードＮｃと同電位Ｖｄａｔになる。ローカル制御信号ＳＥＬ［１］がＨに設定されているため、制御信号ＳＬ［１］もＨとなり、ソースフォロワトランジスタＭ３によって出力信号Ｓｏｕｔ［１］はＶｏｕｔ［１］＝Ｖｄａｔ−Ｖｔｍ３を出力する。

〔時刻Ｔ５：フレーム２での露光、１行目アナログメモリのリセット〕
時刻Ｔ５において、ローカル制御信号ＳＥＬ［１］をＬに、ＲＳＴ［１］およびＭＣＴ［１］をＨに設定する。制御信号ＳＬ［１］がＬになることで、１行目の画素回路１００からの出力信号Ｓｏｕｔ［１］の出力動作が終了する。また制御信号ＲＳ［１］及びＭＣ［１］がＨになることで、ＦＤ領域Ｎｆｄおよび、アナログメモリ１０５のノードＮｃがリセット電圧Ｖｒｓに初期化される。

〔時刻Ｔ６：フレーム２での露光、１行目読み出し動作終了〕
時刻Ｔ６において、ローカル制御信号ＲＳＴ［１］およびＭＣＴ［１］がＬに設定され、制御信号ＲＳ［１］およびＭＣ［１］がＬに設定され、ＦＤ領域Ｎｆｄおよび、アナログメモリ１０５のノードＮｃにリセット電圧Ｖｒｓが保持されて、１行目の読み出し動作が完了する。

時刻Ｔ３〜Ｔ６において、アナログメモリ１０５を一時的な保持メモリとして使用することで、全画素回路１００に設けられているアバランシェフォトダイオードを一括して露光状態に設定でき（グローバルリセット動作）、さらに露光期間中にバックグラウンドで、１行ずつ先行フレーム時のデータを読み出すことが可能となる（ローリング読み出し）。

先行フレームデータの読み出しを現行フレームのバックグランド処理として実施することができるため、フレームレートの低下を回避することが可能となる。

〔時刻Ｔ７：フレーム２：露光、２行目リセット読み出し〕
時刻Ｔ７において、全ての画素回路１００のアバランシェフォトダイオードＰＤは露光状態にあり、時刻Ｔ３の１行目のリセット読み出し動作同様、２行目の画素回路１００のリセット読み出しが実施される。

〔時刻Ｔ８：フレーム２：露光、２行目フレーム１時の信号読み出し〕
時刻Ｔ７において、時刻Ｔ４の１行目の信号読み出し動作同様、２行目の画素回路１００の信号読み出しが実施される。

〔時刻Ｔ９：フレーム２：露光、２行目アナログメモリのリセット〕
時刻Ｔ９において、時刻Ｔ５の１行目のアナログメモリ１０５のリセット動作同様、２行目の画素回路１００のアナログメモリ１０５のリセット動作が実施される。

〔時刻Ｔ１０：フレーム２：露光、２行目読み出し動作終了〕
時刻Ｔ１０において、時刻Ｔ６の１行目の読み出し動作完了同様、２行目の画素回路１００の読み出し動作が完了される。

〔時刻Ｔ１１：フレーム２：フォトン検知〕
時刻Ｔ１１において、全行の画素回路１００の読み出し動作は完了しており、再び露光状態となる。これは時刻Ｔ０と同様であり、繰り返される。

なお、フォトンの入射イベントは、露光期間中であれば検知することが可能である。

＜グローバル電子シャッタの全体動作＞
図１３は、グローバル電子シャッタの全体動作における主要部分を示す。

フレーム１内での画素回路の動作は、グローバルリセットＧＲＳと、露光と、先行フレームデータ読み出しと、グローバルデータ転送ＧＴＲからなる。

期間Ｐ０において、全画素回路一括にリセットを行うためグローバルリセット動作が実施される。同時に、１行目のリセット読み出しが行われ、ローリング読み出し動作が開始される。

期間Ｐ１において、全画素回路のアバランシェフォトダイオードが一括して露光状態にされる。同時に先行フレームでアナログメモリに蓄積されたデータが、ローリング読み出しで読み出されていく。

期間Ｐ２において、露光によりアバランシェフォトダイオードＰＤで生成された電荷をアナログメモリに転送するためグローバルデータ転送が行われる。

グローバルデータ転送が終了した時点でフレーム１を終了してもよい。フレーム２以降も同様の動作を繰り返す。

＜効果＞
上述の固体撮像装置６００ｃでは、画素回路１００のアナログメモリ１０５を一時的な保持メモリとして使用することで、グローバル電子シャッタ撮像が可能となる。

また、アバランシェフォトダイオードの電圧をリセットし、露光を行い、アバランシェフォトダイオードが生成した電荷をアナログメモリへ転送する一連の動作を、複数行又は全行一括で行う。これにより、先行フレームで保持されたアナログメモリの電圧を現行フレームで一行ごと読み出すことで、見かけ上、読み出し時間を削除することができ、フレームレートの低下を抑制することが可能となる。

＜ワンショット・フォトンカウンティングモード駆動のための２値化駆動＞
図１４は、固体撮像装置の変形例としての固体撮像装置６００ｄの構成の一例を示すブロック図である。固体撮像装置６００ｄは、図１１の固体撮像装置６００ｃの列ごとの出力（例えば、Ｓｏｕｔ［１］、Ｓｏｕｔ［２］）に、２値化回路７００、７０１を備えて構成されている。

フォトンカウンティングモード駆動において、１度のフォトンの入射イベントのみを検出したい場合、画素回路１００の出力Ｓｏｕｔは、ＨｉｇｈまたはＬｏｗの２値でよい。したがって、出力ＳｏｕｔのＬｏｗレベル及びＨｉｇｈレベルをそれぞれ固定値とするために、２値化回路７００、７０１を用いる。

２値化回路７００、７０１の構成は、特には限定されない。例えば、一般的にＣＭＯＳイメージセンサで用いられるカラムアンプの構成を用いて、常に０又は飽和電圧を出力する回路構成でもよい。

なお、画素回路１００の構成も、これに限らず、リセットトランジスタ、ソースフォロワトランジスタ、選択トランジスタ、及びアバランシェフォトダイオードからなる画素回路や、更にアバランシェフォトダイオードとソースフォロワトランジスタ間に転送トランジスタを追加した画素回路においても、１度のフォトンの入射イベントを２値化してデジタル出力することも可能である。つまり、垂直信号線に設けられた２値化回路を用いることで、画素回路の構成に関わらず、画素回路によって生成された電圧を２値化してデジタル出力することが可能となる。

これによって、１度のフォトンの入射イベントのみを検知するのであれば、２値化機能を各画素に配置する必要がなくなり、画素回路のサイズを小型化し、画素数を増やすことが可能になる。また２値化機能を列毎に配置して共有化することによって、画素間での回路バラツキを抑制することも可能となる。また、２値化機能を画素内に配置する必要がないため、上記示した３つのトランジスタ及び４つのトランジスタ構成からなる画素回路でも分かるように、電荷蓄積モードと１度のフォトンカウンティングモードでの画素回路を共有化しやすくなると共に、２つのモードの切換えを容易に行うことができる。

以上、本発明のいくつかの態様に係る固体撮像装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態が、本発明の範囲内に含まれてもよい。

本発明に係る固体撮像装置は、画像やビデオの撮像装置として広く利用できる。

１００、１５０、５００、５５０ 画素回路
１０１ 受光部
１０２ 転送回路
１０３ リセット回路
１０４ 出力回路
１０５、１０６ アナログメモリ
２００ 演算回路
２１０ カラムゲイン回路
２２０ ＣＤＳ及び合成回路
６００ａ、６００ｂ、６００ｃ、６００ｄ 固体撮像装置
６０１ 画素アレイ
６０２ バッファ回路
６０３、６０４ サブバッファ回路
６０５、６０６、６０８ ＯＲ回路
６０７ バッファ素子
６５０、６５４ バイアススイッチ
６５１、６５３ Ｒｏｗ回路
６５２ Ｃｏｌｕｍｎ回路
７００ ２値化回路

Claims (12)

1. 複数の画素回路を行列状に配置してなる画素アレイを備え、
   前記複数の画素回路の各々は、
   バイアス端子と第１ノードとの間で光電変換により電荷を生成しかつ前記バイアス端子と前記第１ノードとを介して印加されるバイアス電圧に応じて前記電荷を増倍する光電変換素子と、
   第１制御信号に応じて前記第１ノードと第２ノードとを電気的に接続する転送回路と、
   第２制御信号に応じて前記第２ノードにリセット電圧を印加するリセット回路と、
   第３制御信号に応じて前記第２ノードの電圧を読み出す出力回路と、
   第４制御信号に応じて前記第２ノードに電気的に接続されるアナログメモリと、
   前記バイアス端子にバイアス電圧を加えて、露光期間中に前記アナログメモリを前記第２ノードから電気的に切断し、前記バイアス端子に印加された前記バイアス電圧とは異なる別のバイアス電圧で、前記露光期間とは別の露光期間中に前記アナログメモリを前記第２ノードに電気的に接続する制御回路と、を有する、
   固体撮像装置。
2. 前記制御回路は、
   前記第１制御信号、前記第２制御信号、前記第３制御信号、前記第４制御信号、及び前記バイアス端子に印加されるバイアス端子電圧を生成し、
   第１モード駆動において、前記電荷の倍増が生じるブレークダウン電圧未満の前記バイアス電圧を前記光電変換素子に印加し、前記アナログメモリを前記第２ノードから電気的に遮断し、
   第２モード駆動において、前記ブレークダウン電圧以上のバイアス電圧を前記光電変換素子に印加し、前記アナログメモリを前記第２ノードに電気的に接続する、
   請求項１に記載の固体撮像装置。
3. 前記出力回路は、
   前記第１モード駆動において、前記第１ノードに蓄積されている電荷に応じた前記第２ノードの電圧を読み出し、
   前記第２モード駆動において、前記アナログメモリに蓄積されている電荷に応じた前記第２ノードの電圧を読み出す、
   請求項２に記載の固体撮像装置。
4. 前記制御回路は、
   前記第２モード駆動において、
   光検出イベントごとに前記光電変換素子で増倍される前記電荷を、前記アナログメモリから前記転送回路を介して前記光電変換素子に補充し、
   前記補充の前後それぞれで前記アナログメモリに蓄積されている電荷に応じた前記第２ノードの電圧を、前記出力回路で読み出す、
   請求項２又は３に記載の固体撮像装置。
5. 前記制御回路は、１つの画素回路に対し、前記第１モード駆動と前記第２モード駆動とを連続して行い、
   前記固体撮像装置は、前記第１モード駆動で前記画素回路から読み出された前記第２ノードの電圧と、前記第２モード駆動で前記画素回路から読み出された前記第２ノードの電圧との荷重和を算出する演算回路を、さらに備える、
   請求項２から４の何れか１項に記載の固体撮像装置。
6. 前記制御回路は、
   複数行に配置されている複数の画素回路の前記第１ノードを一括で初期電圧に設定するグローバルリセットと、
   前記グローバルリセットの後、前記複数の画素回路の前記光電変換素子で同一期間において光電変換を行うグローバル露光と、
   前記グローバル露光を行いながら、先行フレームで前記複数の画素回路の前記アナログメモリに蓄積されている電荷に応じた前記第２ノードの電圧を行ごとに読み出すローリング読み出しと、
   前記ローリング読み出しの後、現行フレームで前記複数の画素回路の前記第１ノードに蓄積された電荷を一括で前記アナログメモリに転送するグローバル転送と、を行う、
   請求項１から５の何れか１項に記載の固体撮像装置。
7. 列ごとに設けられ、前記第２モード駆動において、当該列に配置されている複数の画素回路の出力信号を第１電圧と第２電圧との間で振幅する２値のデジタル信号に増幅するカラムゲイン回路を、さらに備える、
   請求項２から５の何れか１項に記載の固体撮像装置。
8. 前記カラムゲイン回路は、前記第１モード駆動において、前記出力信号を定数倍に増幅する、
   請求項７に記載の固体撮像装置。
9. 固体撮像装置の駆動方法であって、
   前記固体撮像装置は、複数の画素回路を行列状に配置してなる画素アレイを備え、
   前記複数の画素回路の各々は、
   バイアス端子と第１ノードとの間で光電変換により電荷を生成しかつ前記バイアス端子と前記第１ノードとを介して印加されるバイアス電圧に応じて前記電荷を増倍する光電変換素子と、
   前記第１ノードと第２ノードとを電気的に接続する転送回路と、
   前記第２ノードにリセット電圧を印加するリセット回路と、
   前記第２ノードの電圧を読み出す出力回路と、
   前記第２ノードとの電気的な接続と遮断とが切り替えられるアナログメモリと、を有し、
   前記駆動方法は、
   前記電荷の倍増が生じるブレークダウン電圧未満の前記バイアス電圧を前記光電変換素子に印加し、前記アナログメモリを前記第２ノードから電気的に遮断する第１モード駆動と、
   前記ブレークダウン電圧以上のバイアス電圧を前記光電変換素子に印加し、前記アナログメモリを前記第２ノードに電気的に接続する第２モード駆動と、を含む、
   駆動方法。
10. 前記第１モード駆動において、前記第１ノードに蓄積されている電荷に応じた前記第２ノードの電圧を前記出力回路で読み出し、
    前記第２モード駆動において、前記アナログメモリに蓄積されている電荷に応じた前記第２ノードの電圧を前記出力回路で読み出す、
    請求項９に記載の駆動方法。
11. 前記第２モード駆動において、
    光検出イベントごとに前記光電変換素子で増倍される前記電荷を、前記アナログメモリから前記転送回路を介して前記光電変換素子に補充し、
    前記補充の前後それぞれで前記アナログメモリに蓄積されている電荷に応じた前記第２ノードの電圧を、前記出力回路で読み出す、
    請求項９又は１０に記載の駆動方法。
12. １つの画素回路に対し、前記第１モード駆動と前記第２モード駆動とを連続して行い、
    前記第１モード駆動で前記画素回路から読み出された前記第２ノードの電圧と、前記第２モード駆動で前記画素回路から読み出された前記第２ノードの電圧との荷重和を算出する、
    請求項９から１１の何れか１項に記載の駆動方法。

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