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JP6337394B2 - 半導体装置 - Google Patents

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Description

本発明は、例えば電力用等に適用可能な半導体装置に関する。
電力を変換するための電力用半導体モジュールは、省エネルギーの観点から高効率化が求められている。
動作中の電力用半導体モジュールの発熱は、その大部分が半導体素子からの発熱である。また、ハーフブリッジ構成における接地と電源との間のインダクタンスを限界まで低減するために、電力用半導体モジュールの構造の最適化が求められている。これらの目的を達成するために、複数の半導体チップを近接して配置して、熱及び電気の双方の観点から、電力用半導体モジュールの最適な構成が検討されている。
このような従来の電力用半導体モジュールの構成の一例を、図５にを示す。
図５に示すように、従来の電力用半導体モジュールでは、ケース１１６内の半導体モジュール１１８に設けられたゲート端子１２８及びソース端子１２９と、制御基板２０８上に実装された駆動素子１０６とは、最短経路で電気的に接続されている。半導体モジュール１１８の内部では、ゲート端子１２８及びソース端子１２９と半導体素子１１０のゲートパッド及びソースパッドとが、それぞれワイヤ１０９によって接続されている。従来の電力用半導体モジュールでは、制御基板２０１に実装されたフォトカプラ１０３で信号変換された制御信号が、駆動素子１０６に伝達される。制御基板２０８と制御基板２０１とは、リード２０４によって電気的に接続されている。リード２０４が長く且つ細い場合は、制御基板２０８の接地電位と制御基板２０１の接地電位とに揺らぎが生じて、ノイズが発生しやすくなる。従って、従来の構成では、制御基板２０８と制御基板２０１とをできる限り近い位置に配置して、リード２０４の長さを短く設定している。
ここで、リード２０４による影響を軽減するために、図６（ａ）に示すように、フォトカプラ１０３と駆動素子１０６とを、同一の制御基板２１８の上で直近に実装する従来の半導体モジュールの構成が検討されている。図６（ａ）に示す構成では、制御基板２１８の上方に配置された制御基板２１１で生成された駆動信号が、リード２１４を介して制御基板２１８に入力される。図６（ｂ）に、制御基板２１８の具体的な部品の配置例を示す。図６（ｂ）に示すように、従来の半導体モジュールにおいては、フォトカプラ１０３と駆動素子１０６とは、できる限り近接して配置されている。
しかしながら、図６（ａ）及び図６（ｂ）に示す構成は、ノイズの影響を軽減することは可能だが、制御基板２１８の上に駆動素子１０６と共にフォトカプラ１０３が実装されているため、フォトカプラ１０３の温度が高温になってしまう可能性がある。
そこで、熱の影響を軽減させる対策として、２つの制御基板の間に遮蔽板を設ける構成も検討されている（例えば、特許文献１を参照。）。
特開２００１−２３７３６８号公報
しかしながら、特許文献１に記載の発明のように、遮蔽板を２つの制御基板の間に配置するためには、これら制御基板の間隔を大きくする必要がある。２つの制御基板の間隔を大きくすると、２つの制御基板を接続するリードが長くなって、ノイズが発生する可能性がある。
本発明は、上記の課題を解決し、ノイズの影響を軽減すると共に、熱の影響を軽減することが可能な半導体装置を実現することを目的とする。
上記の目的を達成するため、本発明に係る半導体装置の一態様は、第１ゲート端子及び第１ソース端子に接続されたハイサイド側の半導体素子、並びに第２ゲート端子及び第２ソース端子に接続されたローサイド側の半導体素子を含む半導体モジュールと、半導体モジュールの上に配置された第１制御基板と、第１制御基板に保持され、第１ゲート端子及び第１ソース端子と接続された第１駆動素子、並びに第２ゲート端子及び第２ソース端子と接続された第２駆動素子と、第１制御基板の上に配置された第２制御基板と、第２制御基板に保持され、第１駆動素子又は第２駆動素子にその出力信号がそれぞれ入力される複数のフォトカプラとを備え、半導体モジュールは、該半導体モジュールの一方の辺に設けられた正極端子及び接地端子と、該一方の辺と対向する他方の辺に設けられた出力端子とを有し、第１ゲート端子及び第１ソース端子は、半導体モジュールの正極端子及び接地端子が配置された側に設けられ、第２ゲート端子及び第２ソース端子は、半導体モジュールの出力端子が配置された側に設けられたことを特徴とする。
本発明によれば、ノイズの影響を軽減すると共に、熱の影響を軽減することができる半導体装置を実現することができる。
図１（ａ）は本発明の第１実施形態に係る半導体装置の概略的な断面図である。図１（ｂ）は本発明の第１実施形態に係る半導体装置を構成する複数の半導体モジュールを示す平面図である。 図２（ａ）は本発明の第１実施形態に係る半導体装置を構成する第１制御基板を示す概略的な平面図である。図２（ｂ）は本発明の第１実施形態に係る半導体装置を構成する第２制御基板を示す概略的な平面図である。 図３は本発明の第２実施形態に係る半導体装置を構成する複数の半導体モジュールを示す概略的な平面図である。 図４（ａ）は本発明の第２実施形態に係る半導体装置を構成する第１制御基板を示す概略的な平面図である。図４（ｂ）は本発明の第２実施形態に係る半導体装置を構成する第２制御基板を示す概略的な平面図である。 図５は従来の電力用半導体モジュールを示す断面図である。 図６（ａ）は従来の半導体モジュールを示す断面図である。図６（ｂ）は従来の半導体モジュールにおける制御基板の部品配置を示す平面図である。
以下、図面を参照しながら、本発明の実施形態について説明する。なお、以下の説明においては、同一の構成には同一の符号を付して、適宜説明を省略している。
（第１実施形態）
第１実施形態に係る電力用の半導体装置について、図１（ａ）、（ｂ）及び図２（ａ）、（ｂ）を参照しながら説明する。図１（ｂ）は、本実施形態に係る半導体装置を構成する３つの半導体モジュールを、ケースに組み込んだ状態を示す。
図１（ｂ）に示す３つの半導体モジュール１８及びこれらを収容するケース１６は、図１（ａ）に示すように、第１制御基板８の下方に配置される。ここでは、３相電力を出力する半導体装置を例として説明している。
図１（ａ）に示すように、本実施形態に係る半導体装置は、ケース１６に収容された半導体モジュール１８と、ケース１６に収容され且つ半導体モジュール１８の上方に配置された第１制御基板８と、ケース１６に収容され且つ第１制御基板８の上方に配置された第２制御基板５と、該第２制御基板５の上方に配置された第３制御基板１とを備えている。
第１制御基板８の上には、複数の駆動素子６を含む回路が形成されている。第２制御基板５の上には、電気信号を絶縁状態で伝達可能な複数のフォトカプラ３を含む回路が形成されている。第１制御基板８と第２制御基板５とは、第１リード４で電気的に接続され、第２制御基板５と第３制御基板１とは、第２リード２で電気的に接続されている。また、ケース１６はヒートシンク１５の上に実装されている。図１及び図２に示すように、平面視で見た場合に、第２制御基板５の面積は、第１制御基板８の面積よりも小さい。駆動素子６は、ワイドバンドギャップ材料により構成されたＳｉＣ−ＭＯＳＦＥＴを高速駆動させる素子の一例である。
まず、半導体モジュール１８の構造を説明する。図１（ｂ）に示すように、半導体モジュール１８は、それぞれ、ハイサイド側の半導体素子である第１トランジスタ１０ｂと、ローサイド側の半導体素子である第２トランジスタ１０ａとを有している。
一般に、例えば大電力のスイッチング回路の出力端子に極性が同一のトランジスタを直列に接続してハーフブリッジ回路を構成した場合において、電源側のトランジスタをハイサイド側のトランジスタと呼び、接地側のトランジスタをローサイド側のトランジスタと呼ぶ。
半導体モジュール１８には、ハイサイド側の第１トランジスタ１０ｂを保持する第１ダイパッド１１ｂから直接に引き出された正極端子（電源端子）２５と、ローサイド側の第２トランジスタ１０ａと電気的に接続された接地端子（負極端子）２６とが、図面の下側の辺に設けられている。また、ローサイド側の第２トランジスタ１０ａを保持する第２ダイパッド１１ａから直接に引き出された出力端子２７は、図面の上側の辺に設けられている。このように、半導体モジュール１８の構成として、正極端子２５及び接地端子２６が同一の辺に配置され、出力端子２７は正極端子２５及び接地端子２６が配置された辺と対向する辺に配置されていることが好ましい。
ローサイド側の第２トランジスタ１０ａは、第２ダイパッド１１ａの上に金属接合されている。第２トランジスタ１０ａのドレイン電極は、出力端子２７に接続されている。第２トランジスタ１０ａのソース電極は、例えば複数のアルミニウムリボンにより、接地端子２６に接続されている。また、ハイサイド側の第１トランジスタ１０ｂは、第１ダイパッド１１ｂの上に金属接合されている。第１トランジスタ１０ｂのドレイン電極は、正極端子２５に接続されている。第１トランジスタ１０ｂのソース電極は、例えば複数のアルミニウムリボンにより、出力端子２７に接続されている。
ここで、ハイサイド側の第１トランジスタ１０ｂに接続された第１ゲート端子２８ｂ及び第１ソース端子２９ｂは、正極端子２５及び接地端子２６が配置される側であるハイサイド側に設けられている。これに対し、ローサイド側の第２トランジスタ１０ａに接続された第２ゲート端子２８ａ及び第２ソース端子２９ａは、出力端子２７が配置される側であるローサイド側に設けられている。なお、第２トランジスタ１０ａのゲートパッド及びソースパッドは、それぞれワイヤ９により第２ゲート端子２８ａ及び第２ソース端子２９ａに接続されている。同様に、第１トランジスタ１０ｂのゲートパッド及びソースパッドは、それぞれワイヤ９により第１ゲート端子２８ｂ及び第１ソース端子２９ｂに接続されている。
ケース１６の底面には開口部が形成されており、該開口部からはヒートシンク１５が露出している。一方、トランジスタ１０ａ、１０ｂが搭載された各ダイパッド１１ａ、１１ｂは、絶縁部材１２を介して１つの放熱板１３の上に配置される。放熱板１３は、ケース１６の開口部においてヒートシンク１５の上に固着される。このような構成にすることで、各ダイパッド１１ａ、１１ｂを放熱板１３から電気的に絶縁すると共に、各トランジスタ１０ａ、１０ｂから発生する熱を放熱板１３からヒートシンク１５に効率良く放熱することができる。絶縁部材１２は、耐電圧が高く且つ熱伝導率が高い材料が用いられる。各半導体モジュール１８においては、放熱板１３、絶縁部材１２、ダイパッド１１ａ、１１ｂ、トランジスタ１０ａ、１０ｂ及びワイヤ９は、封止樹脂１４によって、ヒートシンク１５の上にそれぞれ一体に封止されている。
各半導体モジュール１８の正極端子２５及び接地端子２６は、支持体であるケース１６に固定された正極側バスバー２０ａと接地側バスバー２０ｂとに、それぞれ金属接合されている。各半導体モジュール１８の出力端子２７は、ケース１６に組み込まれたＵＯ端子２１、ＶＯ端子２２及びＷＯ端子２３とに、それぞれ金属接合されている。
３つの半導体モジュール１８の直上に配置された第１制御基板８は、ケース１６に支持されている。第１制御基板８には、駆動素子６等を含む制御回路（ゲート駆動回路）が構成されている。
半導体モジュール１８において、図１（ａ）及び図２（ｂ）に示すように、例えばハイサイド側の第１トランジスタ１０ｂの第１ゲート端子２８ｂ及び第１ソース端子２９ｂは、第１制御基板８の上に実装された駆動素子（第１駆動素子）６の出力端子に電気的に接続されている。図示はしていないが、ローサイド側の第２トランジスタ１０ａの第２ゲート端子２８ａ及び第２ソース端子２９ａは、第１制御基板８の上に実装された他の駆動素子（第２駆動素子）６の出力端子に電気的に接続されている。このような構成にすることで、各駆動素子６からトランジスタ１０ａ、１０ｂのゲートパッド及びソースパッドに対して、それぞれ最短経路での結線が可能となる。その結果、本実施形態の半導体モジュールは、ゲートとソースとの間に生じるインダクタンスを抑えることができるので、ゲート制御性を向上させることができる。
また、図１（ｂ）に示すように、３つの半導体モジュール１８を、それぞれローサイド側の第２トランジスタ１０ａとハイサイド側の第１トランジスタ１０ｂとで向きを揃えて配置した場合に、第２トランジスタ１０ａの第２ゲート端子２８ａ及び第２ソース端子２９ａは、すべてローサイド側に配置される。一方、第１トランジスタ１０ｂの第１ゲート端子２８ｂ及び第１ソース端子２９ｂは、すべてハイサイド側に配置される。本実施形態では、前述したように、ハイサイド側の第１トランジスタ１０ｂの第１ゲート端子２８ｂ及び第１ソース端子２９ｂは出力端子２７側に配置し、ローサイド側の第２トランジスタ１０ａの第２ゲート端子２８ａ及び第２ソース端子２９ａは正極端子２５及び接地端子２６側に配置している。このような端子の配置に対して、第１制御基板８は、図２（ａ）に示す配置のように構成される。
図２（ａ）は、第１制御基板８の平面構成を示している。図２（ａ）では、第１制御基板８に覆われる半導体モジュール１８の１つを破線で示している。
図２（ａ）に示すように、第１ゲート端子２８ｂ及び第１ソース端子２９ｂは、ハイサイド側の第１回路領域５１、５２及び５３に設けられたスルーホール５０にそれぞれ接続されている。一例として、第１回路領域５１はハイサイド側のＷ相の制御回路領域であり、第１回路領域５２はハイサイド側のＶ相の制御回路領域であり、第１回路領域５３はハイサイド側のＵ相の制御回路領域である。本実施形態では、ハイサイド側の第１回路領域５１〜５３は、３つの半導体モジュール１８にそれぞれ対応して設けられている。
また、図２（ａ）に示すように、第２ゲート端子２８ａ及び第２ソース端子２９ａは、ローサイド側の第２回路領域５４に設けられた複数のスルーホール５０にそれぞれ接続されている。第２回路領域５４は、ローサイド側の制御回路領域の一例である。
以上説明したように、本実施形態に係る半導体装置は、Ｕ相、Ｖ相及びＷ相の各ハイサイド側の第１トランジスタ１０ｂの上方の領域にハイサイド側の第１回路領域５１〜５３をそれぞれ配置すると共に、Ｕ相、Ｖ相及びＷ相の各ローサイド側の第２トランジスタ１０ａの上方の領域にローサイド側の第２回路領域５４を配置している。本実施形態では、このような構成にすることで、第１制御基板８の上の各アーム素子を電位的に独立させた上で、各駆動素子６から制御されるトランジスタ１０ａ、１０ｂの各ゲートパッド及び各ソースパッドに対して最短経路での接続が可能となる。その結果、ゲート及びソースの間に生じるインダクタンスを抑えることができるので、優れたゲート制御性を実現することが可能となる。
各回路領域５１〜５４には、領域ごとに駆動素子６等の回路部品が配置されるため、回路部品同士を絶縁分離しておくことが望ましい。本実施形態では、各回路領域５１〜５４の境界を絶縁及び分離するために、回路部品及び導体パターンが配置されない絶縁領域５５を設けている。具体的には、絶縁領域５５は、ローサイド側の第２回路領域５４と、ハイサイド側の第１回路領域５１〜５３との間を絶縁及び分離すると共に、ハイサイド側の第１回路領域５１〜５３のそれぞれの間の領域も絶縁及び分離するように設けられている。
なお、第１制御基板８において、ハイサイド側の各第１回路領域５１〜５３におけるローサイド側の第２回路領域５４にそれぞれ対向する領域、及び第２回路領域５４におけるハイサイド側の各第１回路領域５１〜５３に対向する領域には、複数の接続部５６ａ〜５６ｄが平面視で直線状に並ぶように設けられている。すなわち、複数の接続部５６ａ〜５６ｄは、ハイサイド側の第１回路領域５１〜５３とローサイド側の第２回路領域５４との間の近傍に、平面視で直線状に並ぶように設けられている。接続部５６ａ〜５６ｄは、制御信号接続部の一例である。
図２（ｂ）は、第２制御基板５の平面構成を示している。図２（ｂ）では、第２制御基板５及び第１制御基板８に覆われる半導体モジュール１８の１つを破線で示している。
図２（ｂ）に示すように、第１制御基板８におけるローサイド側の複数の制御信号線は、接続部５６ｄによって、第２制御基板５の上の配線領域７５に配置された制御信号線に接続される。同様に、第１制御基板８におけるハイサイド側の複数の制御信号線は、接続部５６ａ、５６ｂ及び５６ｃによって、第２制御基板５の上の配線領域７２〜７４に配置された制御信号線にそれぞれ接続される。配線領域７２〜７５は、制御信号配線領域の一例である。
ここで、第２制御基板５の信号入力部８０とフォトカプラ３とを接続する複数の信号線８１は、第１制御基板８におけるローサイド側の第２回路領域５４の上方に配置されていることが望ましい。本実施形態では、第１制御基板８と第２制御基板５とを近接して実装しているため、低電圧の信号線（例えば電圧が５Ｖ以下の論理信号を流す信号線）を、数百Ｖの電圧変動を伴うハイサイド側の第１回路領域５１〜５３の近傍ではなく、ローサイド側の第２回路領域５４の上に配置可能であり、ノイズの影響を軽減することができる。
また、本実施形態では、第１制御基板８及び第２制御基板５の間の距離（間隔）である第１リード４の長さを２０ｍｍ以下に設定すれば、ＳｉＣ−ＭＯＳＦＥＴ等の電力半導体素子の高速動作が可能となる。例えば、第１リード４の長さを２０ｍｍよりも長くすると、高速動作時に第１制御基板８の接地電位と第２制御基板５の接地電位とがずれてしまい、フォトカプラ３から入力された駆動素子６への信号の論理値が保持されなくなる可能性がある。より詳細には、各相出力の電圧変化速度が５０ｋＶ／μｓで変位する高速動作の場合に、信号伝達速度の最低値をリードの長さとリードにおける信号伝達速度との比の値である（２０ｍｍ）／（光速の７割）の値とすれば、一般的な駆動素子の論理判定の閾値に相当する０．４８Ｖの接地電位の違いの発生を防ぐことができる。なお、本発明者らにより、第１リード４の長さが２０ｍｍ以下であれば、５０ｋＶ／μｓ以下での動作を実現できることは検証済みである。
第２制御基板５の上方に配置された第３制御基板１には、マイコンを含めた駆動信号発生回路が配置されており、第３制御基板１から第２リード２を介して第２制御基板５の上の信号入力部８０に駆動信号が出力される。第３制御基板１と第２制御基板５との距離は、短く接続するのが望ましいが、信号の品質が損なわれない限り、第３制御基板１と第２制御基板５との距離に制約はない。
以上説明したように、本実施形態に係る半導体装置は、フォトカプラ３を第２制御基板５の上に搭載し、該第２制御基板５の下方に配置した第１制御基板８に駆動素子６を搭載することで、フォトカプラ３等の熱に弱い素子を、動作時に高温となる半導体モジュール１８から遠ざけることが可能となる。このため、より高い信頼性を確保することが可能な半導体装置を実現することができる。
さらに、上述したように、本実施形態に係る半導体装置は、ローサイド側の電位変動による論理信号へのノイズの影響を低減することが可能となる。これにより、本実施形態に係る半導体装置は、ノイズの影響が軽減されると共に、熱に対する遮蔽板を用いることなく熱の影響を軽減することができる。
（第２実施形態）
以下、第２実施形態に係る電力用の半導体装置を構成する半導体モジュールについて図３及び図４（ａ）、（ｂ）を参照しながら説明する。図３は、本実施形態に係る半導体装置が備える３つの半導体モジュールの実装形態を示す。
図３に示すように、各半導体モジュール１８は、正極端子２５、接地端子２６、出力端子２７、複数のゲート端子２８ａ、２８ｂ及び複数のソース端子２９ａ、２９ｂを有している。ローサイド側の第２トランジスタ１０ａは、例えば３つの素子が並列に接続されており、出力端子２７が引き出された第２ダイパッド１１ａの上に金属接合される。ローサイド側の各第２トランジスタ１０ａのソース電極は、接地端子２６と複数のアルミニウムリボンで接続される。ハイサイド側の第１トランジスタ１０ｂは、例えば３つの素子が並列に接続されており、正極端子２５が引き出された第１ダイパッド１１ｂの上に金属接合される。ハイサイド側の各第１トランジスタ１０ｂのソース電極は、出力端子２７と複数のアルミニウムリボンで接続される。
各半導体モジュール１８の構成として、正極端子２５と接地端子２６とが１つの辺に配置され、出力端子２７が該１つの辺と対向する他の辺に配置されるのが好ましい。ここで、１つの半導体モジュール１８に含まれるローサイド側の第２トランジスタ１０ａ及びハイサイド側の第１トランジスタ１０ｂは、それぞれは３素子により構成されているが、３素子に限られない。各半導体モジュール１８は、配線にバスバーを用いたり、さらには他の構造を採ったりすることで、そのインダクタンスの低減を図ることができる。本実施形態では、ローサイド側の第２トランジスタ１０ａとハイサイド側の第１トランジスタ１０ｂとで、それぞれ複数のチップを一列に配置し、各チップとゲート端子２８ａ、２８ｂ及びソース端子２９ａ、２９ｂとをワイヤ９によって最短に接続できる配置としている。
このように、ローサイド側及びハイサイド側にそれぞれ複数のトランジスタ１０ａ、１０ｂを並べて構成する場合に、各ゲート端子２８ａ、２８ｂ及び各ソース端子２９ａ、２９ｂは、正極端子２５及び接地端子２６が設けられた辺と同一の側に接続し、且つ、出力端子２７が設けられた辺と同一の側に接続するという構成は好ましくない。このようにすると、各ゲート端子２８ａ、２８ｂ及び各ソース端子２９ａ、２９ｂは、互いのワイヤ長が均等にならないので、各トランジスタ１０ａ、１０ｂをそれぞれ同時にスイッチングさせることが困難となる。このため、図３に示すように、各ゲート端子２８ａ、２８ｂ及び各ソース端子２９ａ、２９ｂは、正極端子２５、接地端子２６及び出力端子２７が設けられていない領域に、配線長を揃えるように配置することが望ましい。このようにすると、より安定した並列駆動を実現することが可能となる。なお、各ゲート端子２８ａ、２８ｂ及び各ソース端子２９ａ、２９ｂはチップごとに配置してもよく、また、各半導体モジュール１８の内部で結線して、外部にはそれぞれ１対のみを配置する構成でもよい。
本実施形態においては、図３に示すように、例えば、３つの半導体モジュール１８を配置の方向を互いに揃えて配置した場合には、ゲート端子２８ａ、２８ｂ及びソース端子２９ａ、２９ｂの配置は、第１実施形態の構成と異なる。このような端子配置に対して、第１制御基板８の上の各駆動素子６及びスルーホール６７、６８の配置の例として、図４（ａ）に示す構成となる。スルーホール６７は、ゲート端子用スルーホールの一例であり、スルーホール６８は、ソース端子用スルーホールの一例である。
半導体モジュール１８におけるＵ相、Ｖ相及びＷ相と対応するローサイド側の第２トランジスタ１０ａと接続されるゲート端子２８ａ、２８ｂ及びソース端子２９ａ、２９ｂは、第２回路領域６４に設けられたスルーホール６７、６８にそれぞれ接続される。同様に、Ｕ相、Ｖ相及びＷ相と対応するハイサイド側の第１トランジスタ１０ｂと接続されるゲート端子２８ａ、２８ｂ及びソース端子２９ａ、２９ｂは、第１回路領域６１、６２及び６３に設けられたスルーホール６７、６８にそれぞれ接続される。各回路領域６１〜６４には、駆動素子６及び回路の構成部品が配置される。各回路領域６１〜６４の境界には、部品も導体パターンも配置されない絶縁領域６５が設けられている。本実施形態では、絶縁領域６５は、ハイサイド側の各回路領域６１〜６３とローサイド側の回路領域６４とを基板の縦方向（図４（ａ）の横方向）で分断し、且つ、ハイサイド側の各回路領域６１〜６３の境界も分断するように設けられる。
本実施形態の場合は、Ｕ相、Ｖ相及びＷ相の各ローサイド側の第２トランジスタ１０ａの上方の領域に、ローサイド側の第２回路領域６４が配置され、同様に、Ｕ相、Ｖ相及びＷ相の各ハイサイド側の第１トランジスタ１０ｂの上方の領域にハイサイド側の第１回路領域６１〜６３が配置される。このような構成にすることで、ローサイド側及びハイサイド側を電位的に独立させた上で、各駆動素子６からそれと接続されるトランジスタ１０ａ、１０ｂの各ゲートパッド及び各ソースパッドに対して最短経路での結線が可能となる。その結果、ゲート及びソースの間に生じるインダクタンスを抑えることができるので、ゲート制御性を向上させることが可能となる。また、制御信号及び電源を供給するための端子用の複数のスルーホール６６が各回路領域６１、６２、６３及び６４に設けられている。
第１制御基板８の直上に、第２制御基板５が配置される。第２制御基板５の上に形成された制御回路は、フォトカプラ３を含む駆動信号発生回路と半導体モジュール１８とを絶縁する。図４（ｂ）は、図４（ａ）に示す構成を持つ第１制御基板８の直上に、第２制御基板５を配置した際の重なり具合の一例を示している。
第１制御基板８のローサイド側の信号線は、第２制御基板５上の接続部６６ｄにより、配線領域７５の上に配置された制御信号線に接続される。これにより、ローサイド側における駆動素子６の入力端子とフォトカプラ３の出力端子とが接続される。同様に、第１制御基板８のハイサイド側の信号線は、第２制御基板５上の接続部６６ａ、６６ｂ及び６６ｃにより、配線領域７２、７３及び７４の上に配置された制御信号線にそれぞれ接続される。これにより、ハイサイド側における駆動素子６の入力端子とフォトカプラ３の出力端子とが接続される。第２制御基板５の信号入力部８０とフォトカプラ３とを接続する信号線８１は、第１制御基板８におけるローサイド側の第２回路領域６４の上に配置されていることが望ましい。
例えば、第１制御基板８と第２制御基板５とは、近接して実装される。制御信号は、電圧が５Ｖ以下の論理信号であるので、このような低電圧の信号線が数百Ｖの電圧変動を伴うハイサイド側の第１回路領域６１〜６３を近い距離で跨ぐように構成すると、ノイズの影響を受ける。従って、ノイズの影響を避けるには、ローサイド側の第２回路領域６４の上に、これらの低電圧の信号線を配置することが望ましい。第１実施形態で説明したように、第１制御基板８と第２制御基板５との間隔、すなわち第１リード４の長さは、２０ｍｍ以下に設定すれば、ＳｉＣ−ＭＯＳＦＥＴ等の電力半導体素子を高速で駆動させることが可能となる。
第３制御基板１には、マイコンを含めた駆動信号の発生回路が搭載されており、第３制御基板１から第２リード２を介して第２制御基板５の上の信号入力部に対して駆動信号が出力される。
以上説明したように、フォトカプラ３と駆動素子６とを、それぞれ、第２制御基板５と第１制御基板８とに分離して搭載することで、フォトカプラ３等の熱に弱い素子を高温になる半導体モジュール１８から遠ざけることが可能となる。これにより、本発明に係る半導体装置は、より高い信頼性を確保することができる。また、フォトカプラ３を第３制御基板１ではなく、第２制御基板５に配置することで、第１制御基板８との距離を２０ｍｍ以下で実装することが可能となり、駆動素子６とフォトカプラ３とを近接して実装することが可能となる。その結果、ＳｉＣ−ＭＯＳＦＥＴ等の高速駆動素子を、高温下において、並列駆動で安定させて駆動させることが可能となる。
本発明に係る半導体装置は、高い信頼性を実現することが可能となり、電力用半導体装置等に有用である。
１ 第３制御基板
２ 第２リード
３ フォトカプラ
４ 第１リード
５ 第２制御基板
６ 駆動素子
８ 第１制御基板
９ ワイヤ
１０ａ 第２トランジスタ
１０ｂ 第１トランジスタ
１１ａ 第２ダイパッド
１１ｂ 第１ダイパッド
１２ 絶縁部材
１３ 放熱板
１４ 封止樹脂
１５ ヒートシンク
１６ ケース
１８ 半導体モジュール
２０ａ 正極側バスバー
２０ｂ 接地側バスバー
２１ ＵＯ端子
２２ ＶＯ端子
２３ ＷＯ端子
２５ 正極端子
２６ 接地端子
２７ 出力端子
２８ａ 第２ゲート端子
２８ｂ 第１ゲート端子
２９ａ 第２ソース端子
２９ｂ 第１ソース端子
５０、６６、６７、６８ スルーホール
５１、５２、５３、６１、６２、６３ 第１回路領域
５４、６４ 第２回路領域
５５、６５ 絶縁領域
５６ａ、５６ｂ、５６ｃ、５６ｄ、６６ａ、６６ｂ、６６ｃ、６６ｄ 接続部
７２、７３、７４、７５ 配線領域
８０ 信号入力部
８１ 信号線

Claims (7)

  1. 第１ゲート端子及び第１ソース端子に接続されたハイサイド側の半導体素子、並びに第２ゲート端子及び第２ソース端子に接続されたローサイド側の半導体素子を含む半導体モジュールと、
    前記半導体モジュールの上に配置された第１制御基板と、
    前記第１制御基板に保持され、前記第１ゲート端子及び前記第１ソース端子と接続された第１駆動素子、並びに前記第２ゲート端子及び前記第２ソース端子と接続された第２駆動素子と、
    前記第１制御基板の上に配置された第２制御基板と、
    前記第２制御基板に保持され、前記第１駆動素子又は前記第２駆動素子にその出力信号がそれぞれ入力される複数のフォトカプラとを備え、
    前記半導体モジュールは、該半導体モジュールの一方の辺に設けられた正極端子及び接地端子と、該一方の辺と対向する他方の辺に設けられた出力端子とを有し、
    前記第１ゲート端子及び前記第１ソース端子は、前記半導体モジュールの前記正極端子及び前記接地端子が配置された側に設けられ、
    前記第２ゲート端子及び前記第２ソース端子は、前記半導体モジュールの前記出力端子が配置された側に設けられ、
    前記第２制御基板は、平面視で見た場合に、前記第１制御基板よりも面積が小さく、
    前記第１制御基板と前記第２制御基板とを接続するリードの長さは、２０ｍｍ以下であり、
    前記半導体モジュールにおける相出力の電圧変化速度は、５０ｋＶ／μｓである、
    半導体装置。
  2. 前記ハイサイド側の半導体素子を保持する第１ダイパッドから正極端子が引き出され、
    前記ローサイド側の半導体素子を保持する第２ダイパッドから出力端子が引き出され、
    前記ローサイド側の半導体素子が接地端子と電気的に接続された、
    請求項１に記載の半導体装置。
  3. 前記第１制御基板は、ハイサイド側の第１回路領域及びローサイド側の第２回路領域を含む複数の回路領域に区画されており、
    前記回路領域同士の間には、絶縁領域が形成された、
    請求項１又は２に記載の半導体装置。
  4. 前記第２制御基板の信号入力部と前記フォトカプラとを接続する複数の信号線は、前記第１制御基板におけるローサイド側の前記第２回路領域の上に配置された、
    請求項３に記載の半導体装置。
  5. 前記第１制御基板におけるローサイド側の制御信号線と前記第２制御基板の制御信号線とを接続する接続部は、前記第１制御基板における前記第１回路領域と前記第２回路領域との間の近傍に設けられた、
    請求項３又は４に記載の半導体装置。
  6. 前記接続部は、前記第１制御基板における前記第１回路領域と前記第２回路領域との間の近傍に、平面視で直線状に並ぶように複数設けられた、
    請求項５に記載の半導体装置。
  7. 前記ハイサイド側の半導体素子及び前記ローサイド側の半導体素子は、ワイドバンドギャップ材料により構成されたデバイスである、
    請求項１から６のいずれか１項に記載の半導体装置。
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