JP6385176B2 - アナログ電子時計 - Google Patents

Description

本発明は、アナログ電子時計に関し、特に、モーター駆動時の発振回路の安定動作に関する。

図５は、腕時計等に使用される水晶発振回路を用いたアナログ電子時計の一般なブロック図である。
アナログ電子時計は、半導体装置７０、電池７１、水晶振動子７２、モーター７３で構成される。半導体装置７０は、外付けの水晶振動子７２との組み合わせで安定した周波数での発振を可能とする発振回路７０２、発振回路７０２から得られる基準クロック信号ＯＳＣを所望の周波数のクロック信号に分周する分周回路７０３、発振回路７０２と分周回路７０３を駆動する定電圧回路７０１、モーター７３を駆動する出力制御回路７０４から構成される。

従来の定電圧回路７０１の回路例を図６に示す。定電圧回路７０１は、基準電圧Ｖｒｅｆを発生させる基準電圧回路２２と、差動増幅回路２３と、出力トランジスタ１０と、帰還回路２１と、コンデンサで構成する電圧保持回路４０と、スイッチ回路５０を備えている。

定電圧回路７０１は、出力トランジスタ１０のゲート電圧Ｖ１を保持する電圧保持回路４０を備え、差動増幅回路２３などを間欠動作させることによって消費電力を少なくしている。信号Φ１によって、差動増幅回路２３や帰還回路２１の動作を停止し、スイッチ回路５０をオフする。このとき、出力トランジスタ１０のゲート電圧は、電圧保持回路４０によって、スイッチ回路５０がオフする前の電圧を保持する。負荷電流が大きく変動しない限り、定電圧回路は、定電圧ＶＲＥＧを出力することができる（例えば、特許文献１参照）。

従来の発振回路７０２のブロック図を図７に示す。発振回路７０２は、ＰＭＯＳトランジスタＰ０１及びＮＭＯＳトランジスタＮ０１で構成される発振インバータと、ＰＭＯＳトランジスタＰ０２及びＮＭＯＳトランジスタＮ０２の並列接続で構成される帰還抵抗ＲＦと、発振容量ＣＧ及びＣＤと、カップリング容量ＣＣと、ＰＭＯＳトランジスタＰ０３及びＮＭＯＳトランジスタＮ０３のトランスミッションゲートで構成されるスイッチ素子ＳＷと、ゲート下に高濃度の不純物をドーピングされたＮＭＯＳトランジスタＮＲ１で構成されるダンピング抵抗ＲＤと、波形整形回路１００を備えている。さらに、水晶振動子７２を接続する端子ＸＩＮ及びＸＯＵＴには、ＮＭＯＳトランジスタＮ０４で構成されたＥＳＤ保護素子ＥＳＤ１及びＮＭＯＳトランジスタＮ０５で構成されたＥＳＤ２を備えている。ＮＭＯＳトランジスタＮ０２、Ｎ０３，Ｎ０４，Ｎ０５、ＮＲ１は、基板が電池７１の負極端子ＶＳＳに接続されている。

ここで、アナログ電子時計が、出力制御回路７０４がモーターパルス出力を出力して、モーター７３を回転させる場合を考える。電池７１やモーター７３には抵抗成分があるため、電池電圧ＶＳＳは、モーター負荷電流と電池７１の内部抵抗の積で決まる電圧だけ降下する。この電圧降下により、定電圧回路７０１の出力電圧ＶＲＥＧにも過渡的な電圧降下が発生する。出力電圧ＶＲＥＧは、発振回路７０２と分周回路３０の消費電流を少なくするため、発振回路７０２の発振停止電圧ＶＤＯＳにできるだけ近づけて設定される。出力電圧ＶＲＥＧが電圧降下により発振停止電圧ＶＤＯＳを下回ると発振が不安定になり、最悪の場合、発振が停止してしまう。

特開２０００−２９８５２３号公報

しかしながら、従来の定電圧回路は、アナログ電子時計のモーターが駆動され、電池電圧が急激に降下するとき、差動増幅回路２３の過渡応答特性が悪いので、出力トランジスタ１０のゲート・ソース間電圧が小さくなって、定電圧ＶＲＥＧも変動してしまうという構造的な欠点がある。

さらに、従来の発振回路は電池電圧ＶＳＳそのものに対する変動に対して、安定的な発振を継続させることができない。具体的には、ＮＭＯＳトランジスタＮ０２、Ｎ０３，Ｎ０４，Ｎ０５、ＮＲ１は基板の電位がＶＳＳであるため、基板であるＰＷＥＬＬとドレイン（またはソース）であるＮ＋拡散領域との寄生容量を通じて、ＶＳＳの変動がドレイン（またはソース）へノイズとして伝わる。ＮＭＯＳトランジスタＮ０２、Ｎ０３，Ｎ０４，Ｎ０５、ＮＲ１のドレイン（またはソース）は発振動作を継続する上で重要なノード（ＸＩＮ、ＸＩＮ１、ＸＯＵＴ、ＸＯＵＴ２）に接続されているため、ノイズを受けると発振が不安定になってしまう。

本発明は、上記課題に鑑みてなされたものであり、電池電圧が変動しても安定した発振が継続されるアナログ電子時計を提供する。

従来の課題を解決するために、本発明のアナログ電子時計は以下のような構成とした。
水晶振動子、発振回路、分周回路、定電圧回路、出力制御回路、モーターを備え、発振回路と分周回路は定電圧回路の発生する定電圧を電源として動作し、定電圧回路は、出力端子と電源端子の間に接続された出力トランジスタと、出力端子と接地端子の間に接続され、出力端子の出力電圧を分圧して帰還電圧を出力する分圧回路と、基準電圧を出力する基準電圧回路と、基準電圧と帰還電圧に基づいて出力トランジスタのゲートの電圧を制御する差動増幅回路と、出力トランジスタのゲートと電源端子の間に接続される第一電圧保持回路と、を備えたことを特徴とするアナログ電子時計。

本発明のアナログ電子時計によれば、モーター回転時のモーター負荷がかかった状態でも安定した発振が得られ、低消費電流でかつ安定して動作することが出来る。

本実施形態の定電圧回路のブロック図である。 本実施形態の発振回路のブロック図である。 本実施形態の定電圧回路の他の例を示すブロック図である。 本実施形態の定電圧回路の他の例を示すブロック図である。 アナログ電子時計のブロック図である。 従来の定電圧回路のブロック図である。 従来の発振回路のブロック図である。

以下、本実施形態のアナログ電子時計を、図面を参照して説明する。
図５は、腕時計等に使用される水晶発振回路を用いたアナログ電子時計の一般なブロック図である。

アナログ電子時計は、半導体装置７０、電池７１、水晶振動子７２、モーター７３で構成される。半導体装置７０は、外付けの水晶振動子７２との組み合わせで安定した周波数での発振を可能とする発振回路７０２、発振回路７０２から得られる基準クロック信号ＯＳＣを所望の周波数のクロック信号に分周する分周回路７０３、発振回路７０２と分周回路７０３を駆動する定電圧回路７０１、モーター７３を駆動する出力制御回路７０４から構成される。

図１は、本実施形態の定電圧回路を示すブロック図である。定電圧回路は、基準電圧回路２２と、差動増幅回路２３と、出力トランジスタ１０と、帰還回路２１と、電圧保持回路６０を備えている。

基準電圧回路２２は、基準電圧Ｖｒｅｆを発生させる。帰還回路２１は、出力端子の電圧ＶＲＥＧを分圧して帰還電圧ＶＦＢを出力する。差動増幅回路２３は、基準電圧Ｖｒｅｆと帰還電圧ＶＦＢが等しくなるように、出力トランジスタ１０のゲートに電圧Ｖ１を出力する。電圧保持回路６０は、例えば直列に接続された抵抗とコンデンサからなり、出力トランジスタ１０のゲートと電源端子ＶＳＳの間に接続される。

ここで、例えばモーター７３を駆動することによって電源電圧ＶＳＳが接地電圧ＶＤＤ側に変動すると、定電圧回路７０１は以下のような動作をする。
出力トランジスタ１０のゲート電圧Ｖ１は、電源電圧ＶＳＳが接地電圧ＶＤＤ側に変動すると、電圧保持回路６０を介してその影響を受けて接地電圧ＶＤＤ側に変動する。従って、出力トランジスタ１０は、ゲート・ソース間電圧が一定に保たれるので、そのドレイン電流は一定になる。この結果、定電圧回路７０１は、電源電圧ＶＳＳの変動の影響を受けずに、一定の定電圧ＶＲＥＧを出力することが出来る。

図２は、本実施形態の発振回路を示すブロック図である。
発振回路７０２は、ＰＭＯＳトランジスタＰ０１及びＮＭＯＳトランジスタＮ０１で構成される発振インバータと、ＰＭＯＳトランジスタＰ０２及びＮＭＯＳトランジスタＮ０２の並列接続で構成される帰還抵抗ＲＦと、発振容量ＣＧ及びＣＤと、カップリング容量ＣＣと、ＰＭＯＳトランジスタＰ０３及びＮＭＯＳトランジスタＮ０３のトランスミッションゲートで構成されるスイッチ素子ＳＷと、ゲート下に高濃度の不純物をドーピングされたＮＭＯＳトランジスタＮＲ１で構成されるダンピング抵抗ＲＤと、波形整形回路１００を備えている。さらに、水晶振動子７２を接続する端子ＸＩＮ及びＸＯＵＴと、夫々の端子にＮＭＯＳトランジスタＮ０４で構成されたＥＳＤ保護素子ＥＳＤ１及びＮＭＯＳトランジスタＮ０５で構成されたＥＳＤ保護素子ＥＳＤ２を備えている。

ここで、本実施形態の発振回路７０２の特徴は、従来電源端子ＶＳＳに接続されていた端子が定電圧回路７０１の出力端子に接続されていることである。即ち、帰還抵抗ＲＦを構成するＮＭＯＳトランジスタＮ０２の基板及びＰＭＯＳトランジスタＰ０２のゲートと、スイッチＳＷを構成するＮＭＯＳトランジスタＮ０３の基板と、ダンピング抵抗ＲＤを構成するＮＭＯＳトランジスタＮＲ１の基板及びゲートを定電圧回路７０１の出力端子に接続する。また、ＥＳＤ保護素子ＥＳＤ１及びＥＳＤ２を構成するＮＭＯＳトランジスタＮ０４及びＮ０５は、ゲートとソースと基板を夫々端子ＸＩＮ及びＸＯＵＴに接続し、ドレインを電源端子ＶＤＤに接続する。

このように接続することで、電源電圧ＶＳＳが接地電圧ＶＤＤ側に変動した場合、その電圧変動がノイズとして発振回路の内部ノード（ＸＩＮ、ＸＩＮ１、ＸＯＵＴ、ＸＯＵＴ１）に伝わることはない。

定電圧ＶＲＥＧ電位のＰＷＥＬＬとＮＭＯＳトランジスタのドレイン（またはソース）のＮ＋拡散領域の間の寄生容量は存在するが、電源電圧ＶＳＳが接地電圧ＶＤＤ側に変動しても定電圧ＶＲＥＧは変動しないので、その電圧変動がノイズとして発振回路の内部ノードに伝わることはない。

本実施形態では、ＥＳＤ保護素子ＥＳＤ１及びＥＳＤ２は、夫々ドレインをＸＩＮ及びＸＯＵＴに、ゲートとソースと基板を定電圧回路７０１の出力端子に接続してもよい。さらに、ＥＳＤ保護素子ＥＳＤ１及びＥＳＤ２は、定電圧回路７０１の出力端子または電源端子ＶＤＤに接続するダイオードを用いて構成してもよい。

以上、本実施形態の定電圧回路７０１及び発振回路７０２によれば、電源電圧ＶＳＳが接地電圧ＶＤＤ側に変動しても、定電圧ＶＲＥＧが変動しない、かつ、安定した発振を継続することができるので、消費電流が少なくとも安定して動作できるアナログ電子時計を提供することが出来る。

図３は、本実施形態の定電圧回路７０１の他の例を示すブロック図である。図２の回路に更に低消費電流の機能を備えた。
定電圧回路７０１は、出力トランジスタ１０と、帰還回路２１と、基準電圧回路２２と、差動増幅回路２３と、スイッチ回路５０〜５２と、電圧保持回路４０及び６０と、を備えている。

差動増幅回路２３や帰還回路２１は、信号Φ１によってオンオフ制御される。スイッチ回路５０は、差動増幅回路２３に同期して、信号Φ１によってオンオフ制御される。電圧保持回路４０は、例えばコンデンサで構成され、出力トランジスタ１０のゲートと出力端子の間に接続され、出力トランジスタ１０のゲート電圧Ｖ１を保持する。電圧保持回路６０は、例えばコンデンサで構成され、出力トランジスタ１０のゲートと電源端子ＶＳＳの間に接続される。スイッチ回路５１と５２は、信号Φ２によってオンオフ制御され、スイッチ回路５０がオフしたときオンして、出力トランジスタ１０のゲート電圧Ｖ１を保持する。

定電圧回路７０１は、例えば信号Φ１と信号Φ２がともにＨｉｇｈレベルとき、差動増幅回路２３や帰還回路２１は動作し、スイッチ回路５０及び５２はオン、スイッチ回路５１はオフして、通常のボルテージレギュレータとして動作する。また、例えば信号Φ１と信号Φ２がともにＬｏｗレベルとき、差動増幅回路２３や帰還回路２１は動作を停止し、スイッチ回路５０及び５２はオフ、スイッチ回路５１はオンして、定電圧回路７０１はボルテージレギュレータとしての動作を停止し、低消費電流状態になる。このとき、電圧保持回路４０は、出力トランジスタ１０のゲートと出力端子の間に接続され、ゲート電圧Ｖ１を保持する。

従って図３の定電圧回路７０１は、差動増幅回路２３や帰還回路２１を信号Φ１によって間欠動作することによって、消費電流の低減を実現するし、かつ安定して定電圧ＶＲＥＧを出力することが出来る。

ここで、アナログ電子時計は、モーター７３を駆動するときには、信号Φ１と信号Φ２が定電圧回路７０１を通常のボルテージレギュレータとして動作するように制御されれば、安定して動作することが出来、かつ低消費にすることが可能である。

図４は、本実施形態の定電圧回路７０１の他の例を示すブロック図である。図３の回路により安定動作するような回路を追加した。
定電圧回路７０１は、電圧保持回路６０のコンデンサをプリチャージするためのプリチャージ回路を備えている。プリチャージ回路は、アンプ２４とスイッチ回路５３を備えている。アンプ２４は、入力端子が出力トランジスタ１０のゲートとアンプ２４の出力端子に接続されていて、ボルテージフォロアを構成している。即ち、アンプ２４は、出力トランジスタ１０のゲート電圧Ｖ１を入力して、電圧保持回路６０のコンデンサへ出力する。スイッチ回路５３は、アンプ２４の出力端子と電圧保持回路６０の間に接続されていて、例えば信号Φ２がＬｏｗレベルの時にオンし、Ｈｉｇｈレベルの時にオフする。

図４の定電圧回路７０１は、通常のボルテージレギュレータとして動作する時に、スイッチ回路５３をオンして、電圧保持回路６０の電圧を電圧Ｖ１にプリチャージする。 従って、信号Φ２がＨｉｇｈレベルになるときに、出力トランジスタ１０のゲート電圧Ｖ１は変動しないので、定電圧回路７０１は定電圧ＶＲＥＧを安定して出力することが出来る。

以上説明したように、本発明のアナログ電子時計は、図２に示した発振回路７０２と、図１、３、４のいずれかに示した定電圧回路７０１を備えることによって、低消費でかつ電源電圧の変動に対して安定した動作をすることが可能である。

なお、アンプ２４は、低消費電流化のために新たな信号Φ３によって間欠動作をするように構成しても良い。
また、定電圧回路７０１は、電圧保持回路４０にプリチャージ回路を設けてもよい。
なお、アナログ電子時計は接地電圧ＶＤＤを基準として説明したが、電源電圧ＶＳＳが基準であれば、それに応じて回路を構成すれば、同様に効果が得られる。

２１ 帰還回路
２２ 基準電圧回路
２３ 差動増幅回路
２４ アンプ
４０、６０ 電圧保持回路
７０ 半導体装置
１００ 波形整形回路
７０１ 定電圧回路
７０２ 発振回路
７０３ 分周回路
７０４ 出力制御回路

Claims (3)

1. 水晶振動子、発振回路、分周回路、定電圧回路、出力制御回路、モーターを備えたアナログ電子時計であって、
   前記発振回路と前記分周回路は、前記定電圧回路の発生する定電圧を電源として動作し、
   前記定電圧回路は、
   出力端子と電源端子の間に接続された出力トランジスタと、
   前記出力端子と接地端子の間に接続され、前記出力端子の出力電圧を分圧して帰還電圧を出力する分圧回路と、
   基準電圧を出力する基準電圧回路と、
   前記基準電圧と前記帰還電圧に基づいて前記出力トランジスタのゲートの電圧を制御する差動増幅回路と、
   前記出力トランジスタのゲートと前記電源端子の間に接続され、前記出力トランジスタのゲート・ソース間電圧を一定に保つ第一電圧保持回路と、
   前記差動増幅回路の出力端子と前記出力トランジスタのゲートの間に接続された第一スイッチ回路と、
   前記出力トランジスタのゲートと前記第一電圧保持回路の間に接続された第二スイッチ回路と、
   前記出力トランジスタのゲートと前記出力端子の間に、第三スイッチ回路を介して接続され、前記出力トランジスタのゲート電圧を一定に保つ第二電圧保持回路と、を備え、
   第一制御信号によって、前記差動増幅回路と前記第一スイッチ回路をオフし、第二制御信号によって前記第二スイッチ回路をオフし前記第三スイッチ回路をオンする、第一動作モードと、
   前記第一制御信号によって、前記差動増幅回路と前記第一スイッチ回路をオンし、前記第二制御信号によって前記第二スイッチ回路をオンし前記第三スイッチ回路をオフする、第二動作モードと、を有する
   ことを特徴とするアナログ電子時計。
2. 前記第一電圧保持回路にプリチャージ回路を備え、
   前記プリチャージ回路は、前記第二スイッチ回路がオフしているときに、前記第一電圧保持回路を前記出力トランジスタのゲートの電圧にチャージする、
   ことを特徴とする請求項１に記載のアナログ電子時計。
3. 前記プリチャージ回路は、
   入力端子が前記出力トランジスタのゲートに接続されたボルテージフォロア回路と、前記ボルテージフォロア回路の出力端子と前記第一電圧保持回路の間に接続されに第四スイッチ回路と、を備えた
   ことを特徴とする請求項２に記載のアナログ電子時計。

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