JP6376874B2 - 増幅回路 - Google Patents

Description

本発明は、入力信号がグラウンドレベルの時トランジスタが破壊されることを防止する増幅回路に関する。

従来の増幅回路について説明する。図９は、従来の増幅回路を示す回路図である。
従来の増幅回路は、定電圧を出力する定電圧回路１０１と、ＮＭＯＳトランジスタ１０３、１０４と、負荷１０２と、グラウンド端子１００と、出力端子１０６と、入力端子１０５を備えている。

入力端子１０５には入力信号電圧Ｖｉｎが入力され、出力端子１０６から出力信号電圧Ｖｏｕｔが出力される。ＮＭＯＳトランジスタ１０４のドレインの電圧振幅は小さいため、ＮＭＯＳトランジスタ１０４の耐圧電圧は小さいものを使用することができる。したがって、ＮＭＯＳトランジスタ１０４としては、高い値のトランスコンダクタンスｇｍを持つ通常耐圧ＭＯＳトランジスタ用いることができる。一方、ＮＭＯＳトランジスタ１０３は、トランスコンダクタンスｇｍ が増幅回路全体の増幅率に殆ど寄与しないため、ＮＭＯＳトランジスタ１０３のみを高耐圧ＭＯＳトランジスタにすることで、大きな出力電圧振幅を発生できるように負荷１０２のインピーダンスを高く設定でき、増幅回路全体の利得を高くすることができる（例えば、特許文献１図１参照）。

特開２００５−３１１６８９号公報

しかしながら、従来の増幅回路は、入力信号電圧Ｖｉｎがグラウンドレベルの電圧で負荷１０２が電流を供給できる状態にある場合、ＮＭＯＳトランジスタ１０４のドレインはフローティングとなりトランジスタの耐圧以上の電圧が発生して破壊されるという課題があった。
本発明は、上記課題に鑑みてなされ、入力信号電圧Ｖｉｎがグラウンドレベルであっても、ＮＭＯＳトランジスタのドレインが破壊されない増幅回路を提供する。

従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
ゲートが入力端子に接続された第一のトランジスタと、ゲートが定電圧回路に接続され、ドレインが出力端子に接続され、ソースが第一のトランジスタのドレインに接続され、ドレイン耐圧が第一のトランジスタより高い第二のトランジスタと、第一のトランジスタのドレインに接続され、第一のトランジスタのドレイン電圧を制限するクランプ回路と、を備えた。

本発明の増幅回路は、ドレイン耐圧の低いトランジスタと、ドレイン耐圧の高いトランジスタと、で構成された増幅回路であって、ドレイン耐圧の低いトランジスタのドレインにクランプ回路を備えたので、クランプ回路によってドレイン耐圧の低いトランジスタのドレインの電圧を制限することができる。従って、ドレイン耐圧の低いトランジスタのドレインが破壊されることを防止することができる。

第一の実施形態の増幅回路の構成を示す回路図である。 クランプ回路の一例を示す回路図である。 クランプ回路の他の例を示す回路図である。 クランプ回路の他の例を示す回路図である。 第二の実施形態の増幅回路の構成を示す回路図である。 第三の実施形態の増幅回路の構成を示す回路図である。 第四の実施形態の増幅回路の構成を示す回路図である。 第五の実施形態の増幅回路の構成を示す回路図である。 従来の増幅回路の構成を示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
＜第一の実施形態＞
図１は、第一の実施形態の増幅回路の回路図である。
第一の実施形態の増幅回路は、定電圧回路１０１と、ＮＭＯＳトランジスタ１０３、１０４と、負荷１０２と、グラウンド端子１００と、出力端子１０６と、入力端子１０５と、クランプ回路１１０を備えている。

ＮＭＯＳトランジスタ１０４は、ゲートは入力端子１０５に接続され、ドレインは端子１１１に接続され、ソースはグランド端子１００に接続される。ＮＭＯＳトランジスタ１０３は、ゲートは定電圧回路１０１の正極に接続され、ドレインは出力端子１０６と負荷１０２に接続され、ソースはＮＭＯＳトランジスタ１０４のドレインに接続される。定電圧回路１０１の負極はグランド端子１００に接続される。

図２は、クランプ回路１１０の一例を示す回路図である。クランプ回路１１０は直列接続されたｎ個のＮＭＯＳトランジスタ２０１から２０ｎ（ｎは２以上の整数）と、端子１１１を備えている。
ＮＭＯＳトランジスタ２０１から２０ｎは、ゲートとドレインが接続され、グラウンド端子１００と端子１１１の間に直列に接続される。

次に、第一の実施形態の増幅回路の動作について説明する。
定電圧回路１０１は、定電圧Ｖ２を出力する。入力端子１０５には入力信号電圧Ｖｉｎが入力され、出力端子１０６には出力信号電圧Ｖｏｕｔが出力される。ＮＭＯＳトランジスタ１０４のドレインの電圧振幅は小さいため、ＮＭＯＳトランジスタ１０４の耐圧電圧は小さいものを使用し、トランスコンダクタンスｇｍの高くする。ＮＭＯＳトランジスタ１０３は、トランスコンダクタンスｇｍ が増幅回路全体の増幅率に殆ど寄与しないため、ドレイン耐圧の高い高耐圧ＭＯＳトランジスタにする。このような構成にすることで、出力信号電圧Ｖｏｕｔの振幅が大きくなるように負荷１０２のインピーダンスを高く設定でき、増幅回路全体の利得を高くすることができる。

ここで、負荷１０２が電流を供給できる状態であり、入力信号電圧Ｖｉｎがグラウンドレベルにある時を考える。ＮＭＯＳトランジスタ１０３は、ゲートに定電圧Ｖ２が入力されているためオンする。ＮＭＯＳトランジスタ１０４は、ゲートにグラウンドレベルの電圧が入力されるためオフし、ドレインはフローティングとなる。端子１１１のクランプ電圧をクランプ電圧Ｖ１とし、ＮＭＯＳトランジスタ２０１から２０ｎの閾値をそれぞれＶｔｎとすると、クランプ電圧Ｖ１＝Ｖｔｎ×ｎとなる。端子１１１はＮＭＯＳトランジスタ１０４のドレインに接続されるため、ＮＭＯＳトランジスタ１０４のドレインはフローティングになってもクランプ電圧Ｖ１以上の電圧が印加される事はなく、ＮＭＯＳトランジスタ１０４のドレインに耐圧以上の電圧が発生して破壊されることを防止することができる。クランプ電圧Ｖ１は、ＮＭＯＳトランジスタ２０１から２０ｎの数を調節することで任意に調整され、ＮＭＯＳトランジスタ１０４のドレイン耐圧にあわせて設定することができる。

なお、クランプ回路１１０は、図２の構成に限らず、図３や図４のような構成など、ＮＭＯＳトランジスタ１０４のドレイン電圧を制限する構成であればどのような構成であってもよい。
図３のクランプ回路では、定電圧回路３０２が出力する定電圧によってクランプ電圧Ｖ１を任意に調整することができる。

また、図４のクランプ回路では、ＰＭＯＳトランジスタ４０１から４０ｎの数を調節することと、定電圧回路４１０が出力する定電圧によってクランプ電圧Ｖ１を任意に調整することができる。

以上説明したように、第一の実施形態の増幅回路は、入力信号電圧Ｖｉｎがグラウンドレベルであっても、クランプ回路１１０によってＮＭＯＳトランジスタ１０４のドレインの電圧を制限することができる。従って、ＮＭＯＳトランジスタ１０４のドレインが破壊されることを防止することができる。

＜第二の実施形態＞
図５は、第二の実施形態の増幅回路の回路図である。
図１との違いは、ＮＭＯＳトランジスタ１０３をＮｃｈデプレッショントランジスタ５０１に変更した点である。他は図１と同様である。

このような回路構成の増幅回路であっても、第一の実施形態と同様、クランプ回路１１０の効果を得られる。即ち、入力信号電圧Ｖｉｎがグラウンドレベルであっても、ＮＭＯＳトランジスタ１０４のドレインにクランプ電圧Ｖ１以上の電圧が印加される事はなく、ＮＭＯＳトランジスタ１０４のドレインが破壊されることを防止することができる。

＜第三の実施形態＞
図６は、第三の実施形態の増幅回路の回路図である。
図５との違いは、Ｎｃｈデプレッショントランジスタ５０１のゲートを入力端子１０５に接続し、定電圧回路１０１を削除した点である。他は図５と同様である。

このような回路構成の増幅回路であっても、第一の実施形態と同様、クランプ回路１１０の効果を得られる。即ち、入力信号電圧Ｖｉｎがグラウンドレベルであっても、ＮＭＯＳトランジスタ１０４のドレインにクランプ電圧Ｖ１以上の電圧が印加される事はなく、ＮＭＯＳトランジスタ１０４のドレインが破壊されることを防止することができる。

＜第四の実施形態＞
図７は、第四の実施形態の増幅回路の回路図である。
図１との違いは、クランプ回路７０１を定電圧回路１０１の正極とＮＭＯＳトランジスタ１０４のドレインの間に接続した点である。他は図１と同様である。クランプ回路７０１は、例えば、ゲートとソースがＮＭＯＳトランジスタ１０４のドレインに接続され、ドレインが定電圧回路１０１の正極に接続されたＮＭＯＳトランジスタ７０１で構成される。
クランプ回路７０１は、以下のように動作をして、ＮＭＯＳトランジスタ１０４のドレインの電圧をクランプすることが出来る。

ＮＭＯＳトランジスタ１０４のドレインの電圧が、定電圧回路１０１の定電圧Ｖ２にＮＭＯＳトランジスタ７０１の閾値電圧Ｖｔ₇₀₁を加えた電圧より高くなると、ＮＭＯＳトランジスタ７０１が電流を流す。従って、ＮＭＯＳトランジスタ１０４のドレインの電圧は、Ｖ２＋Ｖｔ₇₀₁の電圧にクランプされる。

このような構成をした増幅回路は、他の実施形態と同様にクランプの効果を得られる。更に、クランプ回路７０１は、ＮＭＯＳトランジスタ７０１のチャネルを通して電流を流すことで、クランプする構成である。従って、トランジスタの寄生ダイオードに電流が流れないので、寄生バイポーラを介して基板に電流を流すことが無いという効果がある。

＜第五の実施形態＞
図８は、第五の実施形態の増幅回路の回路図である。
第五の実施形態の増幅回路は、定電圧回路１０１と、ＰＭＯＳトランジスタ８０３、８０４と、負荷１０２と、グラウンド端子１００と、出力端子１０６と、入力端子１０５と、クランプ回路８１０を備えている。

ＰＭＯＳトランジスタ８０４は、ゲートは入力端子１０５に接続され、ソースは出力端子１０６に接続され、ドレインはグランド端子１００に接続される。ＰＭＯＳトランジスタ８０３は、ゲートは定電圧回路１０１の負極に接続され、ドレインは出力端子１０６と負荷１０２に接続され、ソースは電源端子に接続される。定電圧回路１０１の正極は電源端子に接続される。クランプ回路８０１は、入力端子１０５とＰＭＯＳトランジスタ８０４のソースの間に接続される。クランプ回路８０１は、例えば、ゲートとソースがＰＭＯＳトランジスタ８０４のソースに接続され、ドレインが入力端子１０５に接続されたＰＭＯＳトランジスタ８０１で構成される。ここで、第五の実施形態の増幅回路は、ＰＭＯＳトランジスタ８０３はドレイン耐圧が小さく、ＰＭＯＳトランジスタ８０４はドレイン耐圧の高い高耐圧ＭＯＳトランジスタで構成した、ソースフォロワである。
クランプ回路８０１は、以下のように動作をして、ＰＭＯＳトランジスタ８０３のドレインの電圧をクランプすることが出来る。

定電圧回路１０１がオフ（０Ｖ）していてＰＭＯＳトランジスタ８０３のゲート電圧が電源電圧になっていると、ＰＭＯＳトランジスタ８０３はオフしている。入力端子１０５にある入力信号電圧Ｖｉｎが入力されていて、負荷１０２のインピーダンスが高いと、出力端子１０６の電圧はフローティング状態になり、低下してしまう。このとき、ＰＭＯＳトランジスタ８０３のドレインの電圧が入力端子１０５の入力信号電圧ＶｉｎとＰＭＯＳトランジスタ８０１の閾値電圧Ｖｔ₈₀₁の和の電圧より低くなると、ＰＭＯＳトランジスタ８０１が電流を流す。従って、ＰＭＯＳトランジスタ８０３のドレインの電圧は、Ｖｉｎ＋Ｖｔ₈₀₁の電圧にクランプされる。ＰＭＯＳトランジスタ８０１は、出力信号電圧Ｖｏｕｔが入力信号電圧Ｖｉｎより高い通常の動作のときはオフしているので、ソースフォロワ動作には影響しない。

このような構成をした増幅回路は、他の実施形態と同様にクランプの効果を得られる。更に、クランプ回路８０１は、ＰＭＯＳトランジスタ８０１のチャネルを通して電流を流すことで、クランプする構成である。従って、トランジスタの寄生ダイオードに電流が流れないので、寄生バイポーラを介して基板に電流を流すことが無いという効果がある。

以上説明したように、本発明の増幅回路は、ドレイン耐圧の低いトランジスタと、ドレイン耐圧の高いトランジスタと、で構成された増幅回路であって、ドレイン耐圧の低いトランジスタのドレインにクランプ回路を備えたので、クランプ回路によってドレイン耐圧の低いトランジスタのドレインの電圧を制限することができる。従って、ドレイン耐圧の低いトランジスタのドレインが破壊されることを防止することができる。
なお、本発明の増幅回路は、図示はしないが電源の関係を反転した回路構成であっても、同様にクランプ回路の効果を得ることが出来る。

１００ グラウンド端子
１０１、３０２、４１０ 定電圧回路
１０２ 負荷
１０５ 入力端子
１０６ 出力端子
１１０、７１０，８１０ クランプ回路

Claims (1)

1. 入力端子に入力された信号を増幅して、出力端子に出力する増幅回路であって、
   ゲートが定電圧回路に接続され、ドレインが前記出力端子に接続され、ソースが電源端子に接続された第一のトランジスタと、
   ゲートが前記入力端子に接続され、ドレインが接地端子に接続され、ソースが出力端子に接続され、ドレイン耐圧が前記第一のトランジスタより高い第二のトランジスタと、
   ゲートとソースが前記第一のトランジスタのドレインに接続され、ドレインが入力端子に接続されたトランジスタで構成され、前記第一のトランジスタのドレイン電圧を制限するクランプ回路と、
   を備えることを特徴とする増幅回路。

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