JP6126602B2 - 回路装置および信号を送信するための方法 - Google Patents

Description

本発明は、請求項１のプリアンブルに記載の回路装置、ならびに請求項１９のプリアンブルに記載の対応する方法に関する。

ビット伝送層または物理層（ｐｈｙｓｉｃａｌ ｌａｙｅｒ：ＰＨＹ）は、ＯＳＩ（Ｏｐｅｎ Ｓｙｓｔｅｍｓ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルとも呼ばれるＯＳＩ階層モデルの最下位層であり、コンピュータネットワークにおける通信プロトコルの設計基準としても役に立つ、国際標準化機構（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄｓ Ｏｒｇａｎｉｓａｔｉｏｎ：ＩＳＯ）の階層モデルを示す。

物理層（ＰＨＹ）は、結合、順方向誤り訂正（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ：ＦＥＣ）、電力制御、拡散（符号分割多元接続）（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ：ＣＤＭＡ）等に関与し、およびデータもアプリケーションも識別せず、０と１のみを識別する。ＰＨＹは、その上のセキュリティ層（データリンク層）（Ｄａｔａ Ｌｉｎｋ Ｌａｙｅｒ：ＤＬＬ）が、特に、媒体アクセス制御（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ：ＭＡＣ）層と呼ばれる部分層を利用可能な論理チャネル（ＵＭＴＳ（Ｕｎｉｖｅｒｓａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｙｓｔｅｍ）用のトランスポートチャネル）を形成する。

原理的に、Ｄ−ＰＨＹは、モバイル装置内のコンポーネント間の通信リンクのためのフレキシブルで、低コストで、高速のシリアルインタフェースを実現できる。

図５Ａに示すように、最新の携帯電話において、データソース、例えば、アプリケーションプロセッサは、関連するデータシンク上、例えば、関連するディスプレイ上での表示のために、イメージデータをＤ−ＰＨＹ信号として、ＭＩＰＩ−ＤＳＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ−Ｄｉｓｐｌａｙ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ）に供給する。また、アプリケーションプロセッサ等のデータシンクは、関連するデータソースから、例えば、関連するカメラから、ＭＩＰＩ−ＣＳＩ（Ｃａｍｅｒａ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ）を介して、Ｄ−ＰＨＹフォーマットでイメージデータを受信することができる。

Ｄ−ＰＨＹプロトコルに基づくＤＳＩまたはＤＳＩ−２またはＣＳＩまたはＣＳＩ−２またはＣＳＩ−３は、４つ以下の差動データラインと、差動クロックラインとを備え、これらは、銅ケーブルを用いて、該アプリケーションプロセッサを該ディスプレイおよび／または該カメラに接続する。差動データライン当たりのデータ転送速度は、最高で１．５Ｇｂｐｓ（ギガビット／秒）である。

１〜４つの差動データ信号および差動クロックラインを介した、この従来のＤ−ＰＨＹ−ＤＳＩ信号またはＤ−ＰＨＹ−ＣＳＩ信号の送信および受信は、マスター側のモジュール（データソース、例えば、カメラおよび／またはアプリケーションプロセッサ）と、スレーブ側のモジュール（データシンク、例えば、アプリケーションプロセッサおよび／またはディスプレイユニット）との間の（データレーンＣＨ０＋，ＣＨ０−およびＣＨ１＋，ＣＨ１−と呼ばれる）２つの双方向データチャネルおよび（クロックレーンＣＬＫ＋，ＣＬＫ−と呼ばれる）クロックラインを手段として、図５ＢのＤ−ＰＨＹインタフェース構造に例として図示されている。その双方向マルチデータレーン構造において、図５Ｂの略語ＰＰＩは、「ＰＨＹ Ｐｒｏｔｏｃｏｌ Ｉｎｔｅｒｆａｃｅ」を表す。

この状況において、図５Ａを見て分かるように、各関連するディプレイのための、または、各関連するカメラのためのデータ伝送には、最高１０の銅線（例えば、２つのデータラインの４倍と、２つのクロックラインの１倍）を要する。それに対応して、例えば、高解像度スクリーン、テレビ受像機またはカメラは、電気的ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）−Ｄ−ＰＨＹデータ伝送インタフェースを備える。

このインタフェースは、高速（Ｈｉｇｈ Ｓｐｅｅｄ：ＨＳ）データと低電力（Ｌｏｗ Ｐｏｗｅｒ：ＬＰ）データの両方を送信するのに用いられ、この場合、該ＬＰデータのデータ転送速度は、典型的には、該ＨＳデータのデータ転送速度よりもかなり遅い。これは図４に図示されており、該図において、それぞれの電圧レベルが、ＨＳデータ伝送およびＬＰデータ伝送の場合について図示されている。

これに関連して、ＭＩＰＩ−Ｄ−ＰＨＹ規格に関するガイドラインが、ＨＳ／ＬＰデータの伝送に対して義務付けられている。ＬＰデータは、ＭＩＰＩ固有のプロトコルに従わなければならず、これは、小さな帯域幅、例えば、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、シリアル周辺機器インタフェース（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ：ＳＰＩ）またはその他のプロトコル等を用いた、シリアルデータの伝送のための既に確立されている業界標準の送信ができず、最後に述べたプロトコルは、Ｄ−ＰＨＹ−ＨＳデータの伝送が必要であり、加えて、該プロトコルは、ＰＨＹ準拠ではない追加的なバイナリデータの伝送も要する。

具体的には、関連するＭＩＰＩ規格は、ＬＰデータであっても、双方向の、同時に双方向ではない、すなわち、全二重（全二重伝送）ではないが、半二重（交互伝送）での伝送を可能にする。

そのため、ＭＩＰＩ−Ｄ−ＰＨＹに準拠し、加えて、ＭＩＰＩ規格に準拠しないＬＰデータは別として、シリアルデータを便宜的に全二重（全二重伝送）で送信しなければならない場合、２つまたは３つの別々の電気ラインを、例えば、ＭＩＰＩ−Ｄ−ＰＨＹに準拠しないＬＰデータを伝達するための公知のＤ−ＰＨＹシステムに設けなければならない。

このことは、いくつかの用途、例えば、以下の用途、すなわち、
小さなリンクを備えた携帯電話、または、
その意図した目的を考慮して、本質的に、全体にわたって最小限の直径を有していなければならない内視鏡、
において、ケーブルが延びている場合、幾何学的な問題またはスペースの問題につながる可能性がある。

このような別々のラインも、その通常のユニポーラデータラインが電磁エネルギーを放射するため、問題を引き起こす。

上述した欠点および不十分な点を発端として、ならびに概略が説明された従来技術を考慮して、本発明の目的は、全二重伝送が可能な方法で、上述したタイプの回路装置および上述したタイプの方法をさらに発展させることである。

この目的は、請求項１の特徴を有する回路装置と、請求項１３の特徴を有する方法によって達成される。本発明の有利な実施形態および適切なさらなる発展は、それぞれの従属項において特徴付けられている。

したがって、それを用いて、
論理レベルに基づく信号に対応するシングルエンドＨＳデータと、
特に、コモンモード信号に基づく信号に対応する差動ＬＰデータと、
が、共通信号ストリームを形成するようにシリアル化される回路装置および方法が提案される。

この共通シリアル化信号ストリームに加えて、少なくとも１つの追加的な電気的またはガルバニックなリンクを介して、具体的には、少なくとも１つの追加的な銅ケーブルを介して、および／または例えば、少なくとも１つのプリント回路基板上に配置された追加的な電気ラインを介して一括化された、ＬＰデータのための、および同時に、さらなる多数の様々なバイナリデータのための全二重データ伝送が可能にされる。

本発明は、典型的には、シングルエンド論理レベルベースのデータ信号およびクロック信号と、特に、コモンモードベースの、差動データ信号およびクロック信号との両方の、具体的には、Ｄ−ＰＨＹデータ信号またはＤ−ＰＨＹクロック信号、例えば、１〜４ビット幅のＭＩＰＩ−Ｄ−ＰＨＹデータ信号およびＭＩＰＩ−Ｄ−ＰＨＹクロック信号の、少なくとも１つのデータソース、具体的には、例えば、少なくとも高解像度カメラおよび／または画像ソースとして機能するカメラおよび／または少なくとも１つのアプリケーションプロセッサと、少なくとも１つのデータシンク、具体的には、少なくとも１つのアプリケーションプロセッサおよび／または少なくとも１つの高解像度ディスプレイユニットまたは例えば、画像シンクとして機能するディスプレイユニット、例えば、少なくとも１つのディスプレイまたは少なくとも１つのモニタとの間での、シリアルおよび／または一括の、具体的には、ＣＳＩプロトコルベースのおよび／またはＣＳＩ−２プロトコルベースのおよび／またはＣＳＩ−３プロトコルベースのおよび／またはＤＳＩプロトコルベースのおよび／またはＤＳＩ−２プロトコルベースの伝送中に適用することができる。

前述したように、本発明に関する教示を有利な方法で具体化し、およびさらに発展させるための様々な可能性がある。このため、一方において、請求項１に従属する請求項について、および請求項１３について説明し、他方においては、本発明の追加的な実施形態、特徴および効果が、以下でより詳細に、とりわけ、図１Ａ〜図４によって図示されている例示的な実施形態によって説明されている。

本発明の方法に従って作動する、本発明による送信装置の実施形態の概念的略図である。 図１Ａにおける送信装置のフレーマの実施形態の詳細を示す、概念的略図である。 本発明の方法に従って作動する、図１Ａの送信装置に関連する受信装置の実施形態の概念的略図である。 図２Ａの受信装置のデフレーマの実施形態の詳細を示す、概念的略図である。 本発明の方法に従って作動する、本発明による回路装置の実施形態の概念的略図である。 図３Ａによる回路装置における送信装置および受信装置の両方に含まれている送信／受信モジュールの実施形態の概念的略図である。 図３Ｂの送信／受信モジュールに含まれているバイナリパルス幅変調（Ｐｕｌｓ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）コンバータを用いて実行することができるＰＷＭの実施形態の概略図である。 ＨＳデータ伝送およびＬＰデータ伝送の場合のそれぞれの電圧レベルの実施形態の概略図である。 従来技術による典型的な装置の概念的略図である。 図５Ａに示す装置がそれをベースにしている、２つのデータチャネルとクロックラインとを備えるインタフェース構造の実施例の概念的略図である。

図１Ａ〜図５Ｂにおいて、類似のまたは同様の実施形態、要素または機能には、同一の参照数字が付けられている。

（発明を具体化するための最良の方法）
原理的には、
本発明による送信装置Ｓに関する図１Ａに示す実施形態によって、および
本発明による受信装置Ｅに関する図２Ａに示す実施形態によって、
ケーブルベースのリンクを実現するおよび作動させるための、本発明による回路装置Ａ（図３を参照）の実施形態が全体で得られ（本発明に関しては、互いに無関係に、送信装置Ｓと受信装置Ｅを実現すること、および作動させることが可能である）、
そのリンクは、光学的に、具体的には、少なくとも１つの光学媒体に基づいて、例えば、光導波路ＯＭ（図１Ａ、図２Ａの詳細図を参照）に基づいて、例えば、少なくとも１つのガラス繊維に基づいて、および／または少なくとも１つのプラスチック繊維に基づいて多重化され、およびシリアル化され、および／または
そのリンクは、電気的にまたはガルバニックに、具体的には、少なくとも１つの電気的またはガルバニックなリンクＧＡ（図３を参照）に基づいて、例えば、少なくとも１つの銅線に基づいて、および／または例えば、少なくともプリント回路基板上に配列された少なくとも１つの電気的ラインに基づいて多重化されていない
ことが可能である。

図１Ａは、ＤＳＩデータ伝送インタフェースＩＳまたはＣＳＩデータ伝送インタフェースＩＳへの接続のための送信装置Ｓの原理的構造の実施形態を示す。

アプリケーションプロセッサＡＰ内で、または、カメラＫＡ内で生成された画像データは、Ｄ−ＰＨＹ補正クロック信号ＣＬＫ＋，ＣＬＫ−とともに、最高で４ビット幅のデータ伝送インタフェースＩＳにおいて、４つ他のデータラインまたはデータチャネルＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−上でＤ−ＰＨＹ信号として利用可能になっている。

送信装置Ｓは、これらの信号を集積インタフェースロジックＬＳにおいて受け取り、そのブロックは、それらの信号が、Ｄ−ＰＨＹ信号の正しい解釈のための、および高周波データストリーム（いわゆるシングルエンド論理レベルベースの信号に相当するＨＳデータ）と低周波データストリーム（いわゆる特に、コモンモードベースの差動信号に相当する低速（Ｌｏｗ Ｓｐｅｅｄ：ＬＳ）データ）を区別するための少なくとも１つの状態機械を有することを証明できる。

送信装置Ｓ内で後に続くフレーマＦＲ（図１Ｂの詳細図も参照）は、入力信号の直流（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ：ＤＣ）平衡を確保し、および受信側（図２Ａを参照）で認識可能なフレームを生成し、そのことは、受信装置Ｅ（図２Ａを参照）が、補正出力データラインまたは出力チャネルＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−に、受信したデータを再割当てすることを可能にする。

詳細には、論理レベルベースのシングルエンドデータ信号ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３と、差動データ信号ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−の両方を、図１ＢによるフレーマＦＲに印加することができる。５ｂ／６ｂ符号化ブロックとして構成されたその符号器ＫＯを用いて、図１Ｂによる該フレーマは、それらの差動データ信号ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−を、シングルエンド論理レベルベースのデータ信号ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３から成るストリームに埋め込む。

フレーマＦＲに隣接するマルチプレクサＭＵ、具体的には、ＨＳ Ｍｕｘは、位相ロックループとして、具体的には、ＣＭＵとして構成されたクロック発振器ＰＳを用いて、高周波シリアルまたは一括送信信号を生成し、その信号は、出力ドライバＡＴを用いて、送信装置Ｓの出力ＡＳにおいて利用可能になっている。フレーマＦＲとマルチプレクサＭＵは、一緒にシリアライザＳＥを構成している。

クロック発振器ＰＳを用いて、クロックポートＣＬＫ＋，ＣＬＫ−を介して、およびインタフェースロジックＬＳのクロックモジュールＣＳを介して供給されたＤ−ＰＨＹクロック信号は、シリアライザＳＥのための、具体的には、そのマルチプレクサＭＵのための（クロック）基準として用いられ、および該シリアルデータストリームに、すなわち、シリアル化された出力信号に埋め込まれる。これにより、受信装置Ｅ（図２Ａを参照）に伝達される共通信号ストリームＳＩが生成される。

さらに図１Ａを見て分かるように、出力ドライバＡＴは、少なくとも１つの直接接続されたレーザＬＡを駆動するための、具体的には、少なくとも１つの面発光レーザ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒｄｉｏｄｅ：ＶＣＳＥＬ）を駆動するための一体型レーザドライバとして実装されている。

図２Ａは、ＤＳＩデータ伝送インタフェースＩＥまたはＣＳＩデータ伝送インタフェースＩＥへの接続のための受信装置Ｅの原理的構造の実施形態を示す。

送信装置Ｓ（図１Ａを参照）によって送出されたシリアルまたは一括データは、受信装置Ｅの入力増幅器ＥＶを介して受け取られて、集積クロックまたはデータリカバリＣＤへ供給される。

この集積クロックまたはデータリカバリＣＤは、共通信号ストリームＳＩから元のＤ−ＰＨＹクロックを再生し、その後、該クロックは、インタフェースロジックＬＥのクロックモジュールＣＥを介して、再び、ＤＳＩまたはＣＳＩが直接、利用できるようにされる。残りのシリアルデータストリームは、デマルチプレクサＤＭによって細分化されて並列化されて、原理的には、図１ＢによるフレーマＦＲの鏡像であるデフレーマＤＦ（図２Ｂも参照）へ引き渡される。デマルチプレクサＤＭとデフレーマＤＦは、一緒にデシリアライザＤＳを構成する。

詳細には、図２ＢのデフレーマＦＲは、６ｂ／５ｂ復号器ブロックとして構成されたその復号器ＤＫを用いて、差動データ信号は、ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−と、シングルエンド論理レベルベースのデータ信号ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３を分けて、再並列化されたデータ信号を、それぞれの適用可能なデータラインＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−に再割り当てすることができる。

受信装置Ｅ内に図示されているインタフェースロジックブロックＬＥは、それぞれ、Ｄ−ＰＨＹ論理信号の正しい解釈のための、および高周波データストリームと低周波データストリームを区別するための少なくとも１つの状態機械を備えていてもよい。

図２Ａの説明図を見ても分かるように、入力増幅器ＥＶは、集積トランスインピーダンス増幅器として実装され、該増幅器は、フォトダイオードＦＤを受信装置Ｅに直接接続することを可能にしている。

このようにして、本発明によれば、回路装置Ａ（図３を参照）に関しては、送信装置Ｓ（図１Ａを参照）と受信装置Ｅ（図２Ａを参照）との間で、ケーブルベースの多重化リンクを光学的に、すなわち、例えば、ガラス繊維の形態でおよび／またはプラスチック繊維の形態で構成された光導波路ＯＭを用いて実現し、および作動させることが可能である。

図３は、送信装置Ｓ（図１Ａを参照）および受信装置Ｅ（図２Ａを参照）全体の実施形態を示す。これは、シリアルリンクを備えた、または、並列化されたデータストリームを伴うＤ−ＰＨＹ伝送路である。

この目的のために、Ｄ−ＰＨＹ−ＨＳ／ＬＰデータは、本質的に、シリアライザＳＥと、特に、マルチプレクサＭＵとを備える送信装置Ｓ（図１Ａを参照）によって一括化されて、シリアルデータストリームとして受信装置Ｅ（図２Ａを参照）へ送信される。

本質的に、デシリアライザＤＳと、ここでは特に、デマルチプレクサＤＭとを備えるこの受信装置Ｅ（図２Ａを参照）は、該シリアルデータを細分化して、それを元の形態でＤ−ＰＨＹ−ＨＳ／ＬＰデータとして再出力する。送信装置Ｓ（図１Ａを参照）に印加されるＤ−ＰＨＹ−クロック（Ｃｌｏｃｋ：ＣＬＫ）は、シリアライザＳＥのためのクロック基準として用いられ、および該シリアルデータストリームに埋め込まれる。受信装置Ｅ（図２Ａを参照）は、このクロックを再生して、それをＤ−ＰＨＹ−ＣＬＫとして再出力する。

銅ケーブルの形態の、または、例えば、プリント回路基板上に配置された例えば電気ラインの形態の独立したガルバニックなリンクＧＡは、少なくとも１つのＤ−ＰＨＹレーンのＤ−ＰＨＹ−ＬＰデータを伝達するのに利用できる。本発明によれば、このガルバニックなリンクＧＡは、通常、このツイストペアで送信されるＤ−ＰＨＹ−ＬＰデータと、さらなるデータＰＤとの両方を送信する目的で用いられる。

この目的のために、マルチプレクサＭＵに隣接する送信装置Ｓ（図１Ａを参照）と、一括化されたＤ−ＰＨＹ−ＨＳ／ＬＰデータのためのデマルチプレクサＤＭに隣接する受信装置Ｅ（図２Ａを参照）の両方は、図３Ａを見て分かるように、送信／受信モジュールＴＸＲＸＳ／ＴＸＲＸＥ（単に説明を明確にするために、図１Ａまたは図２Ａには図示せず）も備えている。

この送信／受信モジュールＴＸＲＸＳ／ＴＸＲＸＥは、ＬＰモードのＤ−ＰＨＹレーンのデータを、数ＮＮの他の並列ＰＤデータとともに一括化する。後者のＰＤデータは、この時点で、Ｄ−ＰＨＹレーンのＬＰデータとともに、送信装置Ｓ（図１Ａを参照）と受信装置Ｅ（図２Ａを参照）との間で、全二重送信することができ、「送信装置」および「受信装置」という名称は、マルチプレクサＭＵからデマルチプレクサＤＭまでの一方向の送信機能を意味するものとする。

図３Ｂに示すように、送信／受信モジュールＴＸＲＸＳ／ＴＸＲＸＥは、ここでもまた、マルチプレクサＭＵを備え、該マルチプレクサは、ＬＰデータと、ＰＤデータを一括化して、マルチプレクサＭＵＰの下流のラインドライバＬＤによって、反対側の送信／受信モジュールＴＸＲＸＳ／ＴＸＲＸＥへ送る。

同時に、デマルチプレクサＤＭＰの上流の差動増幅器ＤＶは、１：２の比で重み付けされた信号ＳＡおよびＳＢを減算し、結果、反対側によって印加された送信信号を、ローカル伝送信号と分離することができる。差動増幅器ＤＶの後で、このようにして得られた信号ＳＣは、デマルチプレクサＤＭＰへ供給され、該デマルチプレクサＤＭＰは、ＬＰ信号および信号ＰＤの後で受信したシリアルデータストリームを分解する。

図３Ａに示す送信装置Ｓの追加的な出力部ＡＺと、受信装置Ｅの追加的な入力部ＥＺとの間の信号を、独立したクロックラインを延ばすことなく伝送できるようにするために、ラインドライバＬＤからのデータは、バイナリ／ＰＷＭコンバータＢＰＷＭＷによって、バイナリ非ゼロ復帰（Ｎｏｎ Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ：ＮＲＺ）フォーマットから、図３Ｃに示すパルス幅変調信号へ変えられる（図３Ｃの上のライン：バイナリ信号；図３Ｃの上のライン：パルス幅変調信号）。

同様に、受信した信号ＳＣは、ＰＷＭ／バイナリコンバータＰＷＭＢＷによって、ＰＷＭからバイナリＮＲＺフォーマットへの変換という逆のプロセスを受ける。

データＬＰおよびＰＤは、図３Ｂに示すように、異なる周波数でスキャンすることができる。したがって、データＬＰは、データＰＤよりも８倍多い頻度でスキャンすることができ、他のデータと比較して、ＬＰ（低電力）の場合の有効なデータ転送速度を増すことができる。

図３ＡのポートＡＺ，ＥＺ間の電気的またはガルバニックなリンクＧＡは、差動ラインとして実施することができる。これは、一方で、電磁放射を低減し、他方で、誘導結合または容量結合によって、および浮動的に、この電気的またはガルバニックなリンクＧＡを分解する可能性を呈している。

反射を伴うことなく、長距離にわたってデータを伝送できるようにするために、ラインドライバＬＤの下流の終端抵抗Ｒ０を、使用するラインの特性インピーダンスに従って選択することができる。

一方で、最適と思われる上述した誘導結合または容量結合と、例えば、光データ伝送をサポートするために、他方で、受信側でのデータストリームの同期を確実にするために、生成されたシリアル信号の直流電圧からの自由度をもたらす以下に示す符号化／復号化システムを、図３ＢによるマルチプレクサＭＵＰおよび図３ＢによるデマルチプレクサＤＭＰに用いることができる。すなわち、

Ｄ_ＰおよびＤ_Ｎの場合のコード：

ＧＰＴＯ_Ｎｘの場合のコード：

フレームおよびビット位置

上述した本発明による解決法は、ラインＧＡを介して一括化された、Ｄ−ＰＨＹ−ＬＰデータ、および同時に、さらなる多数の様々なバイナリデータＰＤの全二重データ伝送を可能にする。

Ａ 回路装置
Ｅ 受信装置
Ｓ 送信装置
ＡＥ 受信装置Ｅの出力部
ＡＰ アプリケーションプロセッサ
ＡＳ 送信装置Ｓの出力部
ＡＴ 出力ドライバ、具体的には、レーザドライバ
ＡＺ 送信装置Ｓの他のまたはさらなるまたは追加的な出力部
ＢＰＷＭＷ バイナリ／ＰＷＭ（パルス幅変調）コンバータ
ＣＤ クロックおよびデータリカバリユニット
ＣＥ 受信インタフェースロジックＬＥのクロックモジュール
ＣＨ０± 第１のデータラインまたは第１のチャネル
ＣＨ１± 第２のデータラインまたは第２のチャネル
ＣＨ２± 第３のデータラインまたは第３のチャネル
ＣＨ３± 第４のデータラインまたは第４のチャネル
ＣＬＫ± クロックラインまたはクロックチャネル
ＣＳ 送信インタフェースロジックＬＳのクロックモジュール
ＤＤ０± 第１のデータラインまたは第１のチャネルＣＨ０±上の差動信号、具体的には、コモンモードベースのデータ信号
ＤＤ１± 第２のデータラインまたは第２のチャネルＣＨ１±上の差動信号、具体的には、コモンモードベースのデータ信号
ＤＤ２± 第３のデータラインまたは第３のチャネルＣＨ２±上の差動信号、具体的には、コモンモードベースのデータ信号
ＤＤ３± 第４のデータラインまたは第４のチャネルＣＨ３±上の差動信号、具体的には、コモンモードベースのデータ信号
ＤＦ デフレーマ
ＤＫ デフレーマＤＦの復号器、具体的には、６ｂ／５ｂ復号器ブロック
ＤＭ デマルチプレクサ
ＤＭＰ 受信装置Ｅの送信／受信モジュールＴＸＲＸＥにおける、および送信装置Ｓの送信／受信モジュールＴＸＲＸＳにおけるデマルチプレクサ
ＤＳ デシリアライゼーション要素またはデシリアライザ
ＤＵ ディスプレイユニット
ＤＶ 差動増幅器
ＥＥ 受信装置Ｅの入力部
ＥＳ 送信装置Ｓの入力部
ＥＶ 入力増幅器、具体的には、トランスインピーダンス増幅器
ＥＺ 受信装置Ｅの他のまたはさらなるまたは追加的な入力部
ＦＤ フォトダイオード
ＦＲ フレーマ
ＧＡ 電気的またはガルバニックなリンク、具体的には、例えば、プリント回路基板上に配置された銅線または電気的ライン
ＨＳ 高速
ＨＳＤ０ 第１のデータラインまたは第１のチャネルＣＨ０±上のシングルエンド論理レベルベースのデータ信号
ＨＳＤ１ 第２のデータラインまたは第２のチャネルＣＨ１±上のシングルエンド論理レベルベースのデータ信号
ＨＳＤ２ 第３のデータラインまたは第３のチャネルＣＨ２±上のシングルエンド論理レベルベースのデータ信号
ＨＳＤ３ 第４のデータラインまたは第４のチャネルＣＨ３±上のシングルエンド論理レベルベースのデータ信号
ＩＥ データシンク関連のＣＳＩおよび／またはＣＳＩ−２および／またはＣＳＩ−３および／またはＤＳＩおよび／またはＤＳＩ−２インタフェース
ＩＳ データソース関連のＣＳＩおよび／またはＣＳＩ−２および／またはＣＳＩ−３および／またはＤＳＩおよび／またはＤＳＩ−２インタフェース
ＫＡ カメラ
ＫＯ フレーマの符号器、具体的には、５ｂ／６ｂ符号器ブロック
ＬＡ レーザ
ＬＤ ラインドライバ
ＬＥ 受信インタフェースロジック
ＬＰ 低電力
ＬＳ 送信インタフェースロジック
ＭＵ マルチプレクサ
ＭＵＰ 受信装置Ｅの送信／受信モジュールＴＸＲＸＥにおける、および送信装置Ｓの送信／受信モジュールＴＸＲＸＳにおけるマルチプレクサ
ＯＭ 光学媒体、具体的には、光導波路、例えば、ガラス繊維および／またはプラスチック繊維
ＰＤ バイナリおよび／または並列信号
ＰＳ クロック発振器、具体的には、位相ロックループ、例えば、クロックマルチプライヤユニット
ＰＷＭＢＷ ＰＷＭ／バイナリコンバータ
Ｒ０ 終端抵抗器
Ｒ１ 抵抗器
ＳＡ 第１の重み付け信号
ＳＢ 第２の重み付け信号
ＳＣ 差動増幅器ＤＶの後の信号
ＳＥ シリアライゼーション要素またはシリアライザ
ＳＩ 共通信号ストリーム
ＴＬ クロックライン
ＴＸＲＸＥ 受信装置Ｅの送信／受信モジュール
ＴＸＲＸＳ 送信装置Ｓの送信／受信モジュール

Claims (22)

1. シングルエンド論理レベルベースのデータ信号およびクロック信号（ＨＳ）と、
   差動データ信号および差動クロック信号（ＬＰ）との両方を、
   少なくとも１つのデータソースに割り当て可能な少なくとも１つの送信装置（Ｓ）と、少なくとも１つのデータシンクに割り当て可能な少なくとも１つの受信装置（Ｅ）との間で、
   前記シングルエンド論理レベルベースのデータ信号およびクロック信号（ＨＳ）と、前記差動データ信号およびクロック信号（ＬＰ）と、をシリアル化する少なくとも１つの共通信号ストリーム（ＳＩ）の形態で、および、
   前記差動データ信号および差動クロック信号（ＬＰ）と、バイナリ信号（ＰＤ）と、の両方を備える、少なくとも１つの信号ストリームの形態で、
   伝送可能である回路装置。
2. 前記差動データ信号はコモンモードベースである請求項１に記載の回路装置。
3. 前記信号ストリームは双方向の形態である請求項１又は２に記載の回路装置。
4. 前記共通信号ストリーム（ＳＩ）は、少なくとも１つの光媒体（ＯＭ）を介して送信され得ることを特徴とする請求項１〜３のいずれか一項に記載の回路装置。
5. 前記差動データ信号および差動クロック信号（ＬＰ）と、前記バイナリ信号（ＰＤ）との両方を備える前記信号ストリームを、少なくとも１つの電気的またはガルバニックなリンク（ＧＡ）を介して送信することができることを特徴とする請求項１〜４のいずれか一項に記載の回路装置。
6. 前記電気的またはガルバニックなリンク（ＧＡ）は、
   前記送信装置（Ｓ）において、少なくとも１つの送信／受信モジュール（ＴＸＲＸＳ）に割り当てられ、および、
   前記受信装置（Ｅ）において、少なくとも１つの送信／受信モジュール（ＴＸＲＸＥ）に割り当てられ、それを用いて、前記差動データ信号および差動クロック信号（ＬＰ）と、前記バイナリ信号（ＰＤ）との両方を備える前記信号ストリームを送信／受信することができることを特徴とする請求項５に記載の回路装置。
7. 前記送信／受信モジュール（ＴＸＲＸＳ，ＴＸＲＸＥ）は、
   前記差動データ信号および差動クロック信号（ＬＰ）と、前記バイナリ信号（ＰＤ）とをシリアル化するための少なくとも１つのマルチプレクサ（ＭＵＰ）と、
   前記マルチプレクサ（ＭＵＰ）の下流の、シリアル化された信号ストリームを、バイナリＮＲＺ（ｎｏｎ ｒｅｔｒｕｎ−ｔｏ−ｚｅｒｏ）フォーマットからパルス幅変調フォーマットへ変えるための少なくとも１つのバイナリＰＷＭ（ｐｕｌｓ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）コンバータ（ＢＰＷＭＷ）と、
   前記バイナリＰＷＭコンバータ（ＢＰＷＭＷ）の下流の少なくとも１つのラインドライバ（ＬＤ）と、
   前記ラインドライバ（ＬＤ）の下流の少なくとも１つの終端抵抗（Ｒ０）と、
   を備えることを特徴とする請求項６に記載の回路装置。
8. 前記送信／受信モジュール（ＴＸＲＸＳ，ＴＸＲＸＥ）は、
   前記終端抵抗（Ｒ０）の下流の、前記終端抵抗（Ｒ０）によって分けられた、重み付けされた少なくとも２つの信号（ＳＡ，ＳＢ）を減算するための少なくとも１つの差動増幅器（ＤＶ）と、
   前記差動増幅器（ＤＶ）の下流の、パルス幅変調フォーマットから前記バイナリＮＲＺフォーマットへ変えるための少なくとも１つのＰＷＭバイナリコンバータ（ＰＷＭＢＷ）と、
   前記ＰＷＭバイナリコンバータ（ＰＷＭＢＷ）の下流の、前記差動データ信号および差動クロック信号（ＬＰ）と前記バイナリ信号（ＰＤ）に非シリアル化するための少なくとも１つのデマルチプレクサ（ＤＭＰ）と、
   を備えることを特徴とする請求項７に記載の回路装置。
9. 前記送信装置（Ｓ）は、
   前記データ信号およびクロック信号のための少なくとも１つの入力部（ＥＳ）と、前記入力部（ＥＳ）の下流の、前記データ信号およびクロック信号を受け取るための少なくとも１つの送信インタフェースロジック（ＬＳ）と、
   前記送信インタフェースロジック（ＬＳ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのシリアライザ（ＳＥ）と、
   前記シリアライザ（ＳＥ）の上流で、前記送信インタフェースロジック（ＬＳ）のクロックモジュール（ＣＳ）の下流に設けられた、少なくとも１つの基準クロックを生成するための少なくとも１つのクロック発振器（ＰＳ）と、
   前記シリアライザ（ＳＥ）の下流の少なくとも１つの出力ドライバ（ＡＴ）と、
   前記出力ドライバ（ＡＴ）の下流の、前記共通信号ストリーム（ＳＩ）を前記受信装置（Ｅ）へ送信するための少なくとも１つの出力部（ＡＳ）と、
   を備えることを特徴とする請求項１〜８のいずれか一項に記載の回路装置。
10. 前記クロック発振器（ＰＳ）は、少なくとも１つの位相ロックループとして構成されることを特徴とする請求項９に記載の回路装置。
11. 前記クロック発振器（ＰＳ）は、少なくとも１つのクロックマルチプライヤユニットとして構成されることを特徴とする請求項１０に記載の回路装置。
12. 前記シリアライザ（ＳＥ）は、
    前記送信インタフェースロジック（ＬＳ）の下流の、前記共通信号ストリーム（ＳＩ）のための、前記受信装置（Ｅ）で認識可能な少なくとも１つのフレームを生成するための少なくとも１つのフレーマ（ＦＲ）と、
    前記フレーマ（ＦＲ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのマルチプレクサ（ＭＵ）と、
    を備えることを特徴とする請求項９〜１１のいずれか一項に記載の回路装置。
13. 前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）との両方を、前記フレーマ（ＦＲ）に印加することができること、および、前記フレーマは、少なくとも１つの符号器（ＫＯ）を用いて、前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）を、前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）のストリームに埋め込むことを特徴とする請求項１２に記載の回路装置。
14. 前記少なくとも１つの符号器は、少なくとも１つの５ｂ／６ｂ符号器ブロックである請求項１３に記載の回路装置。
15. 前記受信装置（Ｅ）は、
    前記送信装置（Ｓ）によって送信された前記共通信号ストリーム（ＳＩ）のための少なくとも１つの入力部（ＥＥ）と、
    前記共通信号ストリーム（ＳＩ）を受け取るための少なくとも１つの入力増幅器（ＥＶ）と、
    前記データ信号およびクロック信号を前記共通信号ストリーム（ＳＩ）から復元するための少なくとも１つのクロックおよびデータリカバリユニット（ＣＤ）と、
    前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、少なくとも１つの受信インタフェースロジック（ＬＥ）の少なくとも１つのクロックモジュール（ＣＥ）と、
    前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、前記データ信号を再並列化するための、および再並列化された前記データ信号を前記受信インタフェースロジック（ＬＥ）に割り当てるための少なくとも１つのデシリアライザ（ＤＳ）と、
    前記受信インタフェースロジック（ＬＥ）の下流の、前記データ信号およびクロック信号のための少なくとも１つの出力部（ＡＥ）と、
    を備えることを特徴とする請求項１〜１４のいずれか一項に記載の回路装置。
16. 前記デシリアライザ（ＤＳ）は、
    前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、前記データ信号を再並列化するための少なくとも１つのデマルチプレクサ（ＤＭ）と、
    前記デマルチプレクサ（ＤＭ）の下流の、再並列化された前記データ信号を、前記受信インタフェースロジック（ＬＥ）に割り当てるための少なくとも１つのデフレーマ（ＤＦ）と、
    を備えることを特徴とする請求項１５に記載の回路装置。
17. 前記デフレーマ（ＤＦ）は、前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）を、少なくとも１つの復号器（ＤＫ）を用いて、前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と分けて、再並列化された前記データ信号を、それぞれのデータライン（ＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−）に割り当てることを特徴とする請求項１６に記載の回路装置。
18. 前記少なくとも１つの復号器は、少なくとも１つの５ｂ／６ｂ復号器ブロックである請求項１７に記載の回路装置。
19. シングルエンド論理レベルベースのデータ信号およびクロック信号（ＨＳ）と、
    差動データ信号および差動クロック信号（ＬＰ）との両方を、
    少なくとも１つのデータソースに割り当て可能な少なくとも１つの送信装置（Ｓ）と、少なくとも１つのデータシンクに割り当て可能な少なくとも１つの受信装置（Ｅ）との間で、
    前記シングルエンド論理レベルベースのデータ信号およびクロック信号（ＨＳ）と、前記差動データ信号および差動クロック信号（ＬＰ）とをシリアル化する少なくとも１つの共通信号ストリーム（ＳＩ）の形態で、および
    前記差動データ信号および差動クロック信号（ＬＰ）と、バイナリ信号（ＰＤ）との両方を備える少なくとも１つの全二重に基づく信号ストリームの形態で、
    伝送する方法。
20. 前記差動データ信号はコモンモードベースである請求項１９に記載の方法。
21. 前記信号ストリームは双方向の形態である請求項１９又は２０に記載の方法。
22. 前記差動データ信号および差動クロック信号（ＬＰ）と、前記バイナリ信号（ＰＤ）とが、異なる周波数でスキャンされることを特徴とする請求項１９〜２１のいずれか一項に記載の方法。

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