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JP6061023B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
電力変換装置の低消費電力化が進む中、電力変換装置において中心的な役割を果たすパワーデバイス（スイッチングデバイス）の低消費電力化が期待されている。そのパワーデバイスの中でも、伝導度変調効果によりオン電圧を低くすることができ、かつ絶縁ゲートへの印加電圧により容易に電流を制御することができる電圧駆動型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の使用が定着してきている。
このＩＧＢＴのＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造として、基板おもて面にゲート電極を設けたプレーナゲート構造と、基板おもて面側に設けたトレンチ内にゲート電極を埋め込んだトレンチゲート構造とが公知である。トレンチの両側壁に沿ってチャネルが形成されるトレンチゲート型ＩＧＢＴは、基板おもて面に沿ってチャネルが形成されるプレーナゲート型ＩＧＢＴよりもチャネル密度が大きく、オン電圧を低くすることができるため、近年、その適用分野は増えつつある。
一般的なトレンチゲート型ＩＧＢＴの構成について説明する。図２７は、一般的なトレンチゲート型ＩＧＢＴの構成を示す断面図である。図２７に示すように、ｐ+コレクタ領域１０１となるｐ+半導体基板のおもて面上にｎ-ドリフト層１０２が積層されてなるシリコン基板のおもて面側（ｎ-ドリフト層１０２側）には、ｐ層１０３が設けられている。ｐ層１０３は、シリコン基板おもて面からｐ層１０３を貫通してｎ-ドリフト層１０２に達する複数のトレンチ１０４により、ｐベース領域１０５と浮遊ｐ領域１０６とに分割されている。
ｐベース領域１０５は、ｐ層１０３のうち、隣り合うトレンチ１０４の、ｎ+エミッタ領域１０７が設けられた側の側壁に挟まれた領域である。浮遊ｐ領域１０６は、ｐ層１０３のうち、隣り合うトレンチ１０４の、ｎ+エミッタ領域１０７が存在しない側の側壁の間に挟まれた領域である。浮遊ｐ領域１０６は、ｎ-ドリフト層１０２とはｐｎ接合により絶縁されており、かつゲート絶縁膜１０８によりゲート電極１０９から絶縁されている。すなわち、浮遊ｐ領域１０６は、いわゆるフローティング状態となっている。
トレンチ１０４の内部には、ゲート絶縁膜１０８を介してゲート電極１０９が設けられている。ｎ+エミッタ領域１０７は、トレンチ１０４の、ｐベース領域１０５側の側壁に設けられたゲート絶縁膜１０８に接する。エミッタ電極１１１は、ｎ+エミッタ領域１０７およびｐベース領域１０５に電気的に接続され、層間絶縁膜１１０によってゲート電極１０９から絶縁されている。また、エミッタ電極１１１は、シリコン窒化膜（Ｓｉ3Ｎ4膜）やポリイミド膜からなるパッシベーション保護膜（不図示）によって覆われている。コレクタ電極１１２は、ｐ+コレクタ領域１０１に接する。
図２７に示すＩＧＢＴにおいて、通常、エミッタ電極１１１は、グランドに接地された状態か、負の電圧が印加された状態となっている。コレクタ電極１１２は、正の電圧が印加された状態となっている。このようにエミッタ電極１１１よりも高い電圧がコレクタ電極１１２に印加された状態であっても、ゲート駆動回路（不図示）からゲート抵抗を介してゲート電極１０９に印加された電圧が閾値よりも低い場合、ｐベース領域１０５とｎ-ドリフト層１０２との間のｐｎ接合は逆バイアスされているため、エミッタ・コレクタ間に電流は流れない。すなわち、ＩＧＢＴはオフ状態を維持する。
一方、エミッタ電極１１１よりも高い電圧がコレクタ電極１１２に印加された状態で、ゲート駆動回路からゲート抵抗を介してゲート電極１０９に閾値を超える電圧が印加された場合、ゲート電極１０９に電荷が蓄積されると同時に、ｐベース領域１０５のうち、ｎ+エミッタ領域１０７とｎ-ドリフト層１０２とに挟まれた部分のトレンチ１０４に接する領域が反転してｎ型のチャネル領域が形成される。これにより、エミッタ電極１１１から出た電子が、ｎ+エミッタ領域１０７およびチャネル領域からなるｎ型領域を通ってｎ-ドリフト層１０２に注入される。
ｎ-ドリフト層１０２に電子が注入されることにより、ｐ+コレクタ領域１０１とｎ-ドリフト層１０２との間のｐｎ接合が順バイアスされ、コレクタ電極１１２からｎ-ドリフト層１０２へ正孔が注入されるため、エミッタ・コレクタ間に電流が流れる。すなわち、ＩＧＢＴはオン状態となる。このオン状態におけるエミッタ電極１１１とコレクタ電極１１２との間の電圧効果がオン電圧である。そして、ゲート電極１０９への印加電圧を閾値以下にすることによって、ゲート電極１０９に蓄積されていた電荷は、ゲート抵抗を介してゲート駆動回路へと放電される。
そして、ゲート電極１０９に蓄積されていた電荷がゲート駆動回路へと放電される際に、ｐベース領域１０５のうちｎ型に反転していた部分がｐ型に戻り、チャネル領域がなくなるため、エミッタ電極１１１からｎ-ドリフト層１０２へ電子が供給されなくなる。これによって、コレクタ電極１１２からｎ-ドリフト層１０２への正孔の供給もなくなり、ｎ-ドリフト層１０２内に蓄積されていた電子および正孔がそれぞれコレクタ電極１１２およびエミッタ電極１１１に吐き出される、または、再結合により消滅することで、エミッタ・コレクタ間に電流が流れなくなる。すなわち、ＩＧＢＴはオフ状態となる。
このようなトレンチゲート型ＩＧＢＴのオン電圧をさらに低減するためにさまざまな提案がなされている。例えば、ダイオードのオン電圧に近い限界の特性を備えたＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるＩＧＢＴが公知である（例えば、下記特許文献１（第１０１図）参照。）。ＩＥＧＴは、一部のｎ+エミッタ領域およびｐベース領域を絶縁膜によって覆い、ｎ+エミッタ領域およびｐベース領域とエミッタ電極との接触面積を少なくしたものである。
下記特許文献１に示すＩＥＧＴの動作は、基本的には上述したトレンチゲート型ＩＧＢＴと同様であるが、下記特許文献１に示すＩＥＧＴでは、ｎ-ドリフト層において、絶縁膜に覆われたｐベース領域の近傍の正孔がエミッタ電極に吐き出されにくく、この部分に蓄積される。このため、ｎ-ドリフト層においてｐベース領域の近傍の正孔密度が上昇し、これに伴って電子の注入が増加する。したがって、ｎ-ドリフト層のキャリア濃度分布はダイオードのキャリア濃度分布に近い状態となり、通常のトレンチゲート型ＩＧＢＴよりもオン電圧が低くなる。
しかしながら、電力変換装置に用いるパワーデバイスには低オン電圧以外に高速スイッチング特性も要求されており、高速スイッチング特性の改善も重要な課題の１つとなっている。また、トレンチゲート型ＩＧＢＴおよびＩＥＧＴは、トレンチゲート構造が高密度に配置されるため、ゲート−エミッタ間容量も大きくなる。このため、オフ状態からオン状態へ移行されるときにはゲート−エミッタ間容量に電荷を充電し、オン状態からオフ状態に移行されるときにはゲート−エミッタ間容量に蓄積された電荷を放電する必要がある。
したがって、ゲート−エミッタ間容量が大きい場合、スイッチング動作時に、充放電時間が増大するとともにスイッチング損失も増大し、パワーデバイスの発生損失が増大してしまう。パワーデバイスの発生損失とは、オン電圧で決まる定常損失と、スイッチング動作時のスイッチング損失との総和である。このため、スイッチング損失を生じさせる原因であるゲート−エミッタ間容量を小さくすることが重要な課題となる。このような問題を解消したＩＧＢＴとして、図２７に示すように浮遊ｐ領域を備えたＩＧＢＴが提案されている（例えば、下記特許文献２（第１図）参照。）。
下記特許文献２では、フローティング状態の浮遊ｐ領域１０６を設けることにより、ｎ-ドリフト層１０２に注入された正孔がエミッタ電極１１１に吐き出されることを抑制して浮遊ｐ領域１０６に蓄積し、ｎ-ドリフト層１０２のキャリア濃度分布をダイオードのキャリア濃度分布に近い状態にしている。また、下記特許文献２では、フローティング状態の浮遊ｐ領域１０６にダミーゲート（制御電極として作用しないトレンチゲート構造）を設けない構成とすることでゲート−エミッタ間容量を低減し、充放電時間の短縮化および低スイッチング損失化が図られている。
しかしながら、下記特許文献１，２に示す構造に共通する問題として、ターンオン特性に改善の余地があることが報告されている（例えば、下記非特許文献１参照。）。このような問題を解消してさらに低損失化を図ったＩＧＢＴとして、制御電極として機能するゲート電極とエミッタ電位のダミーゲート電極とを同一のトレンチの内部に設けたＩＧＢＴが提案されている（例えば、下記特許文献３，４参照。）。また、ゲートコンタクト用ポリシリコン上の層間絶縁膜にトレンチの幅寸法よりも大きい幅寸法をもったゲート用接続孔（コンタクトホール）を形成してコンタクト抵抗を低減させた装置が提案されている（例えば、下記特許文献５参照。）。
特開平５−２４３５６１号公報 特開２００１−３０８３２７号公報 米国特許第６８１５７６９号明細書 特開２０１２−０６４６４１号公報 特開２００８−０８５２７８号公報
エム・ヤマグチ（Ｍ．Ｙａｍａｇｕｃｈｉ）、外７名、ＩＥＧＴ デザイン クライテリオン フォア レデュシング ＥＭＩ ノイズ（ＩＥＧＴ Ｄｅｓｉｇｎ Ｃｒｉｔｅｒｉｏｎ ｆｏｒ Ｒｅｄｕｃｉｎｇ ＥＭＩ Ｎｏｉｓｅ）、プロシーディングス オブ ２００４ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ２００４ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ）、２００４年５月、ｐ．１１５−１１８
しかしながら、上記特許文献３〜５では、トレンチの両側壁に沿ってそれぞれゲート電極を形成するにあたって、トレンチの内壁に沿ってゲート電極材料であるポリシリコン膜を形成した後、シリコン基板おもて面上にポリシリコン膜を残した状態で、一般的なフォトリソグラフィおよびエッチングによりトレンチの底面上のポリシリコン膜を除去してトレンチ内のゲート電極を分割している。このため、プロセスステップ数が非常に多く、コストが増大したり、良品率が低下する虞がある。また、一般的なフォトリソグラフィにより、トレンチの底面上のポリシリコン膜を除去するためのエッチング用のレジストマスクを形成した場合、トレンチの内部にレジストが入り込む。特に、ＩＧＢＴでは、トレンチのアスペクト比が高くなるため、トレンチ内部に入り込んだレジストを除去することが難しく、レジスト残渣が生じて歩留まりや信頼性が低下するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、トレンチの両側壁に沿ってそれぞれゲート電極を備えた半導体装置を製造するにあたって、製造プロセスを短縮することができる半導体装置および半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、低損失で信頼性の高い半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体層の表面層に形成された第１トレンチと、前記第１トレンチの一方の側壁に沿って前記第１トレンチより浅い深さで前記半導体層の表面層に選択的に形成された第２導電型のベース領域と、前記ベース領域の表面層に前記第１トレンチの側壁に接して形成されるエミッタ領域と、前記第１トレンチの他方の側壁に沿って前記半導体層の表面層に選択的に形成された第２導電型の浮遊電位領域と、を備えたトレンチ構造を有する半導体装置であって、次の特徴を有する。前記第１トレンチの一方の側壁に沿って第１絶縁膜が設けられている。前記第１トレンチの他方の側壁に沿って第２絶縁膜が設けられている。前記第１絶縁膜の内側に、前記第１トレンチの一方の側壁に沿って第１ゲート電極が設けられている。前記第２絶縁膜の内側に、前記第１トレンチの他方の側壁に沿ってシールド電極が設けられている。前記第１トレンチの内部には、前記第１ゲート電極と前記シールド電極との間に第３絶縁膜が埋め込まれている。前記第１ゲート電極、前記シールド電極および前記エミッタ領域を覆う層間絶縁膜が設けられている。前記層間絶縁膜上には、第２ゲート電極と、前記第２ゲート電極と離れて設けられたエミッタ電極と、前記第２ゲート電極と離れて設けられた電位固定電極と、が配置されている。前記第２ゲート電極と前記第１ゲート電極とに挟まれた部分における前記層間絶縁膜には、第１コンタクトホールが選択的に設けられている。前記第１コンタクトホールには、前記第２ゲート電極と前記第１ゲート電極とを導通接続するための第１コンタクトプラグが埋め込まれている。前記電位固定電極と前記シールド電極とに挟まれた部分における前記層間絶縁膜には、第２コンタクトホールが選択的に設けられている。前記第２コンタクトホールには、前記電位固定電極と前記シールド電極とを導通接続するための第２コンタクトプラグが埋め込まれている。前記エミッタ電極と前記エミッタ領域とに挟まれた部分における前記層間絶縁膜には、第３コンタクトホールが選択的に設けられている。前記第３コンタクトホールには、前記エミッタ電極と前記エミッタ領域とを導通接続するための第３コンタクトプラグが埋め込まれている。
また、この発明にかかる半導体装置は、上述した発明において、前記電位固定電極は前記エミッタ電極と一体となっていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１トレンチの一方の側壁に、第２トレンチが連結されている。前記第１トレンチの他方の側壁に、第３トレンチが連結されている。前記第２トレンチの内部には、前記第２トレンチの内壁に沿って前記第１絶縁膜が設けられている。前記第３トレンチの内部には、前記第３トレンチの内壁に沿って前記第２絶縁膜が設けられている。前記第２トレンチの内部の前記第１絶縁膜の内側には、前記第１ゲート電極が設けられている。前記第３トレンチの内部の前記第２絶縁膜の内側には、前記シールド電極が設けられている。前記第２ゲート電極は、前記第１コンタクトプラグを介して、前記第２トレンチの内部に設けられた前記第１ゲート電極と導通接続されている。前記電位固定電極は、前記第２コンタクトプラグを介して、前記第３トレンチの内部に設けられた前記シールド電極と導通接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの幅は、前記第１トレンチの幅よりも狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３トレンチの幅は、前記第１トレンチの幅よりも狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチおよび前記第３トレンチの両端が前記第１トレンチと連結されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチは、前記エミッタ領域と離れて設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３トレンチは前記浮遊電位領域に設けられていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１トレンチの一方の側壁にのみエミッタ領域が設けられたトレンチ構造を有する半導体装置の製造方法であって、次の特徴を有する。まず、第１導電型の半導体層の表面層に前記第１トレンチを形成する第１工程を行う。次に、前記第１トレンチの内部に、前記第１トレンチの内壁に沿って第１絶縁膜を形成する第２工程を行う。次に、前記第１絶縁膜の内側に、前記第１トレンチの内壁に沿って導電体層を形成する第３工程を行う。次に、前記半導体層の表面上の前記導電体層、および、前記第１トレンチの底面上の前記導電体層を選択的に除去し、前記導電体層をシールド電極と第１ゲート電極とに分離する第４工程を行う。次に、前記第１トレンチの内部の前記シールド電極と前記第１ゲート電極との間に第２絶縁膜を埋め込む第５工程を行う。次に、前記半導体層の表面層に選択的に前記第１トレンチの前記第１ゲート電極側の側壁に接するように前記第１トレンチより深さが浅い第２導電型のベース領域を形成する第６工程を行う。次に、前記半導体層の表面層に選択的に前記第１トレンチの前記シールド電極側の側壁に接するように第２導電型の浮遊電位領域を形成する第７工程を行う。次に、前記ベース領域の表面層に前記第１トレンチと接する第２導電型のエミッタ領域を形成する第８工程を行う。次に、前記シールド電極、前記第１ゲート電極および前記エミッタ領域を覆う層間絶縁膜を形成する第９工程を行う。次に、前記層間絶縁膜を選択的に除去し、前記第１トレンチの一方の側壁側の前記第１ゲート電極を選択的に露出する第１コンタクトホールと、前記第１トレンチの他方の側壁側の前記シールド電極を選択的に露出する第２コンタクトホールと、前記エミッタ領域を選択的に露出する第３コンタクトホールとを形成する第１０工程を行う。次に、前記第１コンタクトホール、前記第２コンタクトホールおよび前記第３コンタクトホールを埋め込むようにコンタクトプラグを形成する第１１工程を行う。次に、前記層間絶縁膜上に、前記第１コンタクトホールを覆うように第２ゲート電極を形成し、前記第２コンタクトホールを覆うように電位固定電極を形成し、前記第３コンタクトホールを覆うようにエミッタ電極を形成する第１２工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、さらに前記第１トレンチの一方の側壁に連結された第２トレンチと、前記第１トレンチの他方の側壁に連結された第３トレンチと、を形成する。前記第２工程では、前記第２トレンチおよび前記第３トレンチの内壁に沿って前記第１絶縁膜を形成する。前記第３工程では、前記第２トレンチおよび前記第３トレンチの前記第１絶縁膜の内側に前記導電体層を埋め込む。前記第１０工程では、前記第２トレンチに埋め込まれた前記第１ゲート電極を選択的に露出する前記第１コンタクトホールと、前記第３トレンチに埋め込まれた前記シールド電極を選択的に露出する前記第２コンタクトホールとを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、さらに前記第１トレンチの一方の側壁に連結された第２トレンチと、前記第１トレンチの他方の側壁に連結された第３トレンチと、を形成する。前記第２工程では、前記第２トレンチおよび前記第３トレンチの内壁に沿って前記第１絶縁膜を形成する。前記第３工程では、前記第２トレンチおよび前記第３トレンチの前記第１絶縁膜の内側に、前記第１トレンチの内壁に沿って前記導電体層を形成する。前記第４工程では、前記第２トレンチの底面上および前記第３トレンチの底面上の前記導電体層を選択的に除去する。前記第５工程では、前記第２トレンチの内部の前記第１ゲート電極間に前記第２絶縁膜を埋め込み、前記第３トレンチの内部の前記シールド電極間に前記第２絶縁膜を埋め込む。前記第１０工程では、前記第２トレンチに埋め込まれた前記第１ゲート電極を選択的に露出する前記第１コンタクトホールと、前記第３トレンチに埋め込まれた前記シールド電極を選択的に露出する前記第２コンタクトホールとを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチの幅は、前記第１トレンチの幅よりも狭いことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３トレンチの幅は、前記第１トレンチの幅よりも狭いことを特徴とする。
上述した発明によれば、トレンチ（第１トレンチ）の両側壁に沿ってそれぞれ第１，２絶縁膜を介して第１ゲート電極およびシールド電極を設けて、それぞれを各金属電極（第２ゲート電極および電位固定電極）に直接導通接続した構成とすることにより、第１ゲート電極およびシールド電極の材料となるトレンチの内壁から延びるポリシリコン膜（導電体層）がシリコン基板のおもて面上に残らない構成とすることができる。このため、シリコン基板のおもて面からトレンチの内壁にわたってポリシリコン膜を形成した後に、レジストマスクを用いることなく当該ポリシリコン膜のエッチバックによってトレンチの側壁のみに第１ゲート電極およびシールド電極となるポリシリコン膜を残すことができる。このため、従来のようなフォトリソグラフィおよびエッチングによるポリシリコン膜のパターニング工程を省略することができる。
また、上述した発明によれば、レジストマスクを用いたポリシリコン膜のパターニング工程を行うことなく、トレンチの両側壁に沿って第１ゲート電極およびシールド電極を形成することができるため、トレンチ内部にレジスト残渣が生じることを防止することができる。これにより、トレンチの両側壁にそれぞれ第１ゲート電極およびシールド電極を備えた半導体装置を作製するにあたって、歩留まりや信頼性が低下することを防止することができる。また、浮遊ｐ領域側のシールド電極を例えばエミッタ電位の電位固定電極に導通接続してターンオン特性を改善させることにより、ゲート−エミッタ間容量を低減させることができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、トレンチの両側壁に沿ってそれぞれゲート電極を備えた半導体装置を製造するにあたって、製造プロセスを短縮することができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、低損失で信頼性の高い半導体装置を提供することができるという効果を奏する。
実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。 図１Ａの破線で囲む部分Ｚの構成を拡大して示す平面図である。 図１Ｂの切断線Ａ−Ａ’における断面構造を示す断面図である。 図１Ｂの切断線Ｂ−Ｂ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の別の一例の構成を示す平面図である。 実施の形態２にかかる半導体装置の構成を示す平面図である。 図１１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 図１１の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 図１１の切断線Ｅ−Ｅ’における断面構造を示す断面図である。 実施の形態３にかかる半導体装置の構成を示す平面図である。 図１５の切断線Ｆ−Ｆ’における断面構造を示す断面図である。 実施の形態４にかかる半導体装置の構成を示す平面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 一般的なトレンチゲート型ＩＧＢＴの構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構成について説明する。図１Ａは、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。図１Ｂは、図１Ａの破線で囲む部分Ｚの構成を拡大して示す平面図である。まず、実施の形態１にかかる半導体装置の平面レイアウトについて説明する。図１Ａ，１Ｂに示すように、実施の形態１にかかる半導体装置は、オン状態のときに電流が流れる活性領域８０−１と、ｎ-ドリフト層のシリコン基板おもて面側の電界を緩和し耐圧を保持する耐圧領域８０−２と、を備える。耐圧領域８０−２は活性領域８０−１を囲む。
活性領域８０−１において、浮遊ｐ領域６は直線状に延びている。シールド電極９ｂは、略矩形環状の平面形状をしており、浮遊ｐ領域６を囲む。第１ゲート電極９ａは、略矩形環状の平面形状をしており、シールド電極９ｂを囲む。第１ゲート電極９ａとシールド電極９ｂとの間の領域は絶縁膜（第３絶縁膜）２０である。第１ゲート電極９ａ、シールド電極９ｂおよび絶縁膜２０は、略矩形環状の平面形状を有するトレンチ４の内部に配置されている。このように第１ゲート電極９ａ、シールド電極９ｂおよび絶縁膜２０が配置されたトレンチ４は、トレンチ４の短手方向に並列に複数配置されている。隣り合う第１ゲート電極９ａの間の領域はｐベース領域５である。
エミッタ電極（第２電極）１１は、層間絶縁膜を介してｐベース領域５、浮遊ｐ領域６、第１ゲート電極９ａおよびシールド電極９ｂの表面上に配置されている。ゲートランナー（第２ゲート電極）１３は、略矩形環状の平面形状をしており、エミッタ電極１１を囲むように活性領域８０−１の外周に配置されている。ゲートランナー１３よりも内側の領域（ゲートランナー１３を含む）が活性領域８０−１である。また、ゲートランナー１３は、その一部が第１ゲート電極９ａの短辺部分に重なるように配置されている。ゲートランナー１３とエミッタ電極１１との間にはゲートパッド８１が選択的に配置されており、ゲートランナー１３はゲートパッド８１に接続されている。
図１Ｂには、エミッタ電極１１およびゲートランナー１３の平面レイアウトを第１ゲート電極９ａおよびシールド電極９ｂよりも幅の広い斜線状のハッチングで示す。例えば、エミッタ電極１１は、略矩形状のトレンチ４のうち、ｐベース領域５と浮遊ｐ領域６とが交互に並ぶ方向に直交する部分を覆うように、ｐベース領域５から浮遊ｐ領域６にわたって設けられている（図面下側の斜線状のハッチング）。ゲートランナー１３は、略矩形状の平面形状を有するトレンチ４のうち、ｐベース領域５と浮遊ｐ領域６とが交互に並ぶ方向に平行な部分を覆うように設けられている（図面上側の斜線状のハッチング）。
層間絶縁膜には、略矩形状の平面形状を有する第１〜３コンタクトホール１０ａ〜１０ｃが設けられている。第１コンタクトホール１０ａは、第１ゲート電極９ａの短辺部分上において、第１ゲート電極９ａの短辺部分に沿って延びている。第２コンタクトホール１０ｂは、シールド電極９ｂの長辺部分上において、シールド電極９ｂの長辺部分に沿って延びている。第３コンタクトホール１０ｃは、ｐベース領域５上において、ｐベース領域５の延びる方向に沿って延びている。第１〜３コンタクトホール１０ａ〜１０ｃは、略正方形状の平面形状を有する複数のコンタクトホールを所定の間隔で配置した構成であってもよい。
次に、実施の形態１にかかる半導体装置の断面構造について説明する。図２は、図１Ｂの切断線Ａ−Ａ’における断面構造を示す断面図である。図３は、図１Ｂの切断線Ｂ−Ｂ’における断面構造を示す断面図である。図２，３に示すように、ｐ+コレクタ領域１となるｐ+半導体基板のおもて面上にｎ-ドリフト層２が積層されてなるシリコン基板において、ｎ-ドリフト層２のシリコン基板おもて面側の表面層には、ｐ層３が設けられている。
ｐ層３には、シリコン基板おもて面からｐ層３を貫通してｎ-ドリフト層２に達する複数のトレンチ４が設けられている。各トレンチ４は、略矩形環状の平面形状を有し、層間絶縁膜１０を挟んで後述するエミッタ電極１１およびゲートランナー１３と対向するように設けられている。また、これらのトレンチ４によって、ｐ層３は、メサ状のｐベース領域５および浮遊ｐ領域６に分割されている。ｐベース領域５はトレンチ４の外側の側壁に挟まれた領域であり、浮遊ｐ領域６はトレンチ４の内側の側壁に囲まれた領域である。
すなわち、ｐベース領域５と浮遊ｐ領域６とは交互に配置されている。ｐベース領域５の内部には、ｎ+エミッタ領域７およびｐ+コンタクト領域１７が選択的に設けられている。ｎ+エミッタ領域７は、トレンチ４の外側の側壁に設けられた絶縁膜（後述する第１絶縁膜８ａ）に接する。浮遊ｐ領域６の内部には、ｎ+エミッタ領域７およびｐ+コンタクト領域１７は存在しない。浮遊ｐ領域６は、ｎ-ドリフト層２とのｐｎ接合によりｎ-ドリフト層２と絶縁されている。
また、浮遊ｐ領域６は、トレンチ４の側壁に沿って設けられた絶縁膜（後述する第２絶縁膜８ｂ）によって、トレンチ４の内部のシールド電極９ｂから絶縁されている。すなわち、浮遊ｐ領域６は、いわゆるフローティング状態となっている。この浮遊ｐ領域６には、オン状態のときに正孔が蓄積される。図２，３ではトレンチ４の深さよりも深さの浅い浮遊ｐ領域６を図示しているが、浮遊ｐ領域６の深さは、後述する実施の形態２のようにトレンチ（第１トレンチ）４の深さよりも深くしてもよく、この場合、例えばトレンチ４の底面のコーナー部を覆うように浮遊ｐ領域６を設けるのが好ましい。これにより、トレンチ４の底面近傍における電界を緩和することができる。
各トレンチ４の内側には、トレンチ４の内壁に沿って絶縁膜が設けられている。第１ゲート電極９ａおよびシールド電極９ｂのトレンチ４内での配置を明確にするために、以下、トレンチ４のｐベース領域５側の側壁から底面にわたって設けられている絶縁膜を第１絶縁膜８ａとし、トレンチ４の浮遊ｐ領域６側の側壁から底面にわたって設けられている絶縁膜を第２絶縁膜８ｂとする。トレンチ４の内部において、第１絶縁膜８ａおよび第２絶縁膜８ｂの内側には、それぞれ第１ゲート電極９ａおよびシールド電極９ｂが設けられている。
第１ゲート電極９ａの幅ｗ１１およびシールド電極９ｂの幅ｗ１２は、例えば２μｍ程度の幅Ｘのトレンチ４に対して、例えば０．５μｍ程度であってもよい。第１ゲート電極９ａおよびシールド電極９ｂは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）や高融点金属などの導電体層でできていてもよい。第１ゲート電極９ａとシールド電極９ｂとの間には、絶縁膜２０が設けられている。第１ゲート電極９ａおよびシールド電極９ｂは、絶縁膜２０によって互いに絶縁されている。絶縁膜２０は、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜やＴＥＯＳ（ＴｅｔｒａＥｔｈＯｘｙＳｉｌａｎｅ）膜のような埋め込み性の高い酸化膜であってもよい。
シリコン基板のおもて面には、ｐベース領域５、浮遊ｐ領域６、第１ゲート電極９ａおよびシールド電極９ｂを覆うように層間絶縁膜１０が設けられている。層間絶縁膜１０上には、層間絶縁膜１０を覆うようにエミッタ電極１１およびゲートランナー１３が選択的に設けられている。エミッタ電極１１およびゲートランナー１３は、互いに離れて設けられている。層間絶縁膜１０には、トレンチ４の側壁に沿って、上述した平面レイアウトとなるように第１〜３コンタクトホール１０ａ〜１０ｃが設けられている。
具体的には、第１コンタクトホール１０ａは、ゲートランナー１３に覆われた部分における層間絶縁膜１０に選択的に設けられ、第１ゲート電極９ａを選択的に露出する。第２コンタクトホール１０ｂは、エミッタ電極１１に覆われた部分における層間絶縁膜１０に選択的に設けられ、シールド電極９ｂを選択的に露出する。第１コンタクトホール１０ａの幅ｗ２１は、第１ゲート電極９ａの幅ｗ１１よりも狭く、例えば０．５μｍ程度の幅ｗ１１の第１ゲート電極９ａに対して０．２５μｍ程度であってもよい。第２コンタクトホール１０ｂの幅ｗ２２は、シールド電極９ｂの幅ｗ１２よりも狭く、例えば０．５μｍ程度の幅ｗ１２のシールド電極９ｂに対して０．２５μｍ程度であってもよい。第３コンタクトホール１０ｃは、エミッタ電極１１に覆われた部分における層間絶縁膜１０に選択的に設けられ、ｎ+エミッタ領域７およびｐ+コンタクト領域１７を選択的に露出する。
第１〜３コンタクトホール１０ａ〜１０ｃの内部には、シリコン基板側に例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜からなるバリアメタル膜（不図示）が設けられ、バリアメタル膜上にタングステン（Ｗ）膜が埋め込まれている。これにより、第１ゲート電極９ａは、第１コンタクトホール１０ａを介してゲートランナー１３に導通接続されている。シールド電極９ｂは、第２コンタクトホール１０ｂを介してエミッタ電極１１に導通接続されている。すなわち、第１ゲート電極９ａおよびシールド電極９ｂは、それぞれ第１ゲート電極９ａおよびシールド電極９ｂの表面上に設けられたコンタクトプラグ（バリアメタル膜およびタングステン膜を含む）に直接接続されている。
シールド電極９ｂがエミッタ電極１１に接続されていることにより、ゲート−エミッタ間容量を低減することができる。エミッタ電極１１は、第３コンタクトホール１０ｃを介してｎ+エミッタ領域７およびｐ+コンタクト領域１７に導通接続されている。また、エミッタ電極１１は、層間絶縁膜１０によって第１ゲート電極９ａおよびシールド電極９ｂから絶縁されている。エミッタ電極１１およびゲートランナー１３は、シリコン窒化膜やポリイミド膜からなるパッシベーション保護膜（不図示）によって覆われている。コレクタ電極１２は、ｐ+コレクタ領域１に接する。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図４〜９は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図４に示すように、ｐ+コレクタ領域（不図示）となるｐ+半導体基板のおもて面上にｎ-ドリフト層２が積層されてなるシリコン基板を用意する。次に、ｎ-ドリフト層２上に、トレンチ４の形成領域に対応する部分が開口するレジストマスク３１を形成する。次に、レジストマスク３１をマスクとしてエッチングを行い、シリコン基板のおもて面からｐ+コレクタ領域に達しない深さで複数のトレンチ４を形成する。そして、レジストマスク３１を除去する。
次に、図５に示すように、トレンチ４の内部に、トレンチ４の内壁に沿って絶縁膜３２を形成する。次に、絶縁膜３２の内側に、トレンチ４の内壁に沿って導電体層としてポリシリコン膜３３を形成する。このとき、絶縁膜３２の内側がポリシリコン膜３３で埋め込まれないようにポリシリコン膜３３を形成する。次に、図６に示すように、異方性エッチングによりポリシリコン膜３３をエッチバックして、シリコン基板おもて面（ｎ-ドリフト層２の表面）上およびトレンチ４の底面上のポリシリコン膜３３を除去し、トレンチ４の側壁にポリシリコン膜３３を残す。このトレンチ４の側壁に残るポリシリコン膜３３が第１ゲート電極９ａおよびシールド電極９ｂである。
次に、図７に示すように、トレンチ４の内部のポリシリコン膜３３の内側を埋め込むように絶縁膜２０を形成する。次に、図８に示すように、絶縁膜２０，３２をエッチバックし、シリコン基板のおもて面上の絶縁膜２０，３２を除去する。これにより、トレンチ４の内部のポリシリコン膜３３の内側に絶縁膜２０が残り、トレンチ４の内壁に絶縁膜３２が残る。このトレンチ４の内壁に残る絶縁膜３２が第１，２絶縁膜８ａ，８ｂである。次に、図９に示すようにシリコン基板のおもて面にボロン（Ｂ）などのｐ型不純物をイオン注入し、ｎ-ドリフト層２の表面層に、例えばトレンチ４の深さよりも浅い深さでｐ層３を形成する。これにより、複数のトレンチ４によってｐ層３が分割されてなるｐベース領域５および浮遊ｐ領域６が形成される。
次に、シリコン基板のおもて面に、ｎ+エミッタ領域７の形成領域に対応する部分が開口するレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとして例えばリン（Ｐ）などのｎ型不純物をイオン注入し、ｐベース領域５の表面層にｎ+エミッタ領域７を形成する。そして、ｎ+エミッタ領域７の形成に用いたレジストマスクを除去する。次に、シリコン基板のおもて面に、ｐ+コンタクト領域１７の形成領域に対応する部分が開口するレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとして例えばボロンなどのｐ型不純物をイオン注入し、ｐベース領域５の表面層にｎ+エミッタ領域７に接するようにｐ+コンタクト領域１７を形成する。そして、ｐ+コンタクト領域１７の形成に用いたレジストマスクを除去する。ｎ+エミッタ領域７とｐ+コンタクト領域１７とを形成する順番を入れ替えてもよい。
次に、シリコン基板のおもて面全面に層間絶縁膜１０を形成する。次に、フォトリソグラフィおよびエッチングにより、第１〜３コンタクトホール１０ａ〜１０ｃの形成領域に対応する部分の層間絶縁膜１０を除去する。これによって、第１コンタクトホール１０ａに第１ゲート電極９ａとなるポリシリコン膜３３が選択的に露出され、第２コンタクトホール１０ｂにシールド電極９ｂとなるポリシリコン膜３３が選択的に露出される。また、第３コンタクトホール１０ｃにｎ+エミッタ領域７およびｐ+コンタクト領域１７が選択的に露出される。次に、第１〜３コンタクトホール１０ａ〜１０ｃの内部に、例えばチタン膜および窒化チタン膜からなるバリアメタル膜を成膜する。
次に、第１〜３コンタクトホール１０ａ〜１０ｃの内部に埋め込むようにタングステン膜を形成する。そして、タングステン膜をエッチバックして、層間絶縁膜１０の表面上のタングステン膜を除去する。次に、層間絶縁膜１０上に、エミッタ電極１１およびゲートランナー１３となる例えばアルミニウムシリコン（Ａｌ−Ｓｉ）電極を形成する。これにより、第１ゲート電極９ａとなるポリシリコン膜３３は、バリアメタル膜およびタングステン膜を介してゲートランナー１３に導通接続される。シールド電極９ｂとなるポリシリコン膜３３は、バリアメタル膜およびタングステン膜を介してエミッタ電極１１に導通接続される。次に、シリコン基板の表面にパッシベーション膜を形成し、このパッシベーション膜を選択的に開口し、ゲートパッド８１およびエミッタ電極１１の一部を露出させる。露出したエミッタ電極１１がエミッタパッドとなる。その後、シリコン基板の裏面にコレクタ電極１２を形成することで、図１Ａ〜３に示す半導体装置が完成する。
次に、実施の形態１にかかる半導体装置の別の一例について説明する。図１０は、実施の形態１にかかる半導体装置の別の一例の構成を示す平面図である。上記の説明では、シールド電極９ｂはエミッタ電極１１と電気的に接続した例を示したが、図１０のようにエミッタ電極１１と離れて形成された電位固定電極１４を設けることができる。この場合、シールド電極９ｂは、第２コンタクトホール１０ｂに埋め込まれたコンタクトプラグを介して電位固定電極１４に導通接続され、エミッタ電極１１とは層間絶縁膜１０によって絶縁される。電位固定電極１４は、例えばグランド電位や所定の電源電位などの固定電位に接続される。電位固定電極１４は、エミッタ電極１１と同様に形成することができる。また、電位固定電極１４は、エミッタ電位に接続されていてもよく、この場合、エミッタ電極１１と一体化されていてもよい。
図１０には、エミッタ電極１１、ゲートランナー１３および電位固定電極１４の平面レイアウトを第１ゲート電極９ａおよびシールド電極９ｂよりも幅の広い斜線状のハッチングで示す。例えば、エミッタ電極１１は、略矩形状のトレンチ４のうち、ｐベース領域５と浮遊ｐ領域６とが交互に並ぶ方向に直交する部分で、かつ第２コンタクトホール１０ｂを除く部分を覆うように、ｐベース領域５から浮遊ｐ領域６にわたって設けられている（図面下側の斜線状のハッチング）。電位固定電極１４は、略矩形状のトレンチ４のうち、第２コンタクトホール１０ｂを含む部分を覆うように、ｐベース領域５から浮遊ｐ領域６にわたって設けられている（図面中央付近の斜線状のハッチング）。ゲートランナー１３は、略矩形状の平面形状を有するトレンチ４のうち、ｐベース領域５と浮遊ｐ領域６とが交互に並ぶ方向に平行な部分を覆うように設けられている（図面上側の斜線状のハッチング）。
以上、説明したように、実施の形態１によれば、トレンチの両側壁にそれぞれ第１，２絶縁膜を介して第１ゲート電極およびシールド電極を設けて、それぞれを各金属電極（第２ゲート電極および電位固定電極）に直接導通接続した構成とすることにより、第１ゲート電極およびシールド電極の材料となるトレンチの内壁から延びるポリシリコン膜がシリコン基板のおもて面上に残らない構成とすることができる。このため、シリコン基板のおもて面からトレンチの内壁にわたってポリシリコン膜を形成した後に、レジストマスクを用いることなく当該ポリシリコン膜のエッチバックによってトレンチの側壁のみに第１ゲート電極およびシールド電極となるポリシリコン膜を残すことができる。このため、従来のようなフォトリソグラフィおよびエッチングによるポリシリコン膜のパターニング工程を行わずに、トレンチの両側壁にそれぞれ第１ゲート電極およびシールド電極を形成することができる。これにより、プロセス数の大幅な増加を伴うことがないため、製造プロセスを短縮することができる。
また、実施の形態１によれば、レジストマスクを用いたポリシリコン膜のパターニング工程を行うことなく、トレンチの両側壁にそれぞれ第１ゲート電極およびシールド電極を形成することができるため、トレンチ内部にレジスト残渣が生じることを防止することができる。これにより、トレンチの両側壁にそれぞれ第１ゲート電極およびシールド電極を備えた半導体装置を作製するにあたって、歩留まりや信頼性が低下することを防止することができる。したがって、浮遊ｐ領域側のシールド電極を例えばエミッタ電位の電位固定電極に導通接続してターンオン特性を改善させることにより、ゲート−エミッタ間容量が低減され、低損失で信頼性の高い半導体装置を歩留まりよく作製することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構成について説明する。図１１は、実施の形態２にかかる半導体装置の構成を示す平面図である。図１２は、図１１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。図１３は、図１１の切断線Ｄ−Ｄ’における断面構造を示す断面図である。図１３において、符号５，６および符号４１，４２とは、ｐベース領域５に第２トレンチ４１が設けられ、浮遊ｐ領域６に第３トレンチ４２が設けられていることを意味する（以下、図１８〜２６においても同様）。図１４は、図１１の切断線Ｅ−Ｅ’における断面構造を示す断面図である。図１１では、各トレンチの内壁に沿って設けられる絶縁膜を図示省略する（図１５，１６においても同様）。
実施の形態２にかかる半導体装置は、第１，２コンタクトホール４０ａ，４０ｂを配置する位置が実施の形態１にかかる半導体装置と異なる。具体的には、シリコン基板のおもて面に、略矩形環状のトレンチ（以下、第１トレンチとする）４の他に、第１絶縁膜８ａを介して第１ゲート電極９ａを設けた第２トレンチ４１と、第２絶縁膜８ｂを介してシールド電極９ｂを設けた第３トレンチ４２とが設けられている。第２トレンチ４１は、ｐベース領域５の、ｎ+エミッタ領域７およびｐ+コンタクト領域１７が存在しない部分に設けられている。ｐベース領域５は、第２トレンチ４１が形成されている領域において第１トレンチ４の深さよりも深くなっている領域を備えている。第２トレンチ４１の深さは、ｐベース領域５の第１トレンチ４の深さより深くなっている領域の深さよりも浅い。このように第２トレンチ４１の底部の大部分をｐベース領域５で囲むことにより、第２トレンチ４１の底部での電界集中を緩和することができる。
第２トレンチ４１は、略コの字状の平面形状を有し、その両端部が第１トレンチ４の外側の側壁に連結されている。すなわち、第２トレンチ４１と第１トレンチ４とで環状の平面形状をなす。第２トレンチ４１は、両端部が第１トレンチ４の外側の側壁に連結し第１トレンチ４とで環状の平面形状を形成するように形成すればよく、略コの字状の平面形状に限らない。第１絶縁膜８ａは、第１トレンチ４の外側の内壁から第２トレンチ４１の内壁にわたって設けられている。第１ゲート電極９ａは、第１トレンチ４から第２トレンチ４１にわたって、第１絶縁膜８ａの内側に設けられている。第２トレンチ４１の内部の、第１絶縁膜８ａの内側は、第１ゲート電極９ａによって埋め込まれている。
第３トレンチ４２は、略矩形環状の第１トレンチ４に囲まれた浮遊ｐ領域６に設けられている。浮遊ｐ領域６の深さは、実施の形態１と異なり第１トレンチ４の深さよりも深くなっている。第３トレンチ４２の深さは、浮遊ｐ領域６の深さよりも浅い。このように第３トレンチ４２の底部を浮遊ｐ領域６で囲むことにより、第３トレンチ４２の底部での電界集中を緩和することができる。第３トレンチ４２は略コの字状の平面形状を有し、その両端部は第１トレンチ４の内側の側壁に連結されている。すなわち、第３トレンチ４２と第１トレンチ４とで環状の平面形状をなす。第３トレンチ４２は、例えば第１トレンチ４を挟んで第２トレンチ４１と対称的に設けられていてもよい。また、第３トレンチ４２は、両端部が第１トレンチ４の内側の側壁に連結し第１トレンチ４とで環状の平面形状をなすように形成すればよく、略コの字状の平面形状に限らない。第２絶縁膜８ｂは、第１トレンチ４の内側の内壁から第３トレンチ４２の内壁にわたって設けられている。シールド電極９ｂは、第１トレンチ４から第３トレンチ４２にわたって、第２絶縁膜８ｂの内側に設けられている。第３トレンチ４２の内部の、第２絶縁膜８ｂの内側は、シールド電極９ｂによって埋め込まれている。
第２，３トレンチ４１，４２の幅Ｙ１，Ｙ２は、第１トレンチ４の幅Ｘよりも狭い（Ｙ１＜Ｘ、Ｙ２＜Ｘ）。第２トレンチ４１の内部に設けられた第１ゲート電極９ａの幅ｗ３１は、第１トレンチ４の内部に設けられた第１ゲート電極９ａの幅ｗ１１よりも広い（ｗ３１＞ｗ１１）。第３トレンチ４２の内部に設けられたシールド電極９ｂの幅ｗ３２は、第１トレンチ４の内部に設けられたシールド電極９ｂの幅ｗ１２よりも広い（ｗ３２＞ｗ１２）。エミッタ電極１１は、層間絶縁膜４０を挟んで第１，３トレンチ４，４２に対向する。ゲートランナー１３は、層間絶縁膜４０を挟んで第２トレンチ４１に対向する。
第１コンタクトホール４０ａは、第２トレンチ４１の内部に設けられた第１ゲート電極９ａを選択的に露出する。すなわち、ゲートランナー１３には、第１コンタクトホール４０ａを介して、第２トレンチ４１の内部に設けられた第１ゲート電極９ａが導通接続されている。第２コンタクトホール４０ｂは、第３トレンチ４２の内部に設けられたシールド電極９ｂを選択的に露出する。すなわち、エミッタ電極１１には、第２コンタクトホール４０ｂを介して、第３トレンチ４２の内部に設けられたシールド電極９ｂが導通接続されている。電位固定電極１４が設けられている場合には、第３トレンチ４２の内部に設けられたシールド電極９ｂは、第２コンタクトホール４０ｂを介して電位固定電極１４に導通接続される。第１，２コンタクトホール４０ａ，４０ｂは、略正方形状の平面形状を有する複数のコンタクトホールで構成されていてもよいし、トレンチ側壁に沿った方向に長い略矩形状の平面形状を有する１つのコンタクトホールで構成されていてもよい。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ゲート電極を埋め込んだ第２，３トレンチ上における層間絶縁膜にコンタクトホールを形成することにより、第１トレンチの両側壁に沿ってそれぞれ設けられたゲート電極上の層間絶縁膜にコンタクトホールを形成する場合よりもコンタクトホールの幅を広くすることができる。これにより、第１トレンチの端部付近にコンタクトホールを形成したことに起因してゲート耐圧やゲート特性の信頼性が低下することを抑制することができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構成について説明する。図１５は、実施の形態３にかかる半導体装置の構成を示す平面図である。図１６は、図１５の切断線Ｆ−Ｆ’における断面構造を示す断面図である。図１５の切断線Ｄ−Ｄ’における断面構造は図１３と同様である。図１５の切断線Ｅ−Ｅ’における断面構造は図１４と同様である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、直線状の平面形状を有する第２，３トレンチ５１，５２を設けた点である。
第２，３トレンチ５１，５２は、直線状の平面形状を有し、その一方の端部が第１トレンチ４に連結されている。第２，３トレンチ５１，５２の他方の端部（第１トレンチ４に連結された端部に対して反対側の端部）の平面形状は、図示するように円弧状であってもよいし、矩形状であってもよい。第２，３トレンチ５１，５２は、第１トレンチ４を横切る同一直線上に、第１トレンチ４を挟んで対称的に設けられている。すなわち、第２，３トレンチ５１，５２が設けられた部分における第１ゲート電極９ａの幅ｗ４１およびシールド電極９ｂの幅ｗ４２は、それぞれ、他の部分における第１ゲート電極９ａの幅ｗ１１およびシールド電極９ｂの幅ｗ１２よりも広くなっている。第１，２コンタクトホール５０ａ，５０ｂは、略正方形状の複数のコンタクトホールを所定の間隔で配置してもよいし、トレンチ側壁に沿った方向に長い略矩形状の１つのコンタクトホールが配置されていてもよい。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構成について説明する。図１７は、実施の形態４にかかる半導体装置の構成を示す平面図である。実施の形態４にかかる半導体装置は、実施の形態３にかかる半導体装置の別の一例である。図１７（ａ）に示すように、第２，３トレンチ５１，５２をそれぞれ複数配置してもよい。この場合、第２，３トレンチ５１，５２は、例えば櫛歯状に配置される。また、第２トレンチ５１と第３トレンチ５２とは、第１トレンチ４を横切る同一直線上に配置されていなくてもよい。具体的には、例えば、ｐベース領域５の、隣り合う第２トレンチ５１に挟まれた部分が第１トレンチ４を挟んで第３トレンチ５２に対向していてもよい。各第２，３トレンチ５１，５２の、第１トレンチ４に連結された端部に対して反対側の端部の平面形状は、図１７（ａ）に図示するように異なっていてもよいし、同一の形状に統一されてもよい。
また、図１７（ｂ）に示すように、実施の形態２または実施の形態３と比べて第２，３トレンチ６１，６２の幅を広げて形成してもよい。具体的には、第２トレンチ６１は第１ゲート電極９ａにより埋め込まれずに第１ゲート電極９ａ間に絶縁膜２０が埋め込まれている。そして、第２トレンチ６１の対向する辺部分と、この対向する辺部分に挟まれた絶縁膜２０とに跨って第１コンタクトホール６０ａが設けられる。第２トレンチ６１の対向する辺部分を横切る方向の、第２トレンチ６１の全体の幅Ｙ３は、第１トレンチ４を絶縁膜２０で埋め込む時間以内で第２トレンチ６１に絶縁膜２０を埋め込むことが好ましいため、第１トレンチ４の幅Ｘ以下であるのがよい。同様に、第３トレンチ６２は、シールド電極９ｂにより埋め込まれずにシールド電極９ｂ間に絶縁膜２０が埋め込まれている。そして、第３トレンチ６２の対向する辺部分と、この対向する辺部分に挟まれた絶縁膜２０とに跨って第２コンタクトホール６０ｂが設けられる。第３トレンチ６２の対向する辺部分を横切る方向の、第３トレンチ６２の全体の幅Ｙ４は、第１トレンチ４を絶縁膜２０で埋め込む時間以内で第３トレンチ６２に絶縁膜２０を埋め込むことが好ましいため、第１トレンチ４の幅Ｘ以下であるのがよい。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の製造方法について説明する。図１８〜２６は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態５にかかる半導体装置の製造方法は、実施の形態２〜４にかかる半導体装置を製造するための方法である。ここでは、実施の形態２にかかる半導体装置を製造する場合を例に説明する。図１８〜２６において（ａ）は図１４に示す切断線Ｅ−Ｅ’における断面の製造途中の状態であり、（ｂ）は図１３に示す切断線Ｄ−Ｄ’における断面の製造途中の状態である。
まず、図１８に示すように、ｐ+コレクタ領域（不図示）となるｐ+半導体基板のおもて面上にｎ-ドリフト層２が積層されてなるシリコン基板を用意する。次に、フォトリソグラフィによりシリコン基板の表面にマスク（不図示）を形成し、ｐベース領域５のうち深い領域および浮遊ｐ領域６を形成するためのイオン注入を行う。次に、フォトリソグラフィおよびエッチングにより、シリコン基板のおもて面からｐ+コレクタ領域に達しない深さで第１〜３トレンチ４，４１，４２を形成する。このとき、第２，３トレンチ４１，４２の幅Ｙ１，Ｙ２は、第１トレンチ４の幅Ｘよりも狭くする。
次に、熱処理によりｐベース領域５のうちの深い領域および浮遊ｐ領域６を形成する。この熱処理は後述のｐベース領域５の浅い領域を形成するためのイオン注入の前までに行うことが望ましい。次に、第１〜３トレンチ４，４１，４２の内部に、第１〜３トレンチ４，４１，４２の内壁に沿って絶縁膜７１を形成する。次に、図１９に示すように、絶縁膜７１の内側に、第１〜３トレンチ４，４１，４２の内壁に沿って導電体層としてポリシリコン膜７２を形成する。
第１トレンチ４においては絶縁膜７１の内側がポリシリコン膜７２で埋め込まれないように、かつ第２，３トレンチ４１，４２においては絶縁膜７１の内側がすべてポリシリコン膜７２で埋め込まれるように、ポリシリコン膜７２を形成する。上述したように第２，３トレンチ４１，４２の幅Ｙ１，Ｙ２は第１トレンチ４の幅Ｘよりも狭い。このため、第２，３トレンチ４１，４２において絶縁膜７１の内側をすべてポリシリコン膜７２で埋め込んだとしても、第１トレンチ４における絶縁膜７１の内側はポリシリコン膜７２で埋め込まれない。
次に、図２０に示すように、異方性エッチングによりポリシリコン膜７２をエッチバックして、シリコン基板おもて面（ｎ-ドリフト層２の表面）上および第１トレンチ４の底面上のポリシリコン膜７２を除去し、第１トレンチ４の側壁にポリシリコン膜７２を残す。このとき、第２，３トレンチ４１，４２における絶縁膜７１の内側に埋め込まれたポリシリコン膜７２は、ほぼエッチバック前の状態で残る。第１トレンチ４の側壁に残るポリシリコン膜７２が第１ゲート電極９ａおよびシールド電極９ｂである。また、第２トレンチ４１の内部に残るポリシリコン膜７２が第１ゲート電極９ａである。第３トレンチ４２の内部に残るポリシリコン膜７２がシールド電極９ｂである。
次に、実施の形態１と同様に、図２１に示すように、第１トレンチ４の内部のポリシリコン膜７２の内側を埋め込むように絶縁膜２０を形成し、図２２に示すように、絶縁膜２０および絶縁膜７１をエッチバックする。これにより、第１トレンチ４の内部のポリシリコン膜７２の内側に絶縁膜２０が残り、第１〜３トレンチ４，４１，４２の内壁に絶縁膜７１が残る。この第１トレンチ４の内壁に残る絶縁膜７１が第１，２絶縁膜８ａ，８ｂである。また、第２トレンチ４１の内壁に残る絶縁膜７１が第１絶縁膜８ａである。第３トレンチ４２の内壁に残る絶縁膜７１が第２絶縁膜８ｂである。
次に、図２３に示すように、シリコン基板のおもて面に、ＭＯＳゲート構造が形成される部分（すなわち、第１トレンチ４の外側において隣り合う第１トレンチ４に挟まれた部分）におけるｐベース領域５の形成領域に対応する部分が開口するレジストマスク７４を形成する。次に、図２４に示すように、レジストマスク７４をマスクとしてボロンなどのｐ型不純物をイオン注入し、第１トレンチ４の外側において隣り合う第１トレンチ４に挟まれた部分におけるｎ-ドリフト層２の表面層に第１トレンチ４の深さよりも浅い深さでｐベース領域５を形成する。これにより、複数の第１トレンチ４によって分割されてなるｐベース領域５および浮遊ｐ領域６が形成される。そして、レジストマスク７４を除去する。
次に、シリコン基板のおもて面に、ｐ+コンタクト領域１７の形成領域に対応する部分が開口するレジストマスク７５を形成する。次に、レジストマスク７５をマスクとして例えばボロンなどのｐ型不純物をイオン注入する。これにより、図２５に示すように、第１トレンチ４の外側において隣り合う第１トレンチ４に挟まれた部分におけるｐベース領域５の表面層にｐ+コンタクト領域１７が形成される。そして、レジストマスク７５を除去する。次に、シリコン基板のおもて面に、ｎ+エミッタ領域７の形成領域に対応する部分が開口するレジストマスク７６を形成する。次に、レジストマスク７６をマスクとして例えばリンなどのｎ型不純物をイオン注入する。これにより、図２６に示すように、ｐベース領域５の表面層に、ｐ+コンタクト領域１７に接するｎ+エミッタ領域７が形成される。そして、レジストマスク７６を除去する。ｎ+エミッタ領域７とｐ+コンタクト領域１７とを形成する順番を入れ替えてもよい。
次に、シリコン基板のおもて面全面に層間絶縁膜４０を形成する。次に、フォトリソグラフィおよびエッチングにより、第１，２，３コンタクトホール４０ａ，４０ｂ，１０ｃの形成領域に対応する部分の層間絶縁膜４０を除去する。これによって、第１コンタクトホール４０ａに、第２トレンチ４１の内部に形成された第１ゲート電極９ａとなるポリシリコン膜７２が選択的に露出される。第２コンタクトホール４０ｂに、第３トレンチ４２の内部に形成されたシールド電極９ｂとなるポリシリコン膜７２が選択的に露出される。また、第３コンタクトホール１０ｃにｎ+エミッタ領域７およびｐ+コンタクト領域１７が選択的に露出される。次に、第１，２，３コンタクトホール４０ａ，４０ｂ，１０ｃの内部に、例えばチタン膜および窒化チタン膜からなるバリアメタル膜を成膜する。
次に、第１，２，３コンタクトホール４０ａ，４０ｂ，１０ｃの内部に埋め込むようにタングステン膜を形成する。そして、タングステン膜をエッチバックして、層間絶縁膜４０の表面上のタングステン膜を除去する。次に、層間絶縁膜４０上に、エミッタ電極１１およびゲートランナー１３となる例えばアルミニウムシリコン電極を形成する。これにより、第１ゲート電極９ａとなるポリシリコン膜７２は、バリアメタル膜およびタングステン膜を介してゲートランナー１３に導通接続される。シールド電極９ｂとなるポリシリコン膜７２は、バリアメタル膜およびタングステン膜を介してエミッタ電極１１に導通接続される。次に、シリコン基板の表面にパッシベーション膜を形成し、このパッシベーション膜を選択的に開口し、ゲートパッド８１およびエミッタ電極１１の一部を露出させる。露出したエミッタ電極１１がエミッタパッドとなる。その後、シリコン基板の裏面にコレクタ電極１２を形成することで、図１１〜１４に示す半導体装置が完成する。
以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。
以上において本発明では、ＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、ＭＯＳゲート構造を備えたさまざまな構成の半導体装置に適用することが可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置などに使用されるパワー半導体装置に有用である。
１ ｐ+コレクタ領域
２ ｎ-ドリフト層
３ ｐ層
４ トレンチ（第１トレンチ）
５ ｐベース領域
６ 浮遊ｐ領域
７ ｎ+エミッタ領域
８ａ 第１絶縁膜
８ｂ 第２絶縁膜
９ａ 第１ゲート電極
９ｂ シールド電極
１０，４０ 層間絶縁膜
１０ａ，４０ａ，５０ａ，６０ａ 第１コンタクトホール
１０ｂ，４０ｂ，５０ｂ，６０ｂ 第２コンタクトホール
１０ｃ 第３コンタクトホール
１１ エミッタ電極
１２ コレクタ電極
１３ ゲートランナー（第２ゲート電極）
１４ 電位固定電極
１７ ｐ+コンタクト領域
２０ 絶縁膜
４１，５１，６１ 第２トレンチ
４２，５２，６２ 第３トレンチ
８０−１ 活性領域
８０−２ 耐圧領域
８１ ゲートパッド

Claims (13)

  1. 第１導電型の半導体層の表面層に形成された第１トレンチと、
    前記第１トレンチの一方の側壁に沿って前記第１トレンチより浅い深さで前記半導体層の表面層に選択的に形成された第２導電型のベース領域と、
    前記ベース領域の表面層に前記第１トレンチの側壁に接して形成されるエミッタ領域と、
    前記第１トレンチの他方の側壁に沿って前記半導体層の表面層に選択的に形成された第２導電型の浮遊電位領域と、を備えたトレンチ構造を有する半導体装置であって、
    前記第１トレンチの一方の側壁に沿って設けられた第１絶縁膜と、
    前記第１トレンチの他方の側壁に沿って設けられた第２絶縁膜と、
    前記第１絶縁膜の内側に、前記第１トレンチの一方の側壁に沿って設けられた第１ゲート電極と、
    前記第２絶縁膜の内側に、前記第１トレンチの他方の側壁に沿って設けられたシールド電極と、
    前記第１トレンチの内部の、前記第１ゲート電極と前記シールド電極との間に埋め込まれた第３絶縁膜と、
    前記第１ゲート電極、前記シールド電極および前記エミッタ領域を覆う層間絶縁膜と、
    前記層間絶縁膜上に設けられた第２ゲート電極と、
    前記層間絶縁膜上に、前記第２ゲート電極と離れて設けられたエミッタ電極と、
    前記層間絶縁膜上に、前記第２ゲート電極と離れて設けられた電位固定電極と、
    前記第２ゲート電極と前記第１ゲート電極とに挟まれた部分における前記層間絶縁膜に選択的に設けられ、前記第２ゲート電極と前記第１ゲート電極とを導通接続するための第１コンタクトプラグが埋め込まれた第１コンタクトホールと、
    前記電位固定電極と前記シールド電極とに挟まれた部分における前記層間絶縁膜に選択的に設けられ、前記電位固定電極と前記シールド電極とを導通接続するための第２コンタクトプラグが埋め込まれた第２コンタクトホールと、
    前記エミッタ電極と前記エミッタ領域とに挟まれた部分における前記層間絶縁膜に選択的に設けられ、前記エミッタ電極と前記エミッタ領域とを導通接続するための第３コンタクトプラグが埋め込まれた第３コンタクトホールと、を備え、
    前記第１トレンチは、環状の平面形状であり、
    前記第１ゲート電極と前記シールド電極とは、前記シールド電極を前記第１ゲート電極が取り囲んでいる平面形状である、ことを特徴とする半導体装置。
  2. 前記電位固定電極は前記エミッタ電極と一体となっていることを特徴とする請求項１に記載の半導体装置。
  3. 第１導電型の半導体層の表面層に形成された第１トレンチと、
    前記第１トレンチの一方の側壁に沿って前記第１トレンチより浅い深さで前記半導体層の表面層に選択的に形成された第２導電型のベース領域と、
    前記ベース領域の表面層に前記第１トレンチの側壁に接して形成されるエミッタ領域と、
    前記第１トレンチの他方の側壁に沿って前記半導体層の表面層に選択的に形成された第２導電型の浮遊電位領域と、を備えたトレンチ構造を有する半導体装置であって、
    前記第１トレンチの一方の側壁に沿って設けられた第１絶縁膜と、
    前記第１トレンチの他方の側壁に沿って設けられた第２絶縁膜と、
    前記第１絶縁膜の内側に、前記第１トレンチの一方の側壁に沿って設けられた第１ゲート電極と、
    前記第２絶縁膜の内側に、前記第１トレンチの他方の側壁に沿って設けられたシールド電極と、
    前記第１トレンチの内部の、前記第１ゲート電極と前記シールド電極との間に埋め込まれた第３絶縁膜と、
    前記第１ゲート電極、前記シールド電極および前記エミッタ領域を覆う層間絶縁膜と、
    前記層間絶縁膜上に設けられた第２ゲート電極と、
    前記層間絶縁膜上に、前記第２ゲート電極と離れて設けられたエミッタ電極と、
    前記層間絶縁膜上に、前記第２ゲート電極と離れて設けられた電位固定電極と、
    前記第２ゲート電極と前記第１ゲート電極とに挟まれた部分における前記層間絶縁膜に選択的に設けられ、前記第２ゲート電極と前記第１ゲート電極とを導通接続するための第１コンタクトプラグが埋め込まれた第１コンタクトホールと、
    前記電位固定電極と前記シールド電極とに挟まれた部分における前記層間絶縁膜に選択的に設けられ、前記電位固定電極と前記シールド電極とを導通接続するための第２コンタクトプラグが埋め込まれた第２コンタクトホールと、
    前記エミッタ電極と前記エミッタ領域とに挟まれた部分における前記層間絶縁膜に選択的に設けられ、前記エミッタ電極と前記エミッタ領域とを導通接続するための第３コンタクトプラグが埋め込まれた第３コンタクトホールと、
    前記第１トレンチの一方の側壁に連結された第２トレンチと、
    前記第１トレンチの他方の側壁に連結された第３トレンチと、を備え、
    前記第２トレンチの内部には、前記第２トレンチの内壁に沿って前記第１絶縁膜が設けられており、
    前記第３トレンチの内部には、前記第３トレンチの内壁に沿って前記第２絶縁膜が設けられており、
    前記第２トレンチの内部の前記第１絶縁膜の内側には前記第１ゲート電極が設けられており、
    前記第３トレンチの内部の前記第２絶縁膜の内側には前記シールド電極が設けられており、
    前記第２ゲート電極は、前記第１コンタクトプラグを介して、前記第２トレンチの内部に設けられた前記第１ゲート電極と導通接続されており、
    前記電位固定電極は、前記第２コンタクトプラグを介して、前記第３トレンチの内部に設けられた前記シールド電極と導通接続されていることを特徴とする半導体装置。
  4. 前記第２トレンチの幅は、前記第１トレンチの幅よりも狭いことを特徴とする請求項３に記載の半導体装置。
  5. 前記第３トレンチの幅は、前記第１トレンチの幅よりも狭いことを特徴とする請求項３に記載の半導体装置。
  6. 前記第２トレンチおよび前記第３トレンチの両端が前記第１トレンチと連結されていることを特徴とする請求項３に記載の半導体装置。
  7. 前記第２トレンチは、前記エミッタ領域と離れて設けられていることを特徴とする請求項３に記載の半導体装置。
  8. 前記第３トレンチは前記浮遊電位領域に設けられることを特徴とする請求項３〜７のいずれか一つに記載の半導体装置。
  9. 第１トレンチの一方の側壁にのみエミッタ領域が設けられたトレンチ構造を有する半導体装置の製造方法であって、
    第１導電型の半導体層の表面層に前記第１トレンチを形成する第１工程と、
    前記第１トレンチの内部に、前記第１トレンチの内壁に沿って第１絶縁膜を形成する第２工程と、
    前記第１絶縁膜の内側に、前記第１トレンチの内壁に沿って導電体層を形成する第３工程と、
    前記半導体層の表面上の前記導電体層、および、前記第１トレンチの底面上の前記導電体層を選択的に除去し、前記導電体層をシールド電極と第１ゲート電極とに分離する第４工程と、
    前記第１トレンチの内部の前記シールド電極と前記第１ゲート電極との間に第２絶縁膜を埋め込む第５工程と、
    前記半導体層の表面層に選択的に前記第１トレンチの前記第１ゲート電極側の側壁に接するように前記第１トレンチより深さが浅い第２導電型のベース領域を形成する第６工程と、
    前記半導体層の表面層に選択的に前記第１トレンチの前記シールド電極側の側壁に接するように第２導電型の浮遊電位領域を形成する第７工程と、
    前記ベース領域の表面層に前記第１トレンチと接する第２導電型のエミッタ領域を形成する第８工程と、
    前記シールド電極、前記第１ゲート電極および前記エミッタ領域を覆う層間絶縁膜を形成する第９工程と、
    前記層間絶縁膜を選択的に除去し、前記第１トレンチの一方の側壁側の前記第１ゲート電極を選択的に露出する第１コンタクトホールと、前記第１トレンチの他方の側壁側の前記シールド電極を選択的に露出する第２コンタクトホールと、前記エミッタ領域を選択的に露出する第３コンタクトホールとを形成する第１０工程と、
    前記第１コンタクトホール、前記第２コンタクトホールおよび前記第３コンタクトホールを埋め込むようにコンタクトプラグを形成する第１１工程と、
    前記層間絶縁膜上に、前記第１コンタクトホールを覆うように第２ゲート電極を形成し、前記第２コンタクトホールを覆うように電位固定電極を形成し、前記第３コンタクトホールを覆うようにエミッタ電極を形成する第１２工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 前記第１工程では、さらに前記第１トレンチの一方の側壁に連結された第２トレンチと、前記第１トレンチの他方の側壁に連結された第３トレンチと、を形成し、
    前記第２工程では、前記第２トレンチおよび前記第３トレンチの内壁に沿って前記第１絶縁膜を形成し、
    前記第３工程では、前記第２トレンチおよび前記第３トレンチの前記第１絶縁膜の内側に前記導電体層を埋め込み、
    前記第１０工程では、前記第２トレンチに埋め込まれた前記第１ゲート電極を選択的に露出する前記第１コンタクトホールと、前記第３トレンチに埋め込まれた前記シールド電極を選択的に露出する前記第２コンタクトホールとを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第１工程では、さらに前記第１トレンチの一方の側壁に連結された第２トレンチと、前記第１トレンチの他方の側壁に連結された第３トレンチと、を形成し、
    前記第２工程では、前記第２トレンチおよび前記第３トレンチの内壁に沿って前記第１絶縁膜を形成し、
    前記第３工程では、前記第２トレンチおよび前記第３トレンチの前記第１絶縁膜の内側に、前記第１トレンチの内壁に沿って前記導電体層を形成し、
    前記第４工程では、前記第２トレンチの底面上および前記第３トレンチの底面上の前記導電体層を選択的に除去し、
    前記第５工程では、前記第２トレンチの内部の前記第１ゲート電極間に前記第２絶縁膜を埋め込み、前記第３トレンチの内部の前記シールド電極間に前記第２絶縁膜を埋め込み、
    前記第１０工程では、前記第２トレンチに埋め込まれた前記第１ゲート電極を選択的に露出する前記第１コンタクトホールと、前記第３トレンチに埋め込まれた前記シールド電極を選択的に露出する前記第２コンタクトホールとを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  12. 前記第２トレンチの幅は、前記第１トレンチの幅よりも狭いことを特徴とする請求項１０に記載の半導体装置の製造方法。
  13. 前記第３トレンチの幅は、前記第１トレンチの幅よりも狭いことを特徴とする請求項９〜１２のいずれか一つに記載の半導体装置の製造方法。
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