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JP5973730B2 - Ｉｅ型トレンチゲートｉｇｂｔ - Google Patents

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JP5973730B2 JP2012000577A JP2012000577A JP5973730B2 JP 5973730 B2 JP5973730 B2 JP 5973730B2 JP 2012000577 A JP2012000577 A JP 2012000577A JP 2012000577 A JP2012000577 A JP 2012000577A JP 5973730 B2 JP5973730 B2 JP 5973730B2
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Description

本発明は、トレンチゲートに直交する方向に於いてアクティブセルとインアクティブセルを混在させたＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ）型トレンチゲート（Ｔｒｅｎｃｈ Ｇａｔｅ）ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワー系半導体装置（または半導体集積回路装置）におけるデバイス構造技術等に適用して有効な技術に関する。
日本特開平１１−３４５９６９号公報（特許文献１）には、ＩＥ型トレンチゲートＩＧＢＴにおいて、トレンチゲートの方向に於いても、アクティブセル領域とダミーセル領域を交互に設ける技術が開示されている。
日本特開平１０−３２６８９７号公報（特許文献２）または、これに対応する米国特許第６１８０９６６号公報（特許文献３）には、トレンチゲートＩＧＢＴにおいて、主セルと電流検出セルのトレンチ側壁の面方位を同一にすることによって、両セルの特性を同じにする技術が開示されている。
日本特開２００７−１９４６６０号公報（特許文献４）には、ＩＥ型トレンチゲートＩＧＢＴにおいて、主領域と電流検出領域におけるアクティブセルとフローティングセルの幅の比を調整することにより、両領域における飽和電流特性を同一にする技術が開示されている。
特開平１１−３４５９６９号公報 特開平１０−３２６８９７号公報 米国特許第６１８０９６６号公報 特開２００７−１９４６６０号公報
アクティブセルの幅をインアクティブセルの幅よりも狭くした狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの性能を更に高める方法としては、セルをシュリンクして、ＩＥ効果を高めることが有効である。しかし、単純にセルシュリンクを実行すると、ゲート容量の増大により、スイッチング速度の低下を招く。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、パワー系半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、ＩＥ型トレンチゲートＩＧＢＴにおいて、そのセル形成領域は、線状アクティブセル領域を有する第１線状単位セル領域、線状ホールコレクタ領域を有する第２線状単位セル領域および、これらの間の線状インアクティブセル領域から基本的に構成されている。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、ＩＥ型トレンチゲートＩＧＢＴにおいて、そのセル形成領域は、線状アクティブセル領域を有する第１線状単位セル領域、線状ホールコレクタ領域を有する第２線状単位セル領域および、これらの間の線状インアクティブセル領域から基本的に構成されているので、ＩＥ効果に起因するスイッチング速度の低下を防止することができる。
本願の一実施の形態のアウトラインを説明するためのＩＥ型トレンチゲートＩＧＢＴデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。 図１のセル領域端部切り出し領域Ｒ１のＸ−Ｘ’断面に対応するデバイス模式断面図である。 本願の前記一実施の形態に関する図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。 本願の前記一実施の形態のＩＥ型トレンチゲートＩＧＢＴデバイスチップの全体上面図（図１にほぼ対応するが、より具体的な形状に近い）である。 図４のセル領域上端部切り出し領域Ｒ４の拡大平面図である。 図５のＡ−Ａ’断面に対応するデバイス断面図である。 図５のＢ−Ｂ’断面に対応するデバイス断面図である。 図５のＣ−Ｃ’断面に対応するデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（ホールバリア領域導入工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（Ｐ型フローティング領域導入工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（トレンチ加工用ハードマスク成膜工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（トレンチハードマスク加工工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（トレンチハードマスク加工用レジスト除去工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（トレンチ加工工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（トレンチ加工用ハードマスク除去工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（引き伸ばし拡散およびゲート酸化工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（ゲートポリシリコン成膜工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（ゲートポリシリコンエッチバック工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（ゲート酸化膜エッチバック工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（Ｐ型ボディ領域およびＮ＋型エミッタ領域導入工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（層間絶縁膜成膜工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（コンタクトホール形成工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（基板エッチング工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（Ｐ＋型ボディコンタクト領域およびＰ＋型ラッチアップ防止領域導入工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（表面メタル成膜＆ファイナルパッシベーション膜形成工程）におけるデバイス断面図である。 本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（裏面研削および裏面不純物導入工程）におけるデバイス断面図である。 本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのゲート電極接続構造に関する変形例を説明するための図５に対応する図４のセル領域上端部切り出し領域Ｒ４の拡大平面図である。 図２７のＡ−Ａ’断面に対応するデバイス断面図である。 図２７のＣ−Ｃ’断面に対応するデバイス断面図である。 本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのセル構造に関する変形例を説明するための図４のセル領域上端部切り出し領域Ｒ４の拡大平面図である。 図３０のＡ−Ａ’断面に対応するデバイス断面図である。 図３０のＣ−Ｃ’断面に対応するデバイス断面図である。 本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのホールコレクタセル幅に関する変形例を説明するための図５の部分切り出し領域２（Ｒ３）の拡大平面図である。 図３３のＡ−Ａ’断面に対応するデバイス断面図である。 図３３のＢ−Ｂ’断面に対応するデバイス断面図である。 本願の前記各実施の形態におけるセル周辺構造の補足的説明のための図５のＨ−Ｈ’断面に対応するデバイス断面図である。 本願の前記各実施の形態におけるセルの長さ方向の変形例を説明するための図５の部分切り出し領域１（Ｒ２）の拡大平面図である。 ＩＥ型トレンチゲートＩＧＢＴにおけるアクティブセル間引き率、オン抵抗、およびスイッチング損失の関係を示したデータプロット図である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル形成領域；
（ｄ）前記セル形成領域内に設けられ、各々が第１線状単位セル領域および第２線状単位セル領域を有する多数の線状単位セル領域；
（ｅ）前記第１の主面上に設けられたメタルゲート電極；
（ｆ）前記第１の主面上に設けられたメタルエミッタ電極、
ここで、各第１線状単位セル領域は、以下を有する：
（ｘ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
（ｘ２）前記メタルゲート電極に電気的に接続され、前記線状アクティブセル領域を両側から挟むように前記第１の主面の表面の第１および第２のトレンチ内に、それぞれ設けられた第１および第２の線状トレンチゲート電極；
（ｘ３）前記ドリフト領域の前記第１主面側表面領域に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
（ｘ４）前記第１および第２の線状トレンチゲート電極を境界として、前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｘ５）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられ、前記ボディ領域と同一導電型であって、これよりも深いフローティング領域；
（ｘ６）前記ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型のエミッタ領域、
更に、ここで、各第２線状単位セル領域は、以下を有する：
（ｙ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状ホールコレクタセル領域；
（ｙ２）前記メタルエミッタ電極に電気的に接続され、前記線状ホールコレクタセル領域を両側から挟むように前記第１の主面の表面の第３および第４のトレンチ内に、それぞれ設けられた第３および第４の線状トレンチゲート電極；
（ｙ３）前記ドリフト領域の前記第１主面側表面領域に設けられた前記ボディ領域；
（ｙ４）前記第３および第４の線状トレンチゲート電極を境界として、前記線状ホールコレクタセル領域を両側から挟むように、両側に隣接して設けられた前記線状インアクティブセル領域；
（ｙ５）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられ、前記ボディ領域と同一導電型であって、これよりも深い前記フローティング領域。
２．前記項１の半導体装置の製造方法において、前記線状アクティブセル領域の幅は、前記線状インアクティブセル領域の幅よりも狭い。
３．前記項１または２の半導体装置の製造方法において、前記フローティング領域の深さは、前記第１および第２のトレンチの下端よりも深い。
４．前記項１から３のいずれか一つの半導体装置の製造方法において、前記線状ホールコレクタセル領域には、前記エミッタ領域は設けられていない。
５．前記項１から４のいずれか一つの半導体装置の製造方法において、前記線状アクティブセル領域の幅と前記線状ホールコレクタセル領域の幅は、ほぼ等しい。
６．前記項１から５のいずれか一つの半導体装置の製造方法において、前記線状アクティブセル領域は、以下を有する：
（ｘ１ａ）その長さ方向に於いて区切られたアクティブセクション；
（ｘ１ｂ）その長さ方向に於いて区切られた前記エミッタ領域を有さないインアクティブセクション。
７．前記項１から６のいずれか一つの半導体装置の製造方法において、前記第３および第４の線状トレンチゲート電極のエミッタ接続部と、これにコンタクトするコンタクト溝は、ほぼ直交している。
８．前記項１から６のいずれか一つの半導体装置の製造方法において、前記第３および第４の線状トレンチゲート電極のエミッタ接続部にコンタクトするコンタクト溝は、平面的に前記エミッタ接続部に内包されている。
９．前記項１から４および６から８のいずれか一つの半導体装置の製造方法において、前記線状アクティブセル領域の幅は、前記線状ホールコレクタセル領域の幅よりも狭い。
１０．前記項１から９のいずれか一つの半導体装置の製造方法において、各第１線状単位セル領域は、更に以下を有する：
（ｘ７）前記線状アクティブセル領域において、前記ボディ領域の下部の前記ドリフト領域に設けられ、不純物濃度が前記ドリフト領域よりも高く、前記エミッタ領域よりも低い前記第１導電型の第１のホールバリア領域、
更に、各第２線状単位セル領域は、更に以下を有する：
（ｙ６）前記線状ホールコレクタセル領域において、前記ボディ領域の下部の前記ドリフト領域に設けられ、不純物濃度が前記ドリフト領域よりも高く、前記エミッタ領域よりも低い前記第１導電型の第２のホールバリア領域。
１１．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル形成領域；
（ｄ）前記セル形成領域内に設けられた多数の線状単位セル領域；
（ｅ）前記第１の主面上に設けられたメタルゲート電極；
（ｆ）前記第１の主面上に設けられたメタルエミッタ電極、
ここで、各線状単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状ハイブリッドセル領域；
（ｄ２）前記メタルエミッタ電極に電気的に接続され、前記線状ハイブリッドセル領域を両側から挟むように前記第１の主面の表面の第１および第２のトレンチ内に、それぞれ設けられた第１および第２の線状トレンチゲート電極；
（ｄ３）前記ドリフト領域の前記第１主面側表面領域に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
（ｄ４）前記第１および第２の線状トレンチゲート電極を境界として、前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｄ５）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられ、前記ボディ領域と同一導電型であって、これよりも深いフローティング領域；
（ｄ６）前記線状ハイブリッドセル領域内に設けられ、相互にほぼ対称である第１および第２の線状ハイブリッドサブセル領域；
（ｄ７）前記メタルゲート電極に電気的に接続され、前記第１および第２の線状ハイブリッドサブセル領域の境界をなす第３のトレンチ内に設けられた第３の線状トレンチゲート電極；
（ｄ８）前記第１および第２の線状ハイブリッドサブセル領域のそれぞれに於いて、前記第３のトレンチに近接するように、前記ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型のエミッタ領域。
１２．前記項１１の半導体装置の製造方法において、前記線状インアクティブセル領域の幅は、前記第１および第２の線状ハイブリッドサブセル領域のそれぞれに幅よりも広い。
１３．前記項１１または１２の半導体装置の製造方法において、前記フローティング領域の深さは、前記第１および第２のトレンチの下端よりも深い。
１４．前記項１１から１３のいずれか一つの半導体装置の製造方法において、前記第１および第２の線状ハイブリッドサブセル領域に於いて、それぞれ前記第１および第２のトレンチに近接する側には、前記エミッタ領域は設けられていない。
１５．前記項１１から１４のいずれか一つの半導体装置の製造方法において、前記第１および第２の線状ハイブリッドサブセル領域の幅は、相互にほぼ等しい。
１６．前記項１１から１５のいずれか一つの半導体装置の製造方法において、前記第１および第２の線状ハイブリッドサブセル領域は、以下を有する：
（ｄ１ａ）その長さ方向に於いて区切られたアクティブセクション；
（ｄ１ｂ）その長さ方向に於いて区切られた前記エミッタ領域を有さないインアクティブセクション。
１７．前記項１１から１６のいずれか一つの半導体装置の製造方法において、前記第１および第２の線状トレンチゲート電極のエミッタ接続部にコンタクトするコンタクト溝は、平面的に前記エミッタ接続部に内包されている。
１８．前記項１１から１６のいずれか一つの半導体装置の製造方法において、前記第１および第２の線状トレンチゲート電極は、それぞれ以下を有する：
（ｄ２ａ）前記ボディ領域の下部の前記ドリフト領域に設けられ、不純物濃度が前記ドリフト領域よりも高く、前記エミッタ領域よりも低い前記第１導電型のホールバリア領域。
１９．以下を含むＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたセル形成領域；
（ｄ）前記セル形成領域内に設けられ、各々が第１線状単位セル領域および第２線状単位セル領域を有する多数の線状単位セル領域；
（ｅ）前記第１の主面上に設けられたメタルゲート電極；
（ｆ）前記第１の主面上に設けられたメタルエミッタ電極、
ここで、各第１線状単位セル領域は、以下を有する：
（ｘ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
（ｘ２）前記メタルゲート電極に電気的に接続され、前記線状アクティブセル領域を両側から挟むように前記第１の主面の表面の第１および第２のトレンチ内に、それぞれ設けられた第１および第２の線状トレンチゲート電極；
（ｘ３）前記ドリフト領域の前記第１主面側表面領域に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
（ｘ４）前記第１および第２の線状トレンチゲート電極を境界として、前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
（ｘ５）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられ、前記ボディ領域と同一導電型であって、これよりも深いフローティング領域；
（ｘ６）前記ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型のエミッタ領域；
（ｘ７）前記線状インアクティブセル領域の端部に沿って前記第１の主面の表面設けられた端部トレンチ；
（ｘ８）前記端部トレンチに沿って、前記セル形成領域の周辺外部に設けられたゲート配線；
（ｘ９）前記ゲート配線下方の前記第１主面側表面領域から前記端部トレンチの近傍まで延在し、前記ボディ領域よりも深く、前記メタルエミッタ電極に電気的に接続された第２導電型領域。
２０．前記項１９の半導体装置の製造方法において、前記第２導電型領域は、前記フローティング領域とほぼ同時に形成される。
２１．前記項１９または２０の半導体装置の製造方法において、前記第２導電型領域は、前記端部トレンチよりも深い。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。これらは、一本にパワー系半導体デバイスに分類され、その中には、パワーＭＯＳＦＥＴ、ＩＧＢＴの外、バイポーラパワートランジスタ、サイリスタ（Ｔｈｙｒｉｓｔｏｒ）、パワーダイオード等を含む。
パワーＭＯＳＦＥＴの代表的な形態は、表面にソース電極があり、裏面にドレイン電極がある２重拡散型縦型パワーＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｄｕｆｆｕｓｅｄ Ｖｅｒｔｉｃａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）であるが、この２重拡散型縦型パワーＭＯＳＦＥＴには、主に２種類に分類でき、第１は実施形態において主に説明するプレーナゲート（Ｐｌａｎａｒ Ｇａｔｅ）型であり、第２はＵ−ＭＯＳＦＥＴ等のトレンチゲート（Ｔｒｅｎｃｈ Ｇａｔｅ）型である。
パワーＭＯＳＦＥＴには、その他に、ＬＤ−ＭＯＳＦＥＴ（Ｌａｔｅｒａｌ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）がある。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．先に、パワーＭＯＳＦＥＴについて説明したのと同様に、ＩＧＢＴは、一般にプレーナゲート（Ｐｌａｎａｒ Ｇａｔｅ）型とトレンチゲート（Ｔｒｅｎｃｈ Ｇａｔｅ）型に大別される。このトレンチゲート型ＩＧＢＴは、比較的オン抵抗が低いが、伝導度変調を更に促進してオン抵抗を更に低くするために、ＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ）効果を利用した「ＩＥ型トレンチゲートＩＧＢＴ」（または、「アクティブセル間引き型トレンチゲートＩＧＢＴ」）が開発されている。ＩＥ型トレンチゲートＩＧＢＴは、セル領域に於いて、実際にエミッタ電極に接続されたアクティブセル（Ａｃｔｉｖｅ Ｃｅｌｌ）と、フローティングＰボディ領域を有するインアクティブセル（Ｉｎａｃｔｉｖｅ Ｃｅｌｌ）を交互に、または、櫛の歯状に配置することにより、半導体基板のデバイス主面側（エミッタ側）にホール（正孔）が蓄積しやすい構造としたものである。
なお、本願に於いては、アクティブセルが複数種類存在する。第１は、実際にＮ＋エミッタ領域を有しトレンチゲート電極がメタルゲート電極に電気的に接続された真性アクティブセル（具体的には、線状アクティブセル領域）である。第２は、Ｎ＋エミッタ領域を有せずトレンチゲート電極がメタルエミッタ電極に電気的に接続された擬似的アクティブセル（具体的には、線状ホールコレクタセル領域）である。第３は、真性アクティブセルと擬似的アクティブセルを組み合わせたハイブリッドセル（具体的には、線状ハイブリッドセル領域）である。
７．本願においては、ＩＥ型トレンチゲートＩＧＢＴの内、主要なアクティブセルの幅が、主要なインアクティブセルの幅よりも狭いものを「狭アクティブセルＩＥ型トレンチゲートＩＧＢＴ」と呼ぶ。
また、トレンチゲートを横切る方向を「セルの幅方向」とし、これと直交するトレンチゲート（リニアゲート部分）の延在方向（長手方向）を「セルの長さ方向」とする。
本願に於いては、主に「線状単位セル領域」（たとえば線状アクティブセル領域と線状インアクティブセル領域から構成される）を主に扱うが、この線状単位セル領域が周期的に繰り返して、半導体チップの内部領域に配列されて、「セル形成領域」を構成している。
このセル領域の周りには、通常、セル周辺接合領域が設けられており、更にその周りには、フローティングフィールドリング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールドリミッティングリング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）等が設けられ、終端構造を構成している。ここで、フローティングフィールドリングまたはフィールドリミッティングリングとは、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度（主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度である）を有し、リング状にセル領域を1重又は多重に取り巻く不純物領域または不純物領域群を言う。
また、これらのフローティングフィールドリングには、フィールドプレート（Ｆｉｅｌｄ Ｐｌａｔｅ）が設けられることがある。このフィールドプレートとは、フローティングフィールドリングに接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方に延在し、リング状にセル領域を取り巻く部分を言う。
セル領域を構成する周期要素としての線状単位セル領域は、例えば図５の例等では、線状アクティブセル領域を中心に両側に半幅の線状インアクティブセル領域を配置したものをセットとして扱うのが合理的であるが、具体的に個別に線状インアクティブセル領域を説明する場合には、両側に分離しているため不便であるので、その場合には、具体的な一体の部分を線状インアクティブセル領域という。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、ＩＥ型トレンチゲートＩＧＢＴについて開示した先行特許出願としては、たとえば日本特願第２０１１−１０９３４１号（日本出願日２０１１年５月１６日）がある。
１．本願の主要な実施の形態のアウトラインの説明（主に図１から図３）
このセクションでは、具体的な例を示して、先の定義等を補足するとともに、本願の代表的具体例に関して、その概要を説明するとともに、全体の予備的な説明を行う。
なお、ここでは、非対称型デバイス（Ａｓｙｍｍｅｔｒｉｃ ｄｅｖｉｃｅ）を例に取り具体的に説明するが、対称型デバイス（Ｓｙｍｍｅｔｒｉｃ ｄｅｖｉｃｅ）にも、ほぼそのまま適用できることは言うまでもない。
図１は本願の一実施の形態のアウトラインを説明するためのＩＥ型トレンチゲートＩＧＢＴデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。図２は図１のセル領域端部切り出し領域Ｒ１のＸ−Ｘ’断面に対応するデバイス模式断面図である。図３は本願の前記一実施の形態に関する図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。これらに基づいて、本願の主要な実施の形態のアウトラインを説明する。
（１）セル領域およびその周辺の平面構造の説明（主に図１）：
まず、本願の主な対象であるＩＥ型トレンチゲートＩＧＢＴのデバイスチップ２の内部領域（終端構造の最外部であるガードリング等の内側の部分、すなわち、チップ２の主要部）の上面図を図１に示す。図１に示すように、チップ２（半導体基板）の内部領域の主要部は、セル形成領域１０によって占有されている。セル形成領域１０の外周部には、これを取り巻くように、環状を呈し、Ｐ型のセル周辺接合領域３５が設けられている。このセル周辺接合領域３５の外側には、間隔を置いて、単数又は複数の環状を呈し、Ｐ型のフローティングフィールドリング３６（すなわちフィールドリミッティングリング）が設けられており、セル周辺接合領域３５、フィールドプレート４（図４参照）、ガードリング３（図４参照）等とともに、セル形成領域１０に対する終端構造を構成している。
セル形成領域１０には、この例では、多数の線状単位セル領域４０が敷き詰められており、これらの端部領域には、一対又はそれ以上（片方についていえば、１列又は数列程度）のダミーセル領域３４（線状ダミーセル領域）が配置されている。
（２）狭アクティブセル型単位セルおよび交互配列方式の説明（主に図２）：
次に、図１のセル領域端部切り出し領域Ｒ１のＸ−Ｘ’断面を図２に示す。図２に示すように、チップ２の裏面１ｂ（半導体基板の裏側主面または第２の主面）の半導体領域（この例では、シリコン単結晶領域）には、Ｐ＋型コレクタ領域１８が設けられており、その表面にはメタルコレクタ電極１７が設けられている。半導体基板２の主要部を構成するＮ−型ドリフト領域２０（第１導電型のドリフト領域）とＰ＋型コレクタ領域１８との間には、Ｎ型フィールドストップ領域１９が設けられている。
一方、Ｎ−型ドリフト領域２０の表面側１ａ（半導体基板の表側主面または第１の主面）の半導体領域には、多数のトレンチ２１が設けられており、その中には、ゲート絶縁膜２２を介して、トレンチゲート電極１４が埋め込まれている。これらのトレンチゲート電極１４は、その機能に従って、メタルゲート電極５（具体的には、メタルゲート配線７）またはエミッタ電極８に接続されている。
また、これらのトレンチ２１は、各領域を区画する働きをしており、たとえば、ダミーセル領域３４は、一対のトレンチ２１によって両側から区画されており、その内の一つのトレンチ２１によって、セル形成領域１０とセル周辺接合領域３５が区画されている。このセル周辺接合領域３５は、Ｐ＋型ボディコンタクト領域２５ｐを介して、メタルエミッタ電極８と接続されている。なお、本願に於いては、特に断らない限り、トレンチのどの部分のゲート絶縁膜２２の厚さもほぼ同じとしている（しかし、必要により、ある部分の厚さを他の部分と比較して、異ならせることを排除するものではない）。このように、セル周辺接合領域３５およびダミーセル領域３４に於いて、エミッタコンタクトを取ることによって、ダミーセル領域３４等の幅がプロセス的に変化した場合に於いても、耐圧の低下を防止することができる。
セル周辺接合領域３５の外側のＮ−型ドリフト領域２０の表面側１ａの半導体領域には、Ｐ型のフローティングフィールドリング３６が設けられており、この表面１ａ上には、フィールドプレート４が設けられ、Ｐ＋型ボディコンタクト領域２５ｒを介して、フローティングフィールドリング３６に接続されている。
次に、セル形成領域１０を更に説明する。ダミーセル領域３４は、Ｎ＋型エミッタ領域１２を有さない以外は、構造およびサイズとも、基本的に線状アクティブセル領域４０ａと同じであり、Ｐ型ボディ領域１５の表面に設けられたＰ＋型ボディコンタクト領域２５ｄは、メタルエミッタ電極８と接続されている。
セル形成領域１０の内部領域の大部分は、基本的に、線状単位セル領域４０を単位格子とする並進対象の繰り返し構造（なお、厳密な意味での対象性を要求するものではない。以下同じ）をしている。単位格子としての線状単位セル領域４０は、線状インアクティブセル領域４０ｉ、その一方の側の線状アクティブセル領域４０ａ、その他方の側の線状ホールコレクタセル領域４０ｃ、および、これらの両側の半幅の線状インアクティブセル領域４０ｉから構成されている。しかし、具体的には、全幅の線状インアクティブセル領域４０ｉの間に、交互に、線状アクティブセル領域４０ａおよび線状ホールコレクタセル領域４０ｃが配置されていると見ることができる（図６参照）。また、第１線状単位セル領域４０ｆと第２線状単位セル領域４０ｓが交互に配列されていると見ることもできる。
線状アクティブセル領域４０ａの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、Ｐ型ボディ領域１５（第２導電型のボディ領域）が設けられており、その表面には、Ｎ＋型エミッタ領域１２（第１導電型のエミッタ領域）およびＰ＋型ボディコンタクト領域２５が設けられている。このＰ＋型ボディコンタクト領域２５は、メタルエミッタ電極８と接続されている。線状アクティブセル領域４０ａにおいては、このＰ型ボディ領域１５の下部のＮ−型ドリフト領域２０に、Ｎ型ホールバリア領域２４が設けられている。なお、線状アクティブセル領域４０ａの両側のトレンチゲート電極１４は、メタルゲート電極５に電気的に接続されている。
これに対して、線状ホールコレクタセル領域４０ｃの構造は、この例では、Ｎ＋型エミッタ領域１２がない点と、両側のトレンチゲート電極１４がエミッタ電極８に接続されている点が異なるのみで、その他の点は、寸法等を含めて、線状アクティブセル領域４０ａと同じである。
一方、線状インアクティブセル領域４０ｉの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、同様に、Ｐ型ボディ領域１５が設けられており、その下部のＮ−型ドリフト領域２０には、両側のトレンチ２１の下端部をカバーし、それよりも深いＰ型フローティング領域１６（第２導電型のフローティング領域）が設けられている。このようなＰ型フローティング領域１６を設けることによって、耐圧の急激な低下を招くことなく、線状インアクティブセル領域の幅Ｗｉを広くすることができる。これによって、ホール蓄積効果を有効に増強することが可能となる。なお、ＩＥ型トレンチゲートＩＧＢＴにおいては、エミッタ電極８からＰ型フローティング領域１６へのコンタクトは形成されておらず、Ｐ型フローティング領域１６からエミッタ電極８への直接的なホール排出経路を遮断することによって、線状アクティブセル領域４０ａの下部のＮ−型ドリフト領域２０（Ｎベース領域）のホール濃度を増加させ、その結果、ＩＧＢＴ内のＭＯＳＦＥＴからＮベース領域へ注入される電子濃度を向上させることによって、オン抵抗を下げようとするものである。
この例では、線状アクティブセル領域４０ａの幅Ｗａおよび線状ホールコレクタセル領域４０ｃの幅Ｗｃは、線状インアクティブセル領域４０ｉの幅Ｗｉよりも狭くされており、本願では、これを「狭アクティブセル型単位セル」と呼ぶ。以下では、主に、この狭アクティブセル型単位セルを有するデバイスについて、具体的に説明するが、本願の発明は、それに限定されるものではなく、「非狭アクティブセル型単位セル」を有するデバイスにも適用できることは言うまでもない。
図２の例では、線状アクティブセル領域４０ａ（または線状ホールコレクタセル領域４０ｃ）と線状インアクティブセル領域４０ｉを交互に配列して、線状単位セル領域４０を構成しているが、この構成を、本願においては、「交互配列方式」と呼ぶ。以下では、特に断らない限り、交互配列方式を前提に説明するが、「非交互配列方式」でもよいことはいうまでもない。
図２では、本願の図６等の実施の形態のアウトライン（主要部および周辺部）を説明したが、以下の説明では、これらをセル部（断面、平面構造）、セル周辺部等の構成要素に分けて説明するが、これらは、各種の変形例に対しても、そのアウトラインを与えることは言うまでもない。
（３）アクティブセル２次元間引き構造の説明（主に図３）
図１の線状単位セル領域主要部およびその周辺切り出し領域Ｒ５の詳細平面構造の一例を図５に示す。図３に示すように、線状アクティブセル領域４０ａの長さ方向に、たとえば、一定間隔で一定の長さのアクティブセクション４０ａａが設けられており、その間が、Ｎ＋型エミッタ領域１２が設けられていないインアクティブセクション４０ａｉとなっている。すなわち、線状アクティブセル領域４０ａの長さ方向の一部分が局所分散的にアクティブセクション４０ａａとなっている。なお、ここで、一定間隔で一定の長さで分布していることは、周期的であることを意味するが、実質的に周期的であることは、局所分散的分布に対応するが、局所分散的であることは、それよりも広く、必ずしも周期的又は準周期的であることを意味しない。
このように、セルの長手方向で、実際にＦＥＴ動作する部分を制限することは、飽和特性を制御する上で有効である。しかし、このことは、セクション８で説明するように、必須ではない。
２．本願の一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造の説明（主に図４から図８）
このセクションでは、セクション１の説明を踏まえて、前記一実施の形態に関する具体的チップ上面レイアウトおよび単位セル構造（ホールコレクタセルを有するアクティブセル２次元間引き構造）の一例（セクション１の図１、図２および図３に対応）を説明する。このセクションで説明するセル構造は、交互配列方式の狭アクティブセル型単位セルである。
なお、通常、耐圧６００ボルトのＩＧＢＴ素子２を例にとると、チップサイズは、３から６ミリメートル角が平均的である。ここでは、説明の都合上、縦４ミリメートル、横５．２ミリメートルのチップを例にとり説明する。ここでは、デバイスの耐圧をたとえば、６００ボルト程度として説明する。
図４は本願の前記一実施の形態のＩＥ型トレンチゲートＩＧＢＴデバイスチップの全体上面図（図１にほぼ対応するが、より具体的な形状に近い）である。図５は図４のセル領域上端部切り出し領域Ｒ４の拡大平面図である。図６は図５のＡ−Ａ’断面に対応するデバイス断面図である。図７は図５のＢ−Ｂ’断面に対応するデバイス断面図である。図８は図５のＣ−Ｃ’断面に対応するデバイス断面図である。これらに基づいて、本願の一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明する。
図４に示すように、ＩＧＢＴデバイスチップ２の上面１ａの外周部には、たとえば、アルミニウム系配線層等から構成された環状のガードリング３が設けられており、その内側には、環状のフローティングフィールドリング等と接続された数本（単数又は複数）の環状のフィールドプレート４（たとえば、先と同じアルミニウム系配線層等から構成されている）が設けられている。フィールドプレート４（フローティングフィールドリング３６）の内側であって、チップ２の上面１ａの内部領域の主要部には、セル形成領域１０が設けられており、セル形成領域１０上は、その外部近傍まで、たとえば、先と同じアルミニウム系配線層等から構成されたメタルエミッタ電極８に覆われている。メタルエミッタ電極８の中央部は、ボンディングワイヤ等を接続するためのメタルエミッタパッド９となっており、メタルエミッタ電極８とフィールドプレート４の間には、たとえば、先と同じアルミニウム系配線層等から構成されたメタルゲート配線７が配置されている。このメタルゲート配線７は、たとえば、先と同じアルミニウム系配線層等から構成されたメタルゲート電極５に接続されており、メタルゲート電極５の中心部は、ボンディングワイヤ等を接続するためのゲートパッド６となっている。
次に、図４のセル領域上端部切り出し領域Ｒ４の拡大平面図を図５に示す。図５に示すように、セル形成領域１０には、横方向に線状単位セル領域４０が周期的に配列されており、各線状単位セル領域４０は、第１線状単位セル領域４０ｆと第２線状単位セル領域４０ｓから構成されており、この例では、第１線状単位セル領域４０ｆの幅Ｗｆと第２線状単位セル領域４０ｓの幅Ｗｓは、ほぼ同じである。
各第１線状単位セル領域４０ｆは、中央の線状アクティブセル領域４０ａとこれを囲む一対の半幅の線状インアクティブセル領域４０ｉから構成されている。線状アクティブセル領域４０ａと線状インアクティブセル領域４０ｉの間には、ゲート電極に電気的に接続された第１の線状トレンチゲート電極１４ｑ（１４）および第２の線状トレンチゲート電極１４ｒ（１４）がある。
一方、各第２線状単位セル領域４０ｓは、中央の線状ホールコレクタセル領域４０ｃとこれを囲む一対の半幅の線状インアクティブセル領域４０ｉから構成されている。線状ホールコレクタセル領域４０ｃと線状インアクティブセル領域４０ｉの間には、エミッタ電極に電気的に接続された第３の線状トレンチゲート電極１４ｓ（１４）および第４の線状トレンチゲート電極１４ｔ（１４）がある。
線状アクティブセル領域４０ａおよび線状ホールコレクタセル領域４０ｃには、それぞれ、その長手方向に沿って、その中央部にコンタクト溝１１が設けられており、その下部の半導体基板表面領域には、Ｐ＋型ボディコンタクト領域２５が設けられている。
線状アクティブセル領域４０ａに於いては、その長手方向に周期的に、Ｎ＋型エミッタ領域１２が形成された領域、すなわち、アクティブセクション４０ａａと、Ｎ＋型不純物が導入されていない領域１２ｉ（Ｎ＋型エミッタ領域１２が形成されていない領域、すなわちＰ型ボディ領域１５）すなわち、インアクティブセクション４０ａｉが、交互に設けられている。
線状ホールコレクタセル領域４０ｃに於いては、その長手方向に周期的に、第３の線状トレンチゲート電極１４ｓ（１４）および第４の線状トレンチゲート電極１４ｔ（１４）を相互に接続する連結トレンチゲート電極（エミッタ接続部）１４ｃが設けられており、コンタクト溝１１（Ｐ＋型ボディコンタクト領域２５）との交差部によって、相互に接続されている。すなわち、エミッタ接続部１４ｃとコンタクト溝１１は、平面的にほぼ直交している。この連結トレンチゲート電極（エミッタ接続部）１４ｃとＰ＋型ボディコンタクト領域２５（またはメタルエミッタ電極８）との相互接続によって、第３の線状トレンチゲート電極１４ｓ（１４）および第４の線状トレンチゲート電極１４ｔ（１４）が、メタルエミッタ電極８に、電気的に接続されている。なお、この例では、線状ホールコレクタセル領域４０ｃの幅と線状アクティブセル領域４０ａの幅は、ほぼ等しいが、このことは、後に例示するように、必須ではない。しかし、ほぼ等しくすることによって、ホール分布が均一になるメリットがある。
線状インアクティブセル領域４０ｉにおける半導体基板の表面領域には、Ｐ型フローティング領域１６が設けられている。この例では、Ｐ型フローティング領域１６の深さは、両端のトレンチの下端よりも深く、同下端部をカバーする構造となっている。このような構造は必須ではないが、このようにすることによって、線状インアクティブセル領域４０ｉの幅を線状アクティブセル領域４０ａの幅よりも大きくしても耐圧を維持することが容易になるメリットがある。なお、この例では、線状アクティブセル領域４０ａの幅を線状インアクティブセル領域４０ｉの幅よりも狭くしているが、このことは必須ではないが、そのようにすることによって、ＩＥ効果を高めることができる。
セル形成領域１０の周辺外部には、たとえば、これを取り巻くように、Ｐ型フローティング領域１６が設けられている部分（たとえばセル周辺接合領域３５）があり、このＰ型フローティング領域１６は、Ｐ＋型ボディコンタクト領域２５ｐ（コンタクト溝１１）によって、メタルエミッタ電極８に電気的に接続されている。
このセル周辺接合領域３５には、たとえば、メタルゲート配線７が配置されており、このメタルゲート配線７に向けては、セル形成領域１０内から、第１の線状トレンチゲート電極１４ｑ（１４）および第２の線状トレンチゲート電極１４ｒ（１４）が延在しており（すなわち、ゲート引き出し部１４ｗ）、端部連結トレンチゲート電極１４ｚの部分に於いて、メタルゲート配線−トレンチゲート電極接続部１３を介して、メタルゲート配線７と接続されている。なお、線状インアクティブセル領域４０ｉとセル形成領域１０の周辺外部との間は、端部トレンチゲート電極１４ｐによって区画されている。
次に、図５のＡ−Ａ’断面を図６に示す。図６に示すように、半導体基板１ｓの主要部は、Ｎ−型ドリフト領域２０が占めており、半導体チップ２における半導体基板１ｓの裏面１ｂ側には、Ｎ−型ドリフト領域２０に近い側から、Ｎ型フィールドストップ領域１９、Ｐ＋型コレクタ領域１８およびメタルコレクタ電極１７が設けられている。
一方、半導体基板１ｓの表面１ａ側の半導体表面領域には、そのほぼ全面（セル形成領域１０のほぼ全面）に、Ｐ型ボディ領域１５（第２導電型のボディ領域）が設けられている。
線状アクティブセル領域４０ａと線状インアクティブセル領域４０ｉの境界部における半導体基板１ｓの表面１ａ側の半導体表面領域には、第１のトレンチ２１ｑ（２１）および第２のトレンチ２１ｒ（２１）が設けられており、それぞれの内部には、ゲート絶縁膜２２を介して、第１の線状トレンチゲート電極１４ｑおよび第２の線状トレンチゲート電極１４ｒが設けられている。
一方、線状ホールコレクタセル領域４０ｃと線状インアクティブセル領域４０ｉの境界部における半導体基板１ｓの表面１ａ側の半導体表面領域には、第３のトレンチ２１ｓおよび第４のトレンチ２１ｔが設けられており、それぞれの内部には、ゲート絶縁膜２２を介して、第３の線状トレンチゲート電極１４ｓおよび第４の線状トレンチゲート電極１４ｔが設けられている。
線状アクティブセル領域４０ａにおいて、半導体基板１ｓの表面１ａ側の半導体表面領域には、Ｎ＋型エミッタ領域１２が設けられており、コンタクト溝１１の下端には、Ｐ＋型ボディコンタクト領域２５が設けられている。このＰ＋型ボディコンタクト領域２５の下部には、Ｐ＋型ラッチアップ防止領域２３が設けられており、Ｐ型ボディ領域１５（第２導電型のボディ領域）およびＰ＋型ラッチアップ防止領域２３の下部には、Ｎ型ホールバリア領域２４が設けられている。なお、線状ホールコレクタセル領域４０ｃにおける不純物ドープ構造は、この例では、Ｎ＋型エミッタ領域１２が設けられていない以外、線状アクティブセル領域４０ａと同じである。
線状インアクティブセル領域４０ｉにおいて、半導体基板１ｓの表面１ａ側の半導体表面領域には、Ｐ型ボディ領域１５の下部に、たとえば、トレンチ２１（２１ｑ、２１ｒ、２１ｓ、２１ｔ）よりも深いＰ型フローティング領域１６が設けられている。
ここに示したように、この例では、線状ホールコレクタセル領域４０ｃにも、線状アクティブセル領域４０ａと同様に、Ｎ型ホールバリア領域２４、Ｐ＋型ラッチアップ防止領域２３等を設けているが、これらは必須ではない。しかし、これらを設けることによって、全体としてのホールの流れのバランスを保つことができる。
半導体基板１ｓの表面１ａ上のほぼ全面には、たとえば、酸化シリコン系絶縁膜等の層間絶縁膜２６が形成されており、この層間絶縁膜２６には、たとえばアルミニウム系メタル膜を主要な構成要素とするメタルエミッタ電極８が設けられており、コンタクト溝１１（またはコンタクトホール）を介して、Ｎ＋型エミッタ領域１２およびＰ＋型ボディコンタクト領域２５と接続されている。
メタルエミッタ電極８上には、更に、たとえば、ポリイミド系有機絶縁膜等のファイナルパッシベーション膜３９が形成されている。
次に、図５のＢ−Ｂ’断面を図７に示す。図７に示すように、この断面に於いては、線状アクティブセル領域４０ａにおいても、Ｎ＋型エミッタ領域１２が設けられていないので、図面上、線状アクティブセル領域４０ａと線状ホールコレクタセル領域４０ｃは、同一となる。その他の部分の構造は、図６で説明したところと同じである。もちろん、図６と同様に、第１の線状トレンチゲート電極１４ｑおよび第２の線状トレンチゲート電極１４ｒは、メタルゲート電極５に電気的に接続されており、第３の線状トレンチゲート電極１４ｓおよび第４の線状トレンチゲート電極１４ｔは、メタルエミッタ電極８に電気的に接続されているという点は相違している。
次に、図５のＣ−Ｃ’断面を図８に示す。図８に示すように、線状ホールコレクタセル領域４０ｃ以外の構造は、図７について説明したところと同じであるが、線状ホールコレクタセル領域４０ｃの部分については、ほぼ連結トレンチゲート電極１４ｃ（エミッタ接続部）のみが占有する構造となっている。
ここで、デバイス構造をより具体的に例示するために、デバイス各部（図４から図８参照）の主要寸法の一例を示す。すなわち、線状アクティブセル領域の幅Ｗａは、１．３マイクロメートル程度、線状インアクティブセル領域の幅Ｗｉは、３．３マイクロメートル程度（線状アクティブセル領域の幅Ｗａは、線状インアクティブセル領域の幅Ｗｉよりも狭いことが望ましく、Ｗｉ/Ｗａの値は、たとえば２から３の範囲が特に好適である）、コンタクト幅は、０．３マイクロメートル程度、トレンチ幅は、０．７マイクロメートル程度（０．８マイクロメートル以下が特に好適である）、トレンチ深さは、３マイクロメートル程度、Ｎ＋型エミッタ領域１２の深さは、２５０ｎｍ程度、Ｐ型ボディ領域１５（チャネル領域）の深さは、０．８マイクロメートル程度、Ｐ＋型ラッチアップ防止領域２３の深さは、１．４マイクロメートル程度、Ｐ型フローティング領域１６の深さは、４．５マイクロメートル程度、Ｎ型フィールドストップ領域１９の厚さは、１．５マイクロメートル程度、Ｐ＋型コレクタ領域の厚さは、０．５マイクロメートル程度、半導体基板２の厚さは、７０マイクロメートル程度（ここでは、耐圧６００ボルト程度の例を示す）である。なお、半導体基板２の厚さは求められる耐圧に強く依存する。従って、耐圧１２００ボルトでは、たとえば１２０マイクロメートル程度であり、耐圧４００ボルトでは、たとえば４０マイクロメートル程度である。
なお、以下の例、および、セクション１の例に於いても、対応する部分の寸法は、ここに示したものとほぼ同じであるので、説明は繰り返さない。
３．本願の実施の形態１のデバイス構造に対応する製造方法の説明（主に図９から図２６）
このセクションでは、セクション２で説明したデバイス構造に対する製造方法の一例を示す。以下では、セル形成領域１０を中心に説明するが、周辺部等については、必要に応じて図１、図２、図４等を参照する。
また、以下では、線状アクティブセル領域４０ａとその周辺の線状インアクティブセル領域４０ｉについて具体的に説明するが、線状ホールコレクタセル領域４０ｃその他（変形例を含む）についてはＮ＋型エミッタ領域１２を形成しない点を除き、特に変わるところがないので、個々に関する説明を省略する。
図９は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（ホールバリア領域導入工程）におけるデバイス断面図である。図１０は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（Ｐ型フローティング領域導入工程）におけるデバイス断面図である。図１１は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（トレンチ加工用ハードマスク成膜工程）におけるデバイス断面図である。図１２は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（トレンチハードマスク加工工程）におけるデバイス断面図である。図１３は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（トレンチハードマスク加工用レジスト除去工程）におけるデバイス断面図である。図１４は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（トレンチ加工工程）におけるデバイス断面図である。図１５は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（トレンチ加工用ハードマスク除去工程）におけるデバイス断面図である。図１６は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（引き伸ばし拡散およびゲート酸化工程）におけるデバイス断面図である。図１７は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（ゲートポリシリコン成膜工程）におけるデバイス断面図である。図１８は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（ゲートポリシリコンエッチバック工程）におけるデバイス断面図である。図１９は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（ゲート酸化膜エッチバック工程）におけるデバイス断面図である。図２０は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（Ｐ型ボディ領域およびＮ＋型エミッタ領域導入工程）におけるデバイス断面図である。図２１は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（層間絶縁膜成膜工程）におけるデバイス断面図である。図２２は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（コンタクトホール形成工程）におけるデバイス断面図である。図２３は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（基板エッチング工程）におけるデバイス断面図である。図２４は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（Ｐ＋型ボディコンタクト領域およびＰ＋型ラッチアップ防止領域導入工程）におけるデバイス断面図である。図２５は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（表面メタル成膜＆ファイナルパッシベーション膜形成工程）におけるデバイス断面図である。図２６は本願の実施の形態１のデバイス構造に対応する製造方法を説明するための図６の第１線状単位セル領域に対応する製造工程中（裏面研削および裏面不純物導入工程）におけるデバイス断面図である。これらに基づいて、本願の実施の形態１のデバイス構造に対応する製造方法を説明する。
まず、Ｎ−型シリコン単結晶（たとえばリン濃度２ｘ１０１４/ｃｍ３程度）の２００φウエハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法によるウエハが最も好適であるが、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハでもよい。
次に、図９に示すように、半導体ウエハ１の表面１ａ（第１の主面）上のほぼ全面に、Ｎ型ホールバリア領域導入用レジスト膜３１を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたＮ型ホールバリア領域導入用レジスト膜３１をマスクとして、たとえば、イオン注入により、半導体ウエハ１の表面１ａ（第１の主面）側の半導体基板１ｓ（Ｎ−型単結晶シリコン基板）内に、Ｎ型不純物を導入することにより、Ｎ型ホールバリア領域２４を形成する。このときのイオン注入条件としては、たとえば、イオン種：リン、ドーズ量：６ｘ１０１２/ｃｍ２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜３１を除去する。
次に、図１０に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、Ｐ型フローティング領域導入用レジスト膜３７を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたＰ型フローティング領域導入用レジスト膜３７をマスクとして、たとえば、イオン注入により、半導体ウエハ１の表面１ａ（第１の主面）側の半導体基板１ｓ内に、Ｐ型不純物を導入することにより、Ｐ型フローティング領域１６を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：３．５ｘ１０１３/ｃｍ２程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜３７を除去する。なお、Ｐ型フローティング領域１６の導入の際に、図２のセル周辺接合領域３５、フローティングフィールドリング３６も同時に導入する。
次に、図１１に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、酸化シリコン系絶縁膜等のトレンチ形成用ハードマスク膜３２（例えば、厚さ４５０ｎｍ程度）を成膜する。
次に、図１２に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、トレンチハードマスク膜加工用レジスト膜３３を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたトレンチハードマスク膜加工用レジスト膜３３をマスクとして、たとえば、ドライエッチングにより、トレンチ形成用ハードマスク膜３２をパターニングする。
その後、図１３に示すように、アッシング等により、不要になったレジスト膜３３を除去する。
次に、図１４に示すように、パターニングされたトレンチ形成用ハードマスク膜３２を用いて、たとえば、異方性ドライエッチングにより、トレンチ２１を形成する。この異方性ドライエッチングのガス系としては、たとえば、Ｃｌ２/Ｏ２系ガスを好適なものとして例示することができる。
その後、図１５に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、不要になったトレンチ形成用ハードマスク膜３２を除去する。
次に、図１６に示すように、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４に対する引き延ばし拡散（たとえば、摂氏１２００度、３０分程度）を実行する。続いて、たとえば、熱酸化等により、半導体ウエハ１の表面１ａ上およびトレンチ２１の内面のほぼ全面に、ゲート絶縁膜２２（例えば、厚さ１２０ｎｍ程度）を形成する。
次に、図１７に示すように、トレンチ２１を埋め込むように、ゲート絶縁膜２２上の半導体ウエハ１の表面１ａ上およびトレンチ２１の内面のほぼ全面に、たとえばＣＶＤ等により、燐がドープされたドープトポリシリコン（Ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜２７を成膜する（例えば、厚さ６００ｎｍ程度）。
次に、図１８に示すように、たとえば、ドライエチング等（たとえば、ガス系はＳＦ６等）により、ポリシリコン膜２７をエッチバックすることにより、トレンチ２１内にトレンチゲート電極１４を形成する。
次に、図１９に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、トレンチ２１外のゲート絶縁膜２２を除去する。
次に、図２０に示すように、たとえば、熱酸化またはＣＶＤにより、半導体ウエハ１の表面１ａ上のほぼ全面に、後続のイオン注入用の比較的薄い酸化シリコン膜（たとえば、ゲート絶縁膜と同程度）を形成する。続いて、半導体ウエハ１の表面１ａ上に通常のリソグラフィにより、Ｐ型ボディ領域導入用レジスト膜を形成する。このＰ型ボディ領域導入用レジスト膜をマスクとして、例えば、イオン注入により、セル形成領域１０のほぼ全面およびその他必要な部分に、Ｐ型不純物を導入することにより、Ｐ型ボディ領域１５を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：３ｘ１０１３/ｃｍ２程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＰ型ボディ領域導入用レジスト膜を除去する。
更に、半導体ウエハ１の表面１ａ上に通常のリソグラフィにより、Ｎ＋型エミッタ領域導入用レジスト膜を形成する。このＮ＋型エミッタ領域導入用レジスト膜をマスクとして、例えば、イオン注入により、線状アクティブセル領域４０ａのＰ型ボディ領域１５の上部表面のほぼ全面に、Ｎ型不純物を導入することにより、Ｎ＋型エミッタ領域１２を形成する。このときのイオン注入条件としては、たとえば、イオン種：砒素、ドーズ量：５ｘ１０１５/ｃｍ２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＮ＋型エミッタ領域導入用レジスト膜を除去する。
次に、図２１に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤ等により、層間絶縁膜２６として、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を成膜する（厚さは、たとえば、６００ｎｍ程度）。この層間絶縁膜２６の材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜または、これらの複合膜等を好適なものとして例示することができる。
次に、図２２に示すように、層間絶縁膜２６上の半導体ウエハ１の表面１ａ上に、通常のリソグラフィにより、コンタクト溝形成用レジスト膜２８を形成する。続いて、たとえば、異方性ドライエッチング等（ガス系は、たとえば、Ａｒ/ＣＨＦ３/ＣＦ４等）により、コンタクト溝１１（またはコンタクトホール）を形成する。
その後、図２３に示すように、アッシング等により、不要になったレジスト膜２８を除去する。続いて、たとえば、異方性ドライエッチングにより、コンタクト溝１１（またはコンタクトホール）を半導体基板内に延長する。このときのガス系としては、たとえば、Ｃｌ２/Ｏ２系ガスを好適なものとして例示することができる。
次に、図２４に示すように、たとえば、コンタクト溝１１を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ボディコンタクト領域２５を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ＢＦ２、ドーズ量：５ｘ１０１５/ｃｍ２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。
同様に、たとえば、コンタクト溝１１を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ラッチアップ防止領域２３を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：５ｘ１０１５/ｃｍ２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。
次に、図２５に示すように、スパッタリング等により、たとえば、アルミニウム系電極膜８（メタルエミッタ電極８となる）を形成する。具体的には、たとえば、以下のような手順で実行する。まず、たとえばスパッタリング成膜より、半導体ウエハ１の表面１ａ上のほぼ全面にバリアメタル膜として、ＴｉＷ膜を（たとえば、厚さ２００ｎｍ程度）を形成する（ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない）。
続いて、たとえば、窒素雰囲気、摂氏６００度程度で、１０分程度のシリサイドアニールを実行する。続いて、バリアメタル膜上のほぼ全面に、コンタクト溝１１を埋め込むように、たとえばスパッタリング成膜より、アルミニウムを主要な成分とする（たとえば、数％シリコン添加、残りはアルミニウム）アルミニウム系メタル膜（たとえば、厚さ５マイクロメートル程度）を形成する。続いて、通常のリソグラフィによって、アルミニウム系メタル膜およびバリアメタル膜からなるメタルエミッタ電極８をパターニングする（ドライエッチングのガス系としては、たとえば、Ｃｌ２/ＢＣｌ３等）。更に、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をファイナルパッシベーション膜３９として、ウエハ１のデバイス面１ａのほぼ全面に塗布し、通常のリソグラフィによって、図６のエミッタパッド９、ゲートパッド６等を開口する。
次に、ウエハ１の裏面１ｂに対して、バックグラインディング処理（必要に応じて、裏面のダメージ除去のためのケミカルエッチング等も実施）を施すことによって、たとえば、もともとの８００マイクロメータ程度（好適な範囲としては、１０００から４５０マイクロメータ程度）のウエハ厚を必要に応じて、たとえば２００から３０マイクロメータ程度に薄膜化する。たとえば、耐圧が６００ボルト程度とすると、最終厚さは、７０マイクロメートル程度である。
次に、図２６に示すように、半導体ウエハ１の裏面１ｂのほぼ全面に、たとえば、イオン注入により、Ｎ型不純物を導入することによって、Ｎ型フィールドストップ領域１９を形成する。ここで、イオン注入条件としては、たとえば、イオン種：燐、ドーズ量：７ｘ１０１２/ｃｍ２程度、打ち込みエネルギ：３５０ＫｅＶ程度を好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、ウエハ１の裏面１ｂに対して、レーザアニール等を実施する。次に、半導体ウエハ１の裏面１ｂのほぼ全面に、たとえば、イオン注入により、Ｎ型不純物を導入することによって、Ｐ＋型コレクタ領域１８を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：１ｘ１０１３/ｃｍ２程度、打ち込みエネルギ：４０ＫｅＶ程度を好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、ウエハ１の裏面１ｂに対して、レーザアニール等を実施する。
次に、たとえば、スパッタリング成膜により、半導体ウエハ１の裏面１ｂのほぼ全面に、メタルコレクタ電極１７を形成する（具体的な詳細については、図４９およびその説明を参照）。その後、ダイシング等により、半導体ウエハ１のチップ領域に分割し、必要に応じて、パッケージに封止すると、デバイスが完成する。
４．本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのゲート電極接続構造に関する変形例の説明（主に図２７から図２９）
このセクションでは、セクション２で説明したデバイス構造のうち、線状ホールコレクタセル領域４０ｃ（例えば図５）の両側のトレンチゲート電極１４（１４ｓ、１４ｔ）をメタルエミッタ電極８に接続する連結トレンチゲート電極１４ｃ（エミッタ接続部）に関する変形例を説明する。従って、セクション１から３で説明した部分は、基本的に同一であるので、以下では原則として異なる部分のみを説明する。
図２７は本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのゲート電極接続構造に関する変形例を説明するための図５に対応する図４のセル領域上端部切り出し領域Ｒ４の拡大平面図である。図２８は図２７のＡ−Ａ’断面に対応するデバイス断面図である。図２９は図２７のＣ−Ｃ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのゲート電極接続構造に関する変形例を説明する。
図２７に示すように、この例では、図５と異なり、連結トレンチゲート電極１４ｃの部分で、メタルエミッタ電極８と接続するものではない。すなわち、第３の線状トレンチゲート電極１４ｓおよび第４の線状トレンチゲート電極１４ｔと同層のポリシリコン膜を半導体基板１ｓの表面１ａ側の半導体表面上に延長して、ゲート酸化膜２２等を介して接続用ゲート引き出しパッド１４ｘ（エミッタ接続部）を設け、この接続用ゲート引き出しパッド１４ｘとメタルエミッタ電極８とを接続している。この結果、相互接続部分のコンタクト溝１１は、平面的にエミッタ接続部１４ｘに内包されることとなる。このような構造とすることによって、接続の信頼性を更に向上させることができる。
なお、接続用ゲート引き出しパッド１４ｘは、線状ホールコレクタセル領域４０ｃの長手方向に、一定の間隔を置いて周期的に設けられている。
従って、図２７のＡ−Ａ’断面は、図２８に示すとおり、図６と全く同じとなる。一方、図２７のＣ−Ｃ’断面は、図２９に示すように、図８と若干異なるものとなる。すなわち、図２９に示すように、線状ホールコレクタセル領域４０ｃに対応する部分以外は、図６とほぼ同一であるが、線状ホールコレクタセル領域４０ｃに対応する部分は、かなり異なったものとなっている。すなわち、Ｐ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３がなく、コンタクト溝１１はあるものの、接続用ゲート引き出しパッド１４（エミッタ接続部）には接続しているものの、この部分では半導体基板部には、接続されていない。もちろん図６同様に、Ｎ＋型エミッタ領域１２もない。
５．本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのセル構造に関する変形例の説明（主に図３０から図３２）
このセクションで説明する例は、セクション１、２および４における線状アクティブセル領域４０ａおよび線状ホールコレクタセル領域４０ｃの構造の変形例である。従って、製法も含めて、ここまでに説明したところと基本的に異なるところがないので、以下では原則として異なる部分のみを説明する。
図３０は本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのセル構造に関する変形例を説明するための図４のセル領域上端部切り出し領域Ｒ４の拡大平面図である。図３１は図３０のＡ−Ａ’断面に対応するデバイス断面図である。図３２は図３０のＣ−Ｃ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのセル構造に関する変形例を説明する。
図３０に示すように、この例における線状単位セル領域４０は、線状ハイブリッドセル領域４０ｈと、その両側の半幅の線状インアクティブセル領域４０ｉから構成されており、この例では、線状ハイブリッドセル領域４０ｈの幅Ｗｈは、線状インアクティブセル領域４０ｉの幅Ｗｉ（全幅）よりも狭い。
線状ハイブリッドセル領域４０ｈは、相互に面対象である第１の線状ハイブリッドサブセル領域４０ｈｆと第２の線状ハイブリッドサブセル領域４０ｈｓから構成されている。第１の線状ハイブリッドサブセル領域４０ｈｆは、図２７（又は図５）の線状アクティブセル領域４０ａの右ハーフセルと線状ホールコレクタセル領域４０ｃの左ハーフセルを一体化したハイブリッドセルである。一方、第２の線状ハイブリッドサブセル領域４０ｈｓは、図２７（又は図５）の線状アクティブセル領域４０ａの左ハーフセルと線状ホールコレクタセル領域４０ｃの右ハーフセルを一体化したハイブリッドセルである。すなわち、線状ハイブリッドセル領域４０ｈは、中央にメタルゲート電極５に電気的に接続された第３の線状トレンチゲート電極１４ｓが来るように、第１の線状ハイブリッドサブセル領域４０ｈｆと第２の線状ハイブリッドサブセル領域４０ｈｓを組み合わせたものということができる。従って、この例では、第１の線状ハイブリッドサブセル領域４０ｈｆの幅Ｗｈｆと第２の線状ハイブリッドサブセル領域４０ｈｓの幅Ｗｈｓは、ほぼ同一である。
また、図２７と異なり、メタルエミッタ電極８と電気的に接続されるべきトレンチゲート電極１４、すなわち第１の線状トレンチゲート電極１４ｑおよび第２の線状トレンチゲート電極１４ｒが、線状インアクティブセル領域４０ｉを挟んでその両側に分かれている。従って、相互接続は、端部トレンチゲート電極１４ｐのほか、第１の線状トレンチゲート電極１４ｑおよび第２の線状トレンチゲート電極１４ｒと同層のポリシリコン膜を図２７と同様に、半導体基板の表面１ａ上にゲート絶縁膜２２等を介して延長した接続用ゲート引き出しパッド１４ｘ（エミッタ接続部）を設けることによって実現している。これによって、第１の線状トレンチゲート電極１４ｑおよび第２の線状トレンチゲート電極１４ｒをメタルエミッタ電極８と電気的に接続するコンタクト溝１１（この場合は複数）は、図２７と同様に、エミッタ接続部１４ｘに平面的に内包されている。
次に、図３０のＡ−Ａ’断面を図３１に示す。図３１に示すように、半導体基板１ｓの主要部は、Ｎ−型ドリフト領域２０が占めており、半導体チップ２における半導体基板１ｓの裏面１ｂ側には、Ｎ−型ドリフト領域２０に近い側から、Ｎ型フィールドストップ領域１９、Ｐ＋型コレクタ領域１８およびメタルコレクタ電極１７が設けられている。
一方、半導体基板１ｓの表面１ａ側の半導体表面領域には、そのほぼ全面（セル形成領域１０のほぼ全面）に、Ｐ型ボディ領域１５（第２導電型のボディ領域）が設けられている。
線状ハイブリッドセル領域４０ｈと線状インアクティブセル領域４０ｉの境界部における半導体基板１ｓの表面１ａ側の半導体表面領域には、第１のトレンチ２１ｑ（２１）および第２のトレンチ２１ｒ（２１）が設けられており、それぞれの内部には、ゲート絶縁膜２２を介して、第１の線状トレンチゲート電極１４ｑおよび第２の線状トレンチゲート電極１４ｒが設けられている。
一方、第１の線状ハイブリッドサブセル領域４０ｈｆと第２の線状ハイブリッドサブセル領域４０ｈｓの境界部における半導体基板１ｓの表面１ａ側の半導体表面領域には、第３のトレンチ２１ｓが設けられており、その内部には、ゲート絶縁膜２２を介して、第３の線状トレンチゲート電極１４ｓが設けられている。
第１の線状ハイブリッドサブセル領域４０ｈｆおよび第２の線状ハイブリッドサブセル領域４０ｈｓにおいて、半導体基板１ｓの表面１ａ側の半導体表面領域には、第３の線状トレンチゲート電極１４ｓ側にのみＮ＋型エミッタ領域１２が設けられており、コンタクト溝１１の下端には、Ｐ＋型ボディコンタクト領域２５が設けられている。このＰ＋型ボディコンタクト領域２５の下部には、Ｐ＋型ラッチアップ防止領域２３が設けられており、Ｐ型ボディ領域１５（第２導電型のボディ領域）およびＰ＋型ラッチアップ防止領域２３の下部には、Ｎ型ホールバリア領域２４が設けられている。
線状インアクティブセル領域４０ｉにおいて、半導体基板１ｓの表面１ａ側の半導体表面領域には、Ｐ型ボディ領域１５の下部に、たとえば、トレンチ２１（２１ｑ、２１ｒ、２１ｓ、２１ｔ）よりも深いＰ型フローティング領域１６が設けられている。
半導体基板１ｓの表面１ａ上のほぼ全面には、たとえば、酸化シリコン系絶縁膜等の層間絶縁膜２６が形成されており、この層間絶縁膜２６には、たとえばアルミニウム系メタル膜を主要な構成要素とするメタルエミッタ電極８が設けられており、コンタクト溝１１（またはコンタクトホール）を介して、Ｎ＋型エミッタ領域１２およびＰ＋型ボディコンタクト領域２５と接続されている。
メタルエミッタ電極８上には、更に、たとえば、ポリイミド系有機絶縁膜等のファイナルパッシベーション膜３９が形成されている。
次に、図３０のＣ−Ｃ’断面を図３２に示す。図３２に示すように、基本的に図３１の線状インアクティブセル領域４０ｉに対応する部分と同じであるが、半導体基板１ｓの表面１ａ上に、ゲート絶縁膜２２等を介して、第１の線状トレンチゲート電極１４ｑおよび第２の線状トレンチゲート電極１４ｒと連結した接続用ゲート引き出しパッド１４ｘ（エミッタ接続部）が設けられている点が異なる。そして、接続用ゲート引き出しパッド１４ｘ（エミッタ接続部）は、図２９と同様に、コンタクト溝１１（またはコンタクトホール）を介して、メタルエミッタ電極８と接続されている。また、図２９の線状ホールコレクタセル領域４０ｃと同様の理由により、Ｐ型フローティング領域１６の上部には、Ｐ型ボディ領域１５が設けられていない。
６．本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのホールコレクタセル幅に関する変形例の説明（主に図３３から図３５）
このセクションで説明する例は、セクション２で説明した例の線状アクティブセル領域４０ａの幅Ｗａと線状ホールコレクタセル領域４０ｃの幅Ｗｃに関する変形例である。従って、その他の部分は、セクション１から４に説明したとことと変わるところがないので、以下では、原則として異なる部分のみを説明する。
図３３は本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのホールコレクタセル幅に関する変形例を説明するための図５の部分切り出し領域２（Ｒ３）の拡大平面図である。図３４は図３３のＡ−Ａ’断面に対応するデバイス断面図である。図３５は図３３のＢ−Ｂ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのホールコレクタセル幅に関する変形例を説明する。
図５の部分切り出し領域２（Ｒ３）に対応するこの変形例の部分を図３３に示す。図３３に示すように、図５と異なり、線状アクティブセル領域４０ａの幅Ｗａよりも、線状ホールコレクタセル領域４０ｃの幅Ｗｃが広くなっている。言い換えると、線状アクティブセル領域４０ａの幅Ｗａは、線状ホールコレクタセル領域４０ｃの幅Ｗｃよりも狭い。このことによって、ホールの排出がスムースになり、スイッチング特性が向上する。
次に、図３３のＡ−Ａ’断面を図３４に示す。図３４に示すように、線状ホールコレクタセル領域４０ｃの幅Ｗｃ（これに関連して線状インアクティブセル領域４０ｉの幅Ｗｉ）以外は、図６と全く同じである。
次に、図３３のＢ−Ｂ’断面を図３５に示す。図３５に示すように、線状ホールコレクタセル領域４０ｃの幅Ｗｃ（これに関連して線状インアクティブセル領域４０ｉの幅Ｗｉ）以外は、図７と全く同じである。
７．本願の前記各実施の形態におけるセル周辺構造の補足的説明（主に図３６）
このセクションでは、図５のセル形成領域１０の周辺領域の断面構造を概説する。
図３６は本願の前記各実施の形態におけるセル周辺構造の補足的説明のための図５のＨ−Ｈ’断面に対応するデバイス断面図である。これに基づいて、本願の前記各実施の形態におけるセル周辺構造の補足的説明を行う。
次に、図５のＨ−Ｈ’断面を図３６に示す（図２７および図３３についても同じ）。図３６に示すように、線状インアクティブセル領域４０ｉおよびＰ型セル周辺接合領域３５等における半導体基板２の表面１ａには、Ｐ型ボディ領域１５が設けられている。線状インアクティブセル領域４０ｉのＰ型セル周辺接合領域３５との境界近傍の端部トレンチ２１ｅ内には、ゲート電位に接続された端部トレンチゲート電極１４ｐが設けられており、端部緩衝領域の一部となっている。また、線状インアクティブセル領域４０ｉ下のＰ型ボディ領域１５の下側には、Ｐ型フローティング領域１６が設けられており、その深さは他の部分と同様に、トレンチ２１よりも深く、端部トレンチゲート電極１４ｐが収納されたトレンチ２１の下端部をカバーしている。
更に、Ｐ型セル周辺接合領域３５の部分にも、コンタクト溝１１（またはコンタクトホール）等が設けられ、周辺エミッタコンタクト部も設けられている。この周辺エミッタコンタクト部下の半導体基板２の表面領域には、Ｐ＋型ボディコンタクト領域２５ｐおよびＰ＋型ラッチアップ防止領域２３ｐが設けられており、その下部には、他の部分と同様に、Ｐ型領域１６ｐが設けられている。このＰ型領域１６ｐは、たとえばＰ型フローティング領域１６と同時に作られているが、Ｐ型フローティング領域１６と異なり、エミッタ電位に電気的に接続されている。すなわち、Ｐ型領域１６ｐは、端部トレンチ２１ｅ等によってレイアウト的にＰ型フローティング領域１６から分離されている。一方、Ｐ型領域１６ｐは、Ｐ型フローティング領域１６と同様に、その深さは、トレンチ２１（端部トレンチ２１ｅを含む）の下端より深い。また、Ｐ型領域１６ｐは、Ｐ型フローティング領域１６と同様に、Ｐ型ボディ領域１５よりも深い。
ゲート配線７の下方のＰ型領域（Ｐ型領域１６ｐまたはＰ型ボディ領域１５）には、ホールが集まりやすいため、ゲート配線７とセル形成領域１０（具体的には、線状インアクティブセル領域４０ｉ）の間にメタルエミッタ電極８とＰ型領域１６ｐ等（具体的には、Ｐ＋型ボディコンタクト領域２５ｐを介して接続）とのコンタクト部、すなわち、周辺コンタクト部４１が設けられている。これによって、ホールが排出経路を求めてセル形成領域１０へ移動することによるラッチアップ耐性の劣化が防止される。この場合、ゲート配線７と前記周辺コンタクト部４１の間には、端部トレンチ２１ｅと同等かまたはこれよりも深く、前記ゲート配線７下と前記周辺コンタクト部４１下、並びにその間の領域を平面的にゲート配線７に近い領域と端部トレンチ２１ｅに近い領域に分離するようなその他のトレンチを配置しないことが望ましい。これは、そのような他のトレンチは、ホールの流路であるＰ型領域１６ｐの厚さを制限し、ラッチアップ耐性の劣化につながるからである。具体的には、図３６（図２７および図３３についても同じ）に示すように、端部トレンチ２１ｅと相対する部分で、端部連結トレンチゲート電極１４ｚを除去している。すなわち、これを収容するトレンチを設けていない。
なお、端部トレンチ２１ｅ自体は、ホールのセル形成領域への主要な流路であるＰ型領域を分断または狭隘化するので、ラッチアップ耐性の確保に有効である。
８．本願の前記各実施の形態におけるセルの長さ方向の変形例の説明（主に図３７）
このセクションで説明するアクティブセルのレイアウトは、図３、図５、図２７、図３０、および図３３のアクティブセル又はそれに対応する部分に対する変形例である。
図３７は本願の前記各実施の形態におけるセルの長さ方向の変形例を説明するための図５の部分切り出し領域１（Ｒ２）の拡大平面図である。これに基づいて、本願の前記各実施の形態におけるセルの長さ方向の変形例を説明する。
次に、図５のセル領域内部切り出し領域１（Ｒ２）の拡大上面図を図３７に示す。図３７に示すように、セル形成領域１０は、横方向に交互に配置された線状アクティブセル領域４０ａおよび線状インアクティブセル領域４０ｉから構成されている。線状アクティブセル領域４０ａおよび線状インアクティブセル領域４０ｉの間には、トレンチゲート電極１４が配置されており、線状アクティブセル領域４０ａの中央部には、線状のコンタクト溝１１（またはコンタクトホール）が配置されている。このコンタクト溝１１の両側の線状アクティブセル領域４０ａには、線状のＮ＋型エミッタ領域１２が設けられている。一方、線状インアクティブセル領域４０ｉには、ほぼその全面にＰ型ボディ領域１５およびＰ型フローティング領域１６が上下に設けられている。
９．本願の全般に関する考察並びに各実施の形態に関する補足的説明（主に図３８）
図３８はＩＥ型トレンチゲートＩＧＢＴにおけるアクティブセル間引き率（各プロットの近くに表示した数値）、オン抵抗、およびスイッチング損失の関係を示したデータプロット図である。これに基づいて、本願の全般に関する考察並びに各実施の形態に関する補足的説明を行う。
（１）セクション２および４の例におけるアクティブセル間引き率等に関する補足的説明（図５等を参照）：
本願に於いては、アクティブセル間引き率は、セル形成領域１０の主要部におけるホール流出経路を構成する各種セル領域（ホール流出セル部）の幅で、ホール流出経路を構成しない各種セル領域（ホール非流出セル部）の幅を割ったものと定義している。従って、たとえば、図５の例では、ホール流出セル部は、線状アクティブセル領域４０ａと線状ホールコレクタセル領域４０ｃであり、ホール非流出セル部は、線状インアクティブセル領域４０ｉである。ここで、線状アクティブセル領域４０ａの幅Ｗａと線状ホールコレクタセル領域４０ｃの幅Ｗｃは、等しいので、アクティブセル間引き率＝Ｗｉ/Ｗａで与えられる。
図３８は、セクション２の例の線状ホールコレクタセル領域４０ｃを全て線状アクティブセル領域４０ａとしたデバイス構造（比較例）において、アクティブセル間引き率を０から５の間で変化させたときのオン抵抗とスイッチング損失（スイッチング特性）の変化を示す。なお、比較例においては、前記各実施の形態（各変形例を含む）と相違して、全てのトレンチゲート電極は、メタルゲート電極に電気的に接続されている。図３８からわかるように、アクティブセル間引き率が１．５から４（更に好ましくは、２から３）の範囲で良好な特性を得ることができる。すなわち、アクティブセル間引き率が１周辺から低い領域では、ＩＥ効果が弱いため、オン抵抗が高くなっている。一方、アクティブセル間引き率が５周辺から高い領域では、ＩＥ効果が強すぎて、オン抵抗があまり変わらないにもかかわらず、スイッチング損失が急速に増加している。
従って、アクティブセル間引き率としては、１．５から４（更に好ましくは、２から３）の範囲が好適な範囲と考えられる。以下、これを「標準好適範囲（標準最好適範囲）」という。しかし、このデバイス構造で、更にシュリンクを続行すると、ゲート容量の急激な増加を招き、スイッチング特性が劣化することとなる。
そこで、セクション２の例（セクション４の例も同じ）では、第１に、比較例における線状アクティブセル領域４０ａをたとえば、一つ置きに、線状ホールコレクタセル領域４０ｃ、すなわち、ＦＥＴ部分がＦＥＴとして動作しないように、Ｎ＋型エミッタ領域１２（ＦＥＴのソース）を除去した擬似的な線状アクティブセル領域で置き換えた構造とした。更に、セクション２の例（セクション４の例も同じ）では、第２に、線状ホールコレクタセル領域４０ｃの両側のトレンチゲート電極をメタルエミッタ電極に電気的に接続している。このことによって、ゲート容量の増加を回避しつつ、ＩＥ効果が十分に発揮できるようにアクティブセル間引き率を好適な範囲に維持して、デバイスを縮小することが可能となる。これは、線状ホールコレクタセル領域４０ｃは、ＩＧＢＴがオフした際のホール流出通路として作用するが、ゲート容量の増加には寄与しないからである。
図５の例で、具体的なセル主要寸法を例示するとすれば以下のごとくである。すなわち、トレンチ幅：たとえば０．７マイクロメートル程度、線状アクティブセル領域の幅Ｗａ（線状ホールコレクタセル領域の幅Ｗｃ）：たとえば１．３マイクロメートル程度、線状インアクティブセル領域の幅Ｗｉ：たとえば３．３マイクロメートル程度等である。
（２）セクション５の例におけるアクティブセル間引き率等に関する補足的説明（図３０等を参照）：
同様に、図３０の例では、ホール流出セル部は、線状ハイブリッドセル領域４０ｈであり、ホール非流出セル部は、線状インアクティブセル領域４０ｉである。従って、アクティブセル間引き率＝Ｗｉ/Ｗｈで与えられる。
この例（図３０等）では、アクティブセル間引き率を標準好適範囲（標準最好適範囲）に維持しつつ、メタルゲート電極に電気的に接続されるトレンチゲート電極を更に減少させて、スイッチング特性の向上を図るために、図５の線状アクティブセル領域４０ａと線状ホールコレクタセル領域４０ｃを組み合わせて、線状ハイブリッドセル領域４０ｈを構成している。この線状ハイブリッドセル領域４０ｈにおいては、３本のトレンチゲート電極のうち、中央の１本だけがゲート接続となっているため、図５の例よりも、更にゲート容量が小さくなっている。なお、他の両端の２本は、エミッタ接続である。
図３０の例で、具体的なセル主要寸法を例示するとすれば以下のごとくである。すなわち、トレンチ幅：たとえば０．７マイクロメートル程度、線状ハイブリッドセル領域の幅Ｗｈ：たとえば２．６マイクロメートル程度、線状インアクティブセル領域の幅Ｗｉ：たとえば６．５マイクロメートル程度等である。
（３）セクション６の例におけるアクティブセル間引き率等に関する補足的説明（図３３等を参照）：
図３３の例では、ホール流出セル部は、線状アクティブセル領域４０ａと線状ホールコレクタセル領域４０ｃであり、ホール非流出セル部は、線状インアクティブセル領域４０ｉである。ここで、線状アクティブセル領域４０ａの幅Ｗａと線状ホールコレクタセル領域４０ｃの幅Ｗｃは、異なるので、アクティブセル間引き率＝２Ｗｉ/（Ｗａ＋Ｗｃ）で与えられる。
図５の構造で、更にゲート容量を減少させようとして、単純にアクティブセル間引き率を標準好適範囲（標準最好適範囲）、たとえば、５とすると、図３８からスイッチング損失の急速な劣化が予想される。
図３３等の例では、線状ホールコレクタセル領域４０ｃの幅Ｗｃを線状アクティブセル領域４０ａの幅Ｗａよりも広くする（ここでは、たとえば、１．５倍から２倍程度）ことによって、過剰なＩＥ効果を抑制するものである。
図３３の例で、具体的なセル主要寸法を例示するとすれば以下のごとくである。すなわち、トレンチ幅：たとえば０．７マイクロメートル程度、線状アクティブセル領域の幅Ｗａ：たとえば１．３マイクロメートル程度、線状ホールコレクタセル領域の幅Ｗｃ：たとえば２．２マイクロメートル程度、線状インアクティブセル領域の幅Ｗｉ：たとえば８．８マイクロメートル程度等である。
１０．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記各実施の形態では、ゲートポリシリコン部材として、ドープトポリシリコン（Ｄｏｐｅｄ Ｐｏｌｙ−ｓｉｌｉｃｏｎ）等を用いた例を具体的に説明したが、本願発明はそれに限定されるものではなく、ノンドープポリシリコン（Ｎｏｎｄｏｐｅｄ Ｐｏｌｙ−ｓｉｌｉｃｏｎ）膜を適用して、成膜後にイオン注入等により、必要な不純物を添加するようにしてもよい。
更に、前記実施の形態では、非エピタキシャルウエハを使用して、バックグラインディング後に、裏面から高濃度不純物層を形成する例を説明したが、本願の発明はそれに限定されるものではなく、エピタキシャルウエハを使用して製造するものにも適用できることは言うまでもない。
１ 半導体ウエハ
１ａ ウエハ又はチップの表面（第１の主面）
１ｂ ウエハ又はチップの裏面（第２の主面）
１ｓ Ｎ−型単結晶シリコン基板（半導体基板）
２ 半導体チップ（半導体基板）
３ ガードリング
４ フィールドプレート
５ メタルゲート電極
６ ゲートパッド
７ メタルゲート配線
８ メタルエミッタ電極
９ メタルエミッタパッド
１０ セル形成領域
１１ コンタクト溝（またはコンタクトホール）
１２ Ｎ＋型エミッタ領域（第１導電型のエミッタ領域）
１２ｉ Ｎ＋型不純物が導入されていない領域
１３ メタルゲート配線−トレンチゲート電極接続部
１４ トレンチゲート電極
１４ｃ 連結トレンチゲート電極（エミッタ接続部）
１４ｐ 端部トレンチゲート電極
１４ｑ 第１の線状トレンチゲート電極
１４ｒ 第２の線状トレンチゲート電極
１４ｓ 第３の線状トレンチゲート電極
１４ｔ 第４の線状トレンチゲート電極
１４ｗ ゲート引き出し部
１４ｘ 接続用ゲート引き出しパッド（エミッタ接続部）
１４ｚ 端部連結トレンチゲート電極
１５ Ｐ型ボディ領域（第２導電型のボディ領域）
１６ Ｐ型フローティング領域（第２導電型のフローティング領域）
１６ｐ セル周辺接合領域のＰ型領域
１７ メタルコレクタ電極
１８ Ｐ＋型コレクタ領域
１９ Ｎ型フィールドストップ領域
２０ Ｎ−型ドリフト領域（第１導電型のドリフト領域）
２１ トレンチ
２１ｑ 第１のトレンチ
２１ｒ 第２のトレンチ
２１ｓ 第３のトレンチ
２１ｔ 第４のトレンチ
２２ ゲート絶縁膜
２３ Ｐ＋型ラッチアップ防止領域
２３ｐ セル周辺接合領域のＰ＋型ラッチアップ防止領域
２４ Ｎ型ホールバリア領域
２５ Ｐ＋型ボディコンタクト領域
２５ｄ ダミーセルのＰ＋型ボディコンタクト領域
２５ｐ セル周辺接合領域のＰ＋型ボディコンタクト領域
２５ｒ フローティングフィールドリングのＰ＋型ボディコンタクト領域
２６ 層間絶縁膜
２７ ポリシリコン膜
２８ コンタクト溝形成用レジスト膜
３１ Ｎ型ホールバリア領域導入用レジスト膜
３２ トレンチ形成用ハードマスク膜
３３ トレンチハードマスク膜加工用レジスト膜
３４ ダミーセル領域（線状ダミーセル領域）
３５ セル周辺接合領域
３６ フローティングフィールドリング（フィールドリミッティングリング）
３７ Ｐ型フローティング領域導入用レジスト膜
３８ イオン注入用の薄い酸化シリコン膜
３９ ファイナルパッシベーション膜
４０ 線状単位セル領域
４０ａ 線状アクティブセル領域
４０ａａ アクティブセクション
４０ａｉ インアクティブセクション
４０ｃ 線状ホールコレクタセル領域
４０ｆ 第１線状単位セル領域
４０ｈ 線状ハイブリッドセル領域
４０ｈｆ 第１の線状ハイブリッドサブセル領域
４０ｈｓ 第２の線状ハイブリッドサブセル領域
４０ｉ 線状インアクティブセル領域
４０ｓ 第２線状単位セル領域
Ｒ１ セル領域側端部切り出し領域
Ｒ２ 図５の部分切り出し領域１
Ｒ３ 図５の部分切り出し領域２
Ｒ４ セル領域上端部切り出し領域
Ｒ５ 線状単位セル領域主要部およびその周辺切り出し領域
Ｗ 線状単位セル領域の幅
Ｗａ 線状アクティブセル領域の幅
Ｗｃ 線状ホールコレクタセル領域の幅
Ｗｆ 第１線状単位セル領域の幅
Ｗｈ 線状ハイブリッドセル領域の幅
Ｗｈｆ 第１の線状ハイブリッドサブセル領域の幅
Ｗｈｓ 第２の線状ハイブリッドサブセル領域の幅
Ｗｉ 線状インアクティブセル領域の幅
Ｗｓ 第２線状単位セル領域の幅

Claims (10)

  1. 以下を含むＩＥ型トレンチゲートＩＧＢＴ：
    （ａ）第１の主面及び第２の主面を有する半導体基板；
    （ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
    （ｃ）前記第１の主面上に設けられたセル形成領域；
    （ｄ）前記セル形成領域内に設けられ、各々が第１線状単位セル領域および第２線状単位セル領域を有する多数の線状単位セル領域；
    （ｅ）前記第１の主面上に設けられたメタルゲート電極；
    （ｆ）前記第１の主面上に設けられたメタルエミッタ電極、
    ここで、各第１線状単位セル領域は、以下を有する：
    （ｘ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状アクティブセル領域；
    （ｘ２）前記メタルゲート電極に電気的に接続され、前記線状アクティブセル領域を両側から挟むように前記第１の主面の表面の第１および第２のトレンチ内に、それぞれ設けられた第１および第２の線状トレンチゲート電極；
    （ｘ３）前記ドリフト領域の前記第１主面側表面領域に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
    （ｘ４）前記第１および第２の線状トレンチゲート電極を境界として、前記線状アクティブセル領域を両側から挟むように、両側に隣接して設けられた線状インアクティブセル領域；
    （ｘ５）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられ、前記ボディ領域と同一導電型であって、これよりも深いフローティング領域；
    （ｘ６）前記ボディ領域の前記第１主面側表面領域に設けられた前記第１導電型のエミッタ領域、
    更に、ここで、各第２線状単位セル領域は、以下を有する：
    （ｙ１）前記ドリフト領域の前記第１の主面上から内部に亘って設けられた線状ホールコレクタセル領域；
    （ｙ２）前記メタルエミッタ電極に電気的に接続され、前記線状ホールコレクタセル領域を両側から挟むように前記第１の主面の表面の第３および第４のトレンチ内に、それぞれ設けられた第３および第４の線状トレンチゲート電極；
    （ｙ３）前記ドリフト領域の前記第１主面側表面領域に設けられ、前記メタルエミッタ電極に電気的に接続された前記ボディ領域；
    （ｙ４）前記第３および第４の線状トレンチゲート電極を境界として、前記線状ホールコレクタセル領域を両側から挟むように、両側に隣接して設けられた前記線状インアクティブセル領域；
    （ｙ５）前記線状インアクティブセル領域において、前記第１主面側表面領域のほぼ全面に設けられ、前記ボディ領域と同一導電型であって、これよりも深い前記フローティング領域。
  2. 請求項１に記載のＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状アクティブセル領域の幅は、前記線状インアクティブセル領域の幅よりも狭い。
  3. 請求項１または２に記載のＩＥ型トレンチゲートＩＧＢＴにおいて、前記フローティング領域の深さは、前記第１および第２のトレンチの下端よりも深い。
  4. 請求項１〜３に記載のＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状ホールコレクタセル領域には、前記エミッタ領域は設けられていない。
  5. 請求項１〜４に記載のＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状アクティブセル領域の幅と前記線状ホールコレクタセル領域の幅は、ほぼ等しい。
  6. 請求項１〜５に記載のＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状アクティブセル領域は、以下を有する：
    （ｘ１ａ）その長さ方向に於いて区切られたアクティブセクション；
    （ｘ１ｂ）その長さ方向に於いて区切られた前記エミッタ領域を有さないインアクティブセクション。
  7. 請求項１〜６に記載のＩＥ型トレンチゲートＩＧＢＴは更に、
    前記第３および第４の線状トレンチゲート電極のエミッタ接続部と、
    前記第１の主面上に形成された層間絶縁膜と、
    前記層間絶縁膜に形成され、且つ、前記エミッタ接続部及び前記線状ホールコレクタセル領域の前記ボディ領域に達するコンタクト溝と、
    を有し、
    平面視において、前記エミッタ接続部の延在する方向と、前記コンタクト溝の延在する方向は、ほぼ直交している。
  8. 請求項１〜６に記載のＩＥ型トレンチゲートＩＧＢＴは更に、
    前記第３および第４の線状トレンチゲート電極のエミッタ接続部と、
    前記第１の主面上に形成された層間絶縁膜と、
    前記層間絶縁膜に形成され、且つ、前記エミッタ接続部に達するコンタクト溝と、
    を有し、
    前記コンタクト溝は、平面的に前記エミッタ接続部に内包されている。
  9. 請求項１に記載のＩＥ型トレンチゲートＩＧＢＴにおいて、前記線状アクティブセル領域の幅は、前記線状ホールコレクタセル領域の幅よりも狭い。
  10. 請求項１〜９に記載の半導体装置の製造方法において、各第１線状単位セル領域は、更に以下を有する：
    （ｘ７）前記線状アクティブセル領域において、前記ボディ領域の下部の前記ドリフト領域に設けられ、不純物濃度が前記ドリフト領域よりも高く、前記エミッタ領域よりも低い前記第１導電型の第１のホールバリア領域、
    更に、各第２線状単位セル領域は、更に以下を有する：
    （ｙ６）前記線状ホールコレクタセル領域において、前記ボディ領域の下部の前記ドリフト領域に設けられ、不純物濃度が前記ドリフト領域よりも高く、前記エミッタ領域よりも低い前記第１導電型の第２のホールバリア領域。
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KR1020120155653A KR102024939B1 (ko) 2012-01-05 2012-12-28 Ｉｅ형 트렌치 게이트 ｉｇｂｔ
US13/733,211 US9041050B2 (en) 2012-01-05 2013-01-03 IE type trench gate IGBT
CN201310008688.3A CN103199108B (zh) 2012-01-05 2013-01-04 Ie型沟槽栅极igbt
CN2013200105254U CN203250742U (zh) 2012-01-05 2013-01-04 Ie型沟槽栅极igbt
CN201710948162.1A CN107731896B (zh) 2012-01-05 2013-01-04 Ie型沟槽栅极igbt
EP13150257.7A EP2613356B1 (en) 2012-01-05 2013-01-04 IE type trench gate IGBT
US14/705,035 US9653587B2 (en) 2012-01-05 2015-05-06 IE type trench gate IGBT
US15/429,286 US9997622B2 (en) 2012-01-05 2017-02-10 IE type trench gate IGBT
US15/976,991 US10304951B2 (en) 2012-01-05 2018-05-11 IE type trench gate IGBT

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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5973730B2 (ja) 2012-01-05 2016-08-23 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP5979993B2 (ja) * 2012-06-11 2016-08-31 ルネサスエレクトロニクス株式会社 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔの製造方法
JP5932623B2 (ja) * 2012-12-05 2016-06-08 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
JP6061023B2 (ja) * 2013-04-11 2017-01-18 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2015022989A1 (ja) * 2013-08-15 2015-02-19 富士電機株式会社 半導体装置
US9490247B2 (en) * 2013-08-29 2016-11-08 Hitachi, Ltd. Semiconductor device and method for manufacturing same
KR102004768B1 (ko) * 2013-08-30 2019-07-29 삼성전기주식회사 전력 반도체 소자
JPWO2015107614A1 (ja) * 2014-01-14 2017-03-23 三菱電機株式会社 電力用半導体装置
KR102114501B1 (ko) * 2014-03-11 2020-05-25 매그나칩 반도체 유한회사 반도체 소자
JP6420175B2 (ja) 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP6261494B2 (ja) 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
CN107078155B (zh) * 2015-01-13 2020-07-07 富士电机株式会社 半导体装置及其制造方法
JP6448434B2 (ja) 2015-03-25 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101745776B1 (ko) 2015-05-12 2017-06-28 매그나칩 반도체 유한회사 전력용 반도체 소자
JP6472714B2 (ja) 2015-06-03 2019-02-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6495751B2 (ja) 2015-06-10 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6606364B2 (ja) 2015-07-02 2019-11-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017022798A (ja) 2015-07-07 2017-01-26 ルネサスエレクトロニクス株式会社 電力変換装置および駆動装置
JP2017022311A (ja) * 2015-07-14 2017-01-26 ルネサスエレクトロニクス株式会社 半導体装置
JP6605870B2 (ja) 2015-07-30 2019-11-13 ルネサスエレクトロニクス株式会社 半導体装置
JP6560059B2 (ja) 2015-08-20 2019-08-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6633867B2 (ja) 2015-08-21 2020-01-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6584893B2 (ja) 2015-09-25 2019-10-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6566835B2 (ja) 2015-10-22 2019-08-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN105226090B (zh) * 2015-11-10 2018-07-13 株洲中车时代电气股份有限公司 一种绝缘栅双极晶体管及其制作方法
JP6624973B2 (ja) 2016-03-03 2019-12-25 ルネサスエレクトロニクス株式会社 半導体装置
CN107452787B (zh) * 2016-05-31 2020-05-12 无锡华润上华科技有限公司 沟槽栅极引出结构及其制造方法
KR101870808B1 (ko) * 2016-06-03 2018-06-27 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
KR101870807B1 (ko) 2016-06-21 2018-06-27 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
JP2018022776A (ja) 2016-08-03 2018-02-08 ルネサスエレクトロニクス株式会社 半導体装置
JP2018041789A (ja) 2016-09-06 2018-03-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6786316B2 (ja) 2016-09-12 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102016117511B4 (de) 2016-09-16 2021-02-11 Infineon Technologies Austria Ag Halbleiterbauteil und Herstellungsverfahren dafür
JP6797005B2 (ja) * 2016-11-24 2020-12-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2018092968A (ja) 2016-11-30 2018-06-14 ルネサスエレクトロニクス株式会社 半導体装置、ｒｃ−ｉｇｂｔ及び半導体装置の製造方法
KR101907460B1 (ko) * 2016-12-12 2018-10-12 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
JP6835568B2 (ja) 2016-12-22 2021-02-24 ルネサスエレクトロニクス株式会社 トレンチゲートｉｇｂｔ
JP6770443B2 (ja) 2017-01-10 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体ウェハ
JP6854654B2 (ja) * 2017-01-26 2021-04-07 ローム株式会社 半導体装置
JP6830390B2 (ja) * 2017-03-28 2021-02-17 エイブリック株式会社 半導体装置
JP2018207057A (ja) * 2017-06-09 2018-12-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
WO2018237199A1 (en) 2017-06-22 2018-12-27 Renesas Electronics America Inc. SOLID TOP TERMINAL FOR DISCRETE FEED DEVICES
JP6909666B2 (ja) 2017-07-27 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN110574169B (zh) 2017-11-16 2023-06-23 富士电机株式会社 半导体装置
JP6925250B2 (ja) 2017-12-08 2021-08-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN113906572A (zh) 2019-06-04 2022-01-07 罗姆股份有限公司 半导体装置
CN113054009B (zh) * 2019-12-27 2024-02-23 株洲中车时代半导体有限公司 一种沟槽igbt芯片
CN113809145B (zh) * 2020-06-16 2024-03-29 芯恩（青岛）集成电路有限公司 窄台面绝缘栅双极型晶体管器件及形成方法
JP7459703B2 (ja) * 2020-07-15 2024-04-02 富士電機株式会社 半導体装置
WO2022034828A1 (ja) * 2020-08-11 2022-02-17 ローム株式会社 半導体装置
KR20220083386A (ko) * 2020-12-11 2022-06-20 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
EP4016638A1 (en) * 2020-12-21 2022-06-22 Hitachi Energy Switzerland AG Power semiconductor device with an insulated trench gate electrode
TWI782390B (zh) * 2021-01-08 2022-11-01 力晶積成電子製造股份有限公司 半導體結構
CN113764511B (zh) * 2021-07-30 2023-10-27 广州华浦电子科技有限公司 具有动态载流子通道的低损耗超结igbt器件及其制造方法
JP2023083120A (ja) 2021-12-03 2023-06-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2023157671A (ja) 2022-04-15 2023-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2024078471A (ja) 2022-11-30 2024-06-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180966B1 (en) 1997-03-25 2001-01-30 Hitachi, Ltd. Trench gate type semiconductor device with current sensing cell
JP3914328B2 (ja) 1997-03-25 2007-05-16 株式会社ルネサステクノロジ 電流検出セル付トレンチゲート半導体装置および電力変換装置
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
KR100745557B1 (ko) 1999-02-17 2007-08-02 가부시키가이샤 히타치세이사쿠쇼 Ｉｇｂｔ 및 전력변환 장치
JP2002016252A (ja) 2000-06-27 2002-01-18 Toshiba Corp 絶縁ゲート型半導体素子
US6399998B1 (en) * 2000-09-29 2002-06-04 Rockwell Technologies, Llc High voltage insulated-gate bipolar switch
JP5025071B2 (ja) 2001-02-01 2012-09-12 三菱電機株式会社 半導体装置およびその製造方法
JP3927111B2 (ja) 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
JP4626131B2 (ja) * 2003-07-11 2011-02-02 富士電機システムズ株式会社 絶縁ゲート型半導体装置
JP2005294649A (ja) * 2004-04-01 2005-10-20 Toshiba Corp 半導体装置
JP4703138B2 (ja) * 2004-06-18 2011-06-15 株式会社東芝 絶縁ゲート型半導体装置
JP5017850B2 (ja) 2005-11-30 2012-09-05 株式会社日立製作所 電力用半導体装置およびそれを用いた電力変換装置
US7638839B2 (en) * 2007-03-09 2009-12-29 Hitachi, Ltd. Power semiconductor device and power conversion device using the same
JP4778467B2 (ja) 2007-04-02 2011-09-21 ルネサスエレクトロニクス株式会社 トレンチゲート型半導体装置
JP5261980B2 (ja) * 2007-05-17 2013-08-14 富士電機株式会社 絶縁ゲート型半導体装置の製造方法
JP2008288386A (ja) 2007-05-17 2008-11-27 Hitachi Ltd 半導体装置
JP5596278B2 (ja) * 2007-07-10 2014-09-24 富士電機株式会社 トレンチ型絶縁ゲートｍｏｓ半導体装置
DE102009005914B4 (de) * 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
JP4688901B2 (ja) * 2008-05-13 2011-05-25 三菱電機株式会社 半導体装置
JP5682097B2 (ja) * 2008-05-15 2015-03-11 富士電機株式会社 半導体装置
JP5045733B2 (ja) 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
JP2010232335A (ja) * 2009-03-26 2010-10-14 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
US8264033B2 (en) 2009-07-21 2012-09-11 Infineon Technologies Austria Ag Semiconductor device having a floating semiconductor zone
JP2011109341A (ja) 2009-11-16 2011-06-02 Sony Corp 情報処理装置、通信チャネル決定方法、および情報処理システム
JP4957840B2 (ja) * 2010-02-05 2012-06-20 株式会社デンソー 絶縁ゲート型半導体装置
CN102792448B (zh) * 2010-03-09 2015-09-09 富士电机株式会社 半导体器件
JP5216801B2 (ja) 2010-03-24 2013-06-19 株式会社東芝 半導体装置
CN102804385B (zh) * 2010-11-30 2016-08-03 富士电机株式会社 半导体器件
JP2011082585A (ja) * 2011-01-25 2011-04-21 Toshiba Corp 絶縁ゲート型半導体装置
KR101516512B1 (ko) * 2011-02-24 2015-05-04 솔베이 (차이나) 컴퍼니, 리미티드 폴리아미드 조성물의 기계적 물성을 증가시키기 위한 충전재로서의 차아인산칼슘의 용도
JP5969771B2 (ja) * 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP5900503B2 (ja) * 2011-09-08 2016-04-06 富士電機株式会社 半導体装置
JP5973730B2 (ja) * 2012-01-05 2016-08-23 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
US9299819B2 (en) * 2012-03-28 2016-03-29 Infineon Technologies Americas Corp. Deep gate trench IGBT

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