JP5998380B2

JP5998380B2 - 半導体基板、半導体装置および半導体基板の製造方法

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Publication number: JP5998380B2
Application number: JP2012042591A
Authority: JP
Inventors: 雄一廣山; 山中　貞則; 貞則山中; 秦　雅彦; 雅彦秦; 太郎板谷; 辰郎前田
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2011-03-07
Filing date: 2012-02-28
Publication date: 2016-09-28
Anticipated expiration: 2032-02-28
Also published as: TW201244045A; WO2012120871A1; JP2012199524A

Description

本発明は、半導体基板、半導体装置および半導体基板の製造方法に関する。

特許文献１には、ワンパッケージ化されたハイブリッド磁気センサが記載されている。当該磁気センサのセンサ部を構成する材料として、ＩｎＳｂ、ＩｎＡｓ、ＧａＳｂ、ＧａＡｓ、ＧａＡｓＳｂ、ＩｎＡｓＳｂ、ＩｎＧａＡｓ、ＩｎＧａＳｂ、ＩｎＧａＡｓＳｂ、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｓＰ、ＩｎＧａＡｓＰ、ＩｎＮ、ＧａＮおよびＩｎＧａＮが記載されている。

特開２００４−１５８６６８号公報

十分な感度を有したホール素子の製造に適した半導体基板が求められている。ｎ型キャリアのホール素子に比べると、ｐ型キャリアのホール素子が用いられる機会は少ない。これはｐ型キャリアの移動度が十分高いものでないことに起因すると思われる。ｐ型キャリアのホール素子があると、ｎ型キャリアのホール素子とともに相補型の回路が構成でき、バリエーションに富んだ回路構成が可能になる。本発明の目的は、十分な感度を有したｐ型キャリアのホール素子の製造に適した半導体基板を提供することにある。

上記課題を解決するために、本発明の第１の態様においては、表面の全部または一部がシリコン結晶面であるベース基板と、前記ベース基板の上に位置し、前記シリコン結晶面に達する開口を有し、結晶の成長を阻害する阻害体と、前記開口の底部の前記シリコン結晶面の上に位置する第１結晶層と、前記第１結晶層の上に位置し、互いに離して配置した一対の第１金属層と、前記第１結晶層の上に位置し、互いに離して配置した一対の第２金属層と、を有し、前記一対の第１金属層のそれぞれを結ぶ第１最短線と、前記一対の第２金属層のそれぞれを結ぶ第２最短線とが、交わる関係、または、ねじれの位置関係にある半導体基板を提供する。上面側から見た前記第１結晶層の形状は四辺形であってもよく、この場合、前記第１最短線の方向は、上面側から見た前記第１結晶層の第１対角線の方向と等しく、前記第２最短線の方向は、上面側から見た前記第１結晶層における前記第１対角線と異なる第２対角線の方向と等しいことが好ましい。前記第１結晶層はｐ型半導体である。前記第１結晶層は、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）であることが好ましい。前記第１結晶層と、前記第１金属層または前記第２金属層との間に、ＩＩＩ−Ｖ族化合物半導体からなる第２結晶層をさらに有してもよい。なお、開口の底部のシリコン結晶面は、開口により露出されたシリコン結晶面を意味する。

本発明の第２の態様においては、前記した半導体基板を有し、前記第１結晶層をキャリア移動層とし、前記一対の第１金属層を一対の主電流用電極とし、前記一対の第２金属層を一対の検出電極とするホール素子を有する半導体装置を提供する。前記阻害体が、前記ホール素子の位置する前記開口とは異なる位置に他の開口を有してもよく、この場合、半導体装置は、前記他の開口に位置する前記第１結晶層と、前記他の開口に位置する前記第１結晶層を活性層とする能動素子と、をさらに有してよく、前記ホール素子と前記能動素子とが、前記阻害体の上に位置する配線で相互に接続されてもよい。あるいは、前記阻害体が、前記ホール素子の位置する前記開口とは異なる位置に他の開口を有してもよく、この場合、半導体装置は、前記他の開口に位置する前記第１結晶層と、前記他の開口に位置する前記第１結晶層の上に形成された他の結晶層と、前記他の結晶層を活性層とする能動素子と、をさらに有してよく、前記ホール素子と前記能動素子とが、前記阻害体の上に位置する配線で相互に接続されてもよい。

本発明の第３の態様においては、表面の全部または一部がシリコン結晶面であるベース基板上に阻害体を形成するステップと、前記阻害体に、前記シリコン結晶面に達する開口を形成するステップと、前記開口の底部の前記シリコン結晶面に、第１結晶層をエピタキシャル成長法により形成するステップと、前記阻害体および前記第１結晶層の上面に、金属層を成膜するステップと、前記金属層をパターニングして、一対の主電流用電極と一対の検出電極を形成するステップと、を有する半導体基板の製造方法を提供する。前記一対の主電流用電極と一対の検出電極を形成するステップにおいて、前記一対の主電流用電極のそれぞれの電極を結ぶ直線の方向と、前記一対の検出電極のそれぞれの電極を結ぶ直線の方向とを、交わる関係、または、ねじれの位置関係にして、一対の主電流用電極と一対の検出電極とを形成してもよい。

半導体基板１００の平面および断面を示す。半導体基板１００の製造過程における断面を示す。半導体基板１００の製造過程における断面を示す。半導体基板２００の断面を示す。半導体基板３００の断面を示す。実施例の半導体基板の顕微鏡写真を示す。実施例のホール素子の電流電圧特性を示す。

図１は、半導体基板１００の平面および断面を示す。図１において、上部に平面を下部に断面を示す。断面は平面におけるＡ−Ａ線断面である。半導体基板１００は、ベース基板１０２と、阻害体１０４と、第１結晶層１０６と、一対の第１金属層１１０と、第２金属層１１２と、を有する。

ベース基板１０２は、表面の全部または一部がシリコン結晶面１０２ａである。表面の全部または一部がシリコン結晶である基板として、シリコン基板またはＳＯＩ（Silicon on Insulator）基板が挙げられる。ベース基板１０２としてシリコン基板が好ましい。ベース基板１０２として表面の全部または一部がシリコン結晶である基板を用いることで、高価な化合物半導体結晶基板を用いる必要がない。また、ベース基板１０２としてシリコン基板を用いることで、シリコンウェハプロセスで用いられている既存の製造装置および既存の製造プロセスが利用でき、更に化合物半導体基板に比べて大口径の基板を用いことができるので、半導体基板１００の製造コストを低くすることができる。

阻害体１０４は、ベース基板１０２の上に位置し、シリコン結晶面１０２ａに達する開口１０４ａを有する。阻害体１０４は、結晶の成長を阻害する。阻害体１０４として、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム等が挙げられる。開口１０４ａのサイズは、望ましくは１μｍ〜１００μｍ、さらに望ましくは、５〜５０μｍ、特に３０μｍが好ましい。ここで、「開口１０４ａのサイズ」とは、開口１０４ａがベース基板１０２を露出する領域が正方形の場合はその一辺の長さであり、長方形の場合はその短辺の長さであり、楕円形の場合はその短軸の長さであり、円形の場合はその直径である。

第１結晶層１０６は、開口１０４ａの底部のシリコン結晶面１０２ａの上に位置する。第１結晶層１０６は、ＳｉＧｅＣＳｎからなることが好ましく、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）からなることが好ましい。第１結晶層１０６として、たとえば、ＳｉＧｅ、ＳｉＣ、ＳｉＣＧｅ等が挙げられる。第１結晶層１０６は、さらに好ましくはＧｅからなる。第１結晶層１０６は、３０μｍ以下の小さな開口１０４ａの内部に形成されるので、結晶欠陥が少なく、多くの場合無欠陥で形成される。この結果、第１結晶層１０６の品質が高まるとともに、第１結晶層１０６の上に第２結晶層が形成される場合に、第２結晶層の欠陥を少なくしあるいは無くし、第２結晶層の品質を高めることができる。第１結晶層１０６は、シリコン結晶面１０２ａの上に直接成長させてもよく、Ｓｉバッファ層またはＳｉＧｅバッファ層を介して成長させてもよい。

第１結晶層１０６は、阻害体１０４におけるベース基板１０２と接する面と反対の面に対して突出している。つまり、第１結晶層１０６の厚みは、阻害体１０４の厚みよりも大きい。第１結晶層１０６は、阻害体１０４に接する面と、ベース基板１０２に接する面の反対面との間に、一対の第１金属層１１０または一対の第２金属層１１２と接する金属接触面を有する。当該金属接触面は、第１結晶層１０６の積層方向に対して傾斜を有してもよい。当該金属接触面は、第１結晶層１０６が阻害体１０４に接する面と平行な面と、第１結晶層１０６がベース基板１０２に接する面と平行な面とを有してもよい。

第１結晶層１０６は、阻害体１０４におけるベース基板１０２と接する面と反対の面に対して凹んでいてもよい。つまり、第１結晶層１０６の厚みは、阻害体１０４の厚みより小さくてもよい。この場合においても、第１結晶層１０６は、阻害体１０４に接する面と、ベース基板１０２に接する面の反対面との間に、一対の第１金属層１１０または一対の第２金属層１１２と接する金属接触面を有する。

第１結晶層１０６は、ｐ型半導体とすることができる。ｐ型半導体とすることでｐ型キャリアのホール素子が構成できる。

一対の第１金属層１１０は、第１結晶層１０６の上に位置し、それぞれの第１金属層１１０は互いに離して配置される。一対の第２金属層１１２は、第１結晶層１０６の上に位置し、それぞれの第２金属層１１２は互いに離して配置される。一対の第１金属層１１０のそれぞれを結ぶ第１最短線１１０ａと、一対の第２金属層１１２のそれぞれを結ぶ第２最短線１１２ａとは、交わる関係、または、ねじれの位置関係にある。つまり、第１最短線１１０ａと第２最短線１１２ａとは、同一平面上で交わる関係にあってもよく、第１最短線１１０ａと第２最短線１１２ａとがそれぞれ異なる平面にあるとともに互いに平行でない、ねじれの関係にあってもよい。このような関係を有することで、一対の第１金属層１１０および一対の第２金属層１１２の何れか一方を主電流用電極、他方を検出電極とした場合に、半導体基板１００は、ファンデアポー型のホール素子として機能する。金属層は、たとえばＡｕ、ＡｕＧｅ、Ｎｉの単層またはこれらの２以上の積層である。

なお、第１最短線１１０ａと第２最短線１１２ａとは、第１金属層１１０または第２金属層１１２が形成された平面の上方から見て、略９０°の角度で交差することが好ましい。第１最短線１１０ａと第２最短線１１２ａとが略９０°の角度で交差するように１金属層１１０および第２金属層１１２を配置することで、ホール素子として形成した場合の磁気検出感度を高めることができる。

上面側から見た第１結晶層１０６の形状は、例えば四辺形である。上面側から見た第１結晶層１０６の形状は、正方形であってもよい。一対の第１金属層１１０のそれぞれを結ぶ第１最短線１１０ａの方向は、一例として、上面側から見た第１結晶層１０６の２つの対角線の１つである第１対角線の方向と等しい。一対の第２金属層１１２のそれぞれを結ぶ第２最短線１１２ａの方向は、上面側から見た第１結晶層１０６の２つの対角線のうち第１対角線と異なる第２対角線の方向と等しい。

一例として、第１金属層１１０および第２金属層１１２の上面側から見た形状は四辺形である。第１金属層１１０および第２金属層１１２の上面側から見た形状は正方形であってもよい。上面側から見て、第１金属層１１０および第２金属層１１２のそれぞれが第１結晶層１０６と重なっている領域は四辺形である。第１結晶層１０６、第１金属層１１０および第２金属層１１２の上面側から見た形状が正方形であり、上面側から見て、第１金属層１１０および第２金属層１１２のそれぞれが第１結晶層１０６と重なっている領域が正方形であってもよい。

上記の構成において、第１金属層１１０および第２金属層１１２のそれぞれが第１結晶層１０６と重なっている領域は、第１結晶層１０６の四隅の四辺形の領域に形成される。一対の第１金属層１１０および一対の第２金属層１１２が、第１結晶層１０６の四隅の四辺形の領域と阻害体１０４とに形成されることにより、第１結晶層１０６が微小である場合にも、第１金属層１１０および第２金属層１１２を容易に形成することができる。

上記した半導体基板１００は、第１結晶層１０６をキャリア移動層とし、一対の第１金属層１１０を一対の主電流用電極とし、一対の第２金属層１１２を一対の検出電極とするホール素子として機能させることができる。なお、以降に説明する他の半導体基板についても、同様にホール素子として機能させることができる。

半導体基板１００によれば、一対の第１金属層１１０および一対の第２金属層１１２が、一対の第１金属層１１０のそれぞれを結ぶ第１最短線１１０ａと、一対の第２金属層１１２のそれぞれを結ぶ第２最短線１１２ａとが、交わる関係、または、ねじれの位置関係にあるため、半導体装置におけるホール素子を構成できる。そして、当該ホール素子は、ｐ型キャリアを有するため、ｐ型のホール素子が構成できる。さらに、第１結晶層１０６の結晶品質が良好であるため、ｐ型キャリアのホール素子であっても高い感度を実現できる。

図２および図３は、半導体基板１００の製造過程における断面を示す。図２に示すように、ベース基板１０２上に阻害体１０４を形成し、阻害体１０４に、シリコン結晶面１０２ａに達する開口１０４ａを形成する。次に、図３に示すように、開口１０４ａの底部のシリコン結晶面１０２ａの上に、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）からなる第１結晶層１０６をエピタキシャル成長法により形成する。

第１結晶層１０６のエピタキシャル成長には、ＣＶＤ（Chemical Vapor Deposition）法またはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用することができる。ＣＶＤ法においてＧｅソースにはＧｅＨ_４（ゲルマン）を、ＳｉソースにはＳｉＨ_４（シラン）またはＳｉ_２Ｈ_６（ジシラン）を用いることができる。ＭＯＣＶＤ法において、ＧｅソースにはｔＢｕＧｅ（ターシャリブチルゲルマン）を、ＳｉソースにはＴＭｅＳｉ（テトラメチルシラン）を、ＩｎソースにはＴＭＩｎ（トリメチルインジウム）を、ＧａソースにはＴＭＧａ（トリメチルガリウム）を、ＡｌソースにはＴＭＡｌ（トリメチルアルミニウム）を、ＡｓソースにはＡｓＨ_３（アルシン）を、ＰソースにはＰＨ_３（ホスフィン）を、ＮソースにはＮＨ_３（アンモニア）を、ＳｂソースにはＴＭＳｂ（トリメチルアンチモン）を用いることができる。キャリアガスには水素を用いることができる。反応温度は、３００℃から１１００℃の範囲内であることが好ましく、好ましくは４５０から７５０℃の範囲内であることがさらに好ましい。好ましい反応温度はエピタキシャル成長法により形成する結晶の組成により異なる。反応時間を適宜選択することでエピタキシャル成長層の厚さを制御することができる。

第１結晶層１０６の形成の後、阻害体１０４および第１結晶層１０６の上面に、金属層を成膜し、当該金属層をパターニングして、一対の第１金属層１１０および一対の第２金属層１１２を形成する。このようにして図１に示す半導体基板１００を製造することができる。

なお、第１結晶層１０６をアニールすることが好ましい。アニールすることによって結晶品質の良好な第１結晶層１０６が得られる。また、金属層をエッチング（パターニング）した跡に絶縁体を埋め込んでも良い。この場合の絶縁体として、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム等が挙げられる。

図４は、半導体基板２００の断面を示す。半導体基板２００は、半導体基板１００の部材に加え、第２結晶層２０２を有する。第２結晶層２０２は、第１結晶層１０６と第１金属層１１０または第２金属層１１２との間に位置する。第２結晶層２０２は、ＩＩＩ−Ｖ族化合物半導体からなる。第２結晶層２０２はＩｎＧａＡｌＡｓＰＮＳｂからなるものであってよく、好ましくはＩｎＧａＡｌＡｓＰからなる。第２結晶層２０２として、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＧａＰ、ＩｎＰ、ＧａＮ、ＩｎＮ、ＡｌＮ等が挙げられる。第２結晶層２０２は、結晶性のよい第１結晶層１０６の上に形成されるので、結晶欠陥が少なく、多くの場合無欠陥で形成される。

第２結晶層２０２は、第１結晶層１０６と格子整合または擬格子整合することが好ましい。結晶性のよい第１結晶層１０６と格子整合または擬格子整合することで、結晶性のよい第２結晶層２０２が得られる。第１結晶層１０６がＧｅである場合、第２結晶層２０２は第１結晶層１０６と格子整合または擬格子整合するＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰまたはＩｎＧａＡｓＮであることが好ましい。第２結晶層２０２は、第１結晶層１０６と同様なエピタキシャル成長法により形成することができる。

第１結晶層１０６がＧｅである場合、第２結晶層２０２としてはＧａＡｓと格子整合または擬格子整合する結晶を用いることができる。Ｇｅからなる第１結晶層１０６をアニールすることによって、高品質化されたＧｅ結晶の上に形成された第２結晶層２０２は、さらに高品質な結晶となるので好ましい。

第２結晶層２０２は、互いに異なる組成の２つの結晶層であってもよい。この２つの結晶層のバンドギャップを互いに異ならせることにより、２つの結晶層の界面にヘテロ障壁を形成することができる。ヘテロ障壁を境として、キャリアを発生させる層とキャリアが移動する層とを分離することができる。したがって、より高いキャリアの移動度を得ることができる。この結果、感度のさらに向上したホール素子を得ることができる。

第２結晶層２０２は、３つ以上の結晶層で構成されてもよい。この３つ以上の結晶層により量子井戸が形成でき、当該量子井戸層の不純物原子濃度を低減することによっても、より高い移動度を得ることができる。これにより、感度のさらに向上したホール素子を得ることができる。

従来、ｐ型キャリアの移動度は高くなかったが、本発明によれば、ｐ型キャリアの移動度が十分高いホール素子が得られる。したがって、ｐ型キャリアのホール素子とｎ型キャリアのホール素子とを組み合わせることにより相補型の回路を構成できる。

図５は、半導体基板３００の断面を示す。半導体基板３００では、阻害体１０４が、ホール素子の位置する開口１０４ａとは異なる位置に他の開口１０４ｂを有し、他の開口１０４ｂの内部に第１結晶層１０６を有する。また、他の開口１０４ｂに位置する第１結晶層１０６の上に形成された他の結晶層１０８および他の結晶層３０２を活性層とする能動素子が形成されている。そして、ホール素子と能動素子とが、阻害体１０４の上に位置する配線３０４で相互に接続されている。配線３０４は、絶縁層３０６により、他の開口１０４ｂに位置する第１結晶層１０６および他の結晶層１０８から分離される。

能動素子として、ＨＥＭＴ（High Electron Mobility Transistor）が例示できる。たとえば、第１結晶層１０６がＧｅであり、結晶層１０８がｉ−ＧａＡｓ（真性ガリウムヒ素）であり、結晶層３０２がｎ−ＡｌＧａＡｓ（ｎ型アルミニウムガリウムヒ素）である場合、結晶層１０８と結晶層３０２を活性層とするＨＥＭＴが形成できる。

また、能動素子として、ＨＢＴ（Heterojunction Bipolar Transistor）が例示できる。たとえば、第１結晶層１０６としてＧｅを形成し、第１結晶層１０６の上に３層以上の結晶層を積層する。たとえば、第１結晶層１０６の上に、サブコレクタ層であるｎ^＋−ＧａＡｓ（高不純物濃度ｎ型ガリウムヒ素）、コレクタ層であるｎ−ＧａＡｓ（ｎ型ガリウムヒ素）、ベース層であるｐ^＋−ＧａＡｓ（高不純物濃度ｐ型ガリウムヒ素）、エミッタ層であるｎ−ＩｎＧａＰ（ｎ型インジウムガリウムリン）、サブエミッタ層であるｎ^＋−ＧａＡｓ（高不純物濃度ｎ型ガリウムヒ素）、エミッタコンタクト層であるｎ^＋−ＩｎＧａＡｓ（高不純物濃度ｎ型インジウムガリウムヒ素）を形成することにより、能動素子として機能するＨＢＴが形成できる。つまり、ＨＢＴとして、ｎ^＋−ＧａＡｓからなるサブコレクタ層、ｎ−ＧａＡｓからなるコレクタ層、ｐ^＋−ＧａＡｓからなるベース層、ｎ−ＩｎＧａＰからなるエミッタ層、ｎ^＋−ＧａＡｓからなるサブエミッタ層、ｎ^＋−ＩｎＧａＡｓからなるエミッタコンタクト層をこの順で有するＨＢＴが挙げられる。他の能動素子として、ＨＦＥＴ（hetero-Field Effect Transistor）等が挙げられる。

他の開口１０４ｂに位置する第１結晶層１０６の上に他の結晶層が存在しない場合もある。この場合には、第１結晶層１０６を能動素子の活性層としてもよい。たとえば、第１結晶層１０６の導電性を不純物原子の導入により調整し、第１結晶層１０６がチャネルとなるＦＥＴ（Field Effect Transistor）が形成できる。この場合の第１結晶層１０６として、Ｇｅおよびｐ型Ｇｅが挙げられる。第１結晶層１０６をｐ型Ｇｅとすることで、能動素子としてｐ型ＦＥＴが形成できる。

ベース基板１０２のＳｉにｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor FET）を形成し、第１結晶層１０６であるＧｅにｐチャネル型のＭＯＳＦＥＴを形成して、ＣＭＯＳＦＥＴ（Complementary MOSFET）を構成することもできる。この場合、ベース基板１０２上のｎチャネル型ＭＯＳＦＥＴと第１結晶層１０６上のｐチャネル型ＭＯＳＦＥＴとホール素子とが配線３０４により相互に接続されてもよい。機能素子としてＣＭＯＳＦＥＴを形成する場合、ホール素子とＣＭＯＳデバイス（ＣＭＯＳＦＥＴ）とがモノリシックに集積できるので、デバイスを小さくでき好ましい。また、ホール素子とＣＭＯＳデバイスを結合したユニットを面内に並べることで磁気センサーアレイが形成できる。Ｇｅからなるホール素子とＣＭＯＳデバイスとの結合では、ホール素子と同様に選択成長させたＧｅ層をｐ型チャネルとして用いることができる。Ｇｅはｐ型キャリアの移動度が高いため、ＣＭＯＳデバイスも高速化することができ好ましい。さらにＣＭＯＳデバイスは低消費電力であるため、好ましい。

能動素子（たとえばＣＭＯＳＦＥＴ）と、Ｇｅからなるホール素子とを選択成長法で形成する場合、Ｇｅの成長およびその後の加熱は、既に形成されている能動素子（たとえばベース基板上１０２上のｎチャネル型ＭＯＳＦＥＴ）が熱的劣化を引き起こさない範囲の温度で行われることが好ましい。このようなホール素子と能動素子とを組み合わせたデバイスを用いることで、磁気ヘッド等に応用していくことができる。

なお、開口１０４ａに位置する第１結晶層１０６と、開口１０４ｂに位置する第１結晶層１０６とは、同一のエピタキシャル成長工程により同時に形成されたものであってもよい。第１結晶層１０６を同一のエピタキシャル成長工程により同時に形成することで、ホール素子および能動素子を形成する工程を簡略化でき、製造コストを低減することができる。

半導体基板３００によれば、単一のベース基板１０２に、ホール素子と、トランジスタ等の能動素子を集積化できる。たとえばホール素子からの信号をトランジスタ等の能動素子で増幅する等の用途に用いることができる。前記したホール素子の構成は、単一のベース基板１０２に複数有することができる。また、図５に示すホール素子とトランジスタ等の能動素子の構成を単一のベース基板１０２に複数有することができる。

（実施例）
シリコン基板の上に酸化シリコン層を熱酸化法によって形成し、酸化シリコン層にフォトリソグラフィとエッチング法を用いて、３０μｍ□（１辺の長さが３０μｍの正方形）の開口を形成した。当該開口に１μｍの厚さのＧｅ層をエピタキシャル成長法により形成した。Ｇｅ層を８００℃と６８０℃の２段階のアニールを繰り返すサイクルアニール法で１０周期アニールした。さらに、Ｔｉ層とＡｕ層からなる金属層を真空蒸着法により、それぞれＴｉ層は１００Å、Ａｕ層は２５００Åの厚さで形成した。金属層をパターニングし、主電流用電極と検出電極を形成した。

図６は、作成したホール素子を上面から観察した顕微鏡写真である。ＡおよびＣは、主電流用電極であり、ＢおよびＤは検出電極である。それぞれの金属層は、互いに８μｍ離れている。図７は、作成したホール素子の電流電圧特性である。ショットキ特性は観察されず、オーミックの特性が観察できた。作成したホール素子をホール測定した結果、抵抗率が２．００±０．０５［Ωｍ］、ホール係数が０．０６０±０．００５、移動度が３０３±１３［ｃｍ^２／Ｖｓ］、キャリア密度が１．０±０．１×１０^２０［ｃｍ^−３］、であった。

また、以下の方法により、ホール素子と能動素子としてのＣＭＯＳＦＥＴとが同一基板にモノリシックに形成されたデバイスが製造できる。すなわち、Ｓｉ基板上の一部にｎチャネル型ＭＯＳＦＥＴを形成した基板を用意し、基板表面をＳｉＯ_２からなる絶縁層で覆う。フォトリソグラフィ法を用いてｐチャネル型ＭＯＳＦＥＴを形成する箇所、およびホール素子を形成する箇所のＳｉＯ_２を除去し、Ｓｉ基板表面を露出させて開口を形成する。基板をＣＶＤ装置にセットし、ＧｅＨ_４を原料として開口にＧｅを選択成長し、続いて結晶品質を向上させるアニールを行う。ホール素子を形成すべき部分のＧｅ結晶には蒸着法により電極を形成する。一方、ｐ型ＭＯＳＦＥＴを形成すべき部分のＧｅ結晶の上にゲート絶縁層となる酸化層を形成し、各素子を配線で接続する。以上により、ホール素子とＣＭＯＳ素子とを同一基板上にモノリシックに形成できる。

１００半導体基板、１０２ベース基板、１０２ａシリコン結晶面、１０４阻害体、１０４ａ開口、１０４ｂ開口、１０６第１結晶層、１０８結晶層、１１０第１金属層、１１０ａ第１最短線、１１２第２金属層、１１２ａ第２最短線、２００半導体基板、２０２第２結晶層、３００半導体基板、３０２結晶層、３０４配線、３０６絶縁層。

Claims

表面の全部または一部がシリコン結晶面であるベース基板と、
前記ベース基板の上に位置し、前記シリコン結晶面に達する開口を有し、結晶の成長を阻害する阻害体と、
前記開口の底部の前記シリコン結晶面の上に位置する第１結晶層と、
前記第１結晶層の上に位置し、互いに離して配置した一対の第１金属層と、
前記第１結晶層の上に位置し、互いに離して配置した一対の第２金属層と、を有し、
前記一対の第１金属層のそれぞれを結ぶ第１最短線と、前記一対の第２金属層のそれぞれを結ぶ第２最短線とが、交わる関係、または、ねじれの位置関係にあり、
前記第１結晶層が、ｐ型半導体であり、
前記第１結晶層が、Ｓｉ _ｘＧｅ _１−ｘ（０≦ｘ＜１）からなり、
前記開口のサイズが、１μｍ〜１００μｍである
半導体基板。
上面側から見た前記第１結晶層の形状は四辺形であり、
前記第１最短線の方向は、上面側から見た前記第１結晶層の第１対角線の方向と等しく、
前記第２最短線の方向は、上面側から見た前記第１結晶層における前記第１対角線と異なる第２対角線の方向と等しい
請求項１に記載の半導体基板。
前記第１結晶層と、前記第１金属層または前記第２金属層との間に、ＩＩＩ−Ｖ族化合物半導体からなる第２結晶層をさらに有する
請求項１または請求項２の何れか一項に記載の半導体基板。
請求項１から請求項３の何れか一項に記載の半導体基板を有する半導体装置であって、前記第１結晶層をキャリア移動層とし、前記一対の第１金属層を一対の主電流用電極とし、前記一対の第２金属層を一対の検出電極とするホール素子を有する半導体装置。
前記阻害体が、前記ホール素子の位置する前記開口とは異なる位置に他の開口を有し、
前記他の開口に位置する前記第１結晶層と、
前記他の開口に位置する前記第１結晶層を活性層とする能動素子と、をさらに有し、
前記ホール素子と前記能動素子とが、前記阻害体の上に位置する配線で相互に接続されている
請求項４に記載の半導体装置。
前記阻害体が、前記ホール素子の位置する前記開口とは異なる位置に他の開口を有し、
前記他の開口に位置する前記第１結晶層と、
前記他の開口に位置する前記第１結晶層の上に形成された他の結晶層と、
前記他の結晶層を活性層とする能動素子と、をさらに有し、
前記ホール素子と前記能動素子とが、前記阻害体の上に位置する配線で相互に接続されている
請求項４に記載の半導体装置。
表面の全部または一部がシリコン結晶面であるベース基板上に阻害体を形成するステップと、
前記阻害体に、前記シリコン結晶面に達する開口を形成するステップと、
前記開口の底部の前記シリコン結晶面に、第１結晶層をエピタキシャル成長法により形成するステップと、
前記阻害体および前記第１結晶層の上面に、金属層を成膜するステップと、
前記金属層をパターニングして、一対の主電流用電極と一対の検出電極を形成するステップと、
を有し、
前記第１結晶層が、ｐ型半導体であり、
前記第１結晶層が、Ｓｉ _ｘＧｅ _１−ｘ（０≦ｘ＜１）からなり、
前記開口のサイズが、１μｍ〜１００μｍである
半導体基板の製造方法。
前記一対の主電流用電極と一対の検出電極を形成するステップにおいて、前記一対の主電流用電極のそれぞれの電極を結ぶ直線の方向と、前記一対の検出電極のそれぞれの電極を結ぶ直線の方向とを、交わる関係、または、ねじれの位置関係にして、一対の主電流用電極と一対の検出電極とを形成する
請求項７に記載の半導体基板の製造方法。