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JP5891585B2 - 半導体装置及び配線基板 - Google Patents

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JP5891585B2 JP2011012022A JP2011012022A JP5891585B2 JP 5891585 B2 JP5891585 B2 JP 5891585B2 JP 2011012022 A JP2011012022 A JP 2011012022A JP 2011012022 A JP2011012022 A JP 2011012022A JP 5891585 B2 JP5891585 B2 JP 5891585B2
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貴文 島田
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Description

本発明は、半導体装置及び配線基板に関する。
半導体素子の入出力インピーダンスと配線基板における信号配線の特性インピーダンスとのインピーダンス整合が重要である。インピーダンス整合が十分に行われていないと、信号配線を伝わる電気信号が反射し、信号の波形が乱れることにより、半導体素子の誤作動につながる。そのため、半導体素子の入出力インピーダンスと信号配線の特性インピーダンスとのインピーダンス整合を図ることが望まれている。また、半導体素子への電源供給及び電源ノイズ抑制のため、いわゆるデカップリングコンデンサを半導体素子の近傍に配置し、半導体素子に対する電源電位及びグランド電位を安定させている。
特開平０３−２２３３７１号公報 特開２００５−１９１１４２号公報
本件は、信号配線の特性インピーダンスの制御及びデカップリングキャパシタのキャパシタンスの制御を行うことを目的とする。
本件の一観点による半導体装置は、基板と、前記基板に形成された電源配線と、前記基板に形成された信号配線と、前記基板に形成されたグランド配線と、前記信号配線、前記電源配線及び前記グランド配線を被覆する絶縁層と、前記絶縁層の上に形成された金属膜と、を備え、前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、前記金属膜がグランド電位に接続されている。
本件によれば、信号配線の特性インピーダンスの制御及びデカップリングキャパシタのキャパシタンスの制御を行うことが可能となる。
図１の（Ａ）は、実施例１に係る半導体装置１の上面図である。図１の（Ｂ）は、図１の（Ａ）の一点鎖線Ａ−Ａについて矢印方向Ｂから見た半導体装置１の断面図である。 図１の（Ａ）の点線Ｃ−Ｃについて矢印方向Ｄから見た半導体装置１の要部断面図である。 図１の（Ａ）の一点鎖線Ａ−Ａについて矢印方向Ｂから見た半導体装置１の要部断面図である。 図１の（Ａ）の一点鎖線で示された領域３３の拡大図である。 図３Ａの点線Ｆ−Ｆについて矢印方向Ｇから見た半導体装置１の断面図である。 図３Ａの点線Ｈ−Ｈについて矢印方向Ｊから見た半導体装置１の断面図である。 図１の（Ａ）の点線Ｃ−Ｃについて矢印方向Ｄから見た半導体装置１の要部断面図である。 ソルダーレジスト１０の上に金属膜１１を形成していない半導体装置１の上面図である。 図５Ａの点線Ｃ−Ｃについて矢印方向Ｄから見た半導体装置１の要部断面模式図である。 図１の（Ａ）の点線Ｃ−Ｃについて矢印方向Ｄから見た半導体装置１の要部断面模式図である。 図７の（Ａ）は、図１の（Ａ）の点線Ｃ−Ｃについて矢印方向Ｄから見た半導体装置１の要部断面模式図である。図７の（Ｂ）は、図７の（Ａ）の半導体装置１のシミュレーションモデルを示す図である。 図８の（Ａ）は、ソルダーレジスト１０の厚さ（μｍ）の値と、信号配線２１の特性インピーダンス（Ω）の値との対応表である。図８の（Ｂ）は、ソルダーレジスト１０の厚さ（μｍ）の値と、信号配線２１の特性インピーダンス（Ω）の値とを対応付けたグラフである。 図９の（Ａ）は、図５Ａの点線Ｃ−Ｃについて矢印方向Ｅから見た半導体装置１の要部断面模式図である。図９の（Ｂ）は、図９の（Ａ）の半導体装置１のシミュレーションモデルを示す図である。 図１０の（Ａ）は、ソルダーレジスト１０の厚さ（μｍ）の値と、電源プレーン２０のキャパシタンス（ｐＦ）の値との対応表である。図１０の（Ｂ）は、ソルダーレジスト１０の厚さ（μｍ）の値と、電源プレーン２０のキャパシタンス（ｐＦ）の値とを対応付けたグラフである。 図１１の（Ａ）は、図１の（Ａ）の点線Ｃ−Ｃについて矢印方向Ｅから見た半導体装置１の要部断面模式図である。図１１の（Ｂ）は、図１１の（Ａ）の半導体装置１のシミュレーションモデルを示す図である。 図１２の（Ａ）は、ソルダーレジスト１０の厚さ（μｍ）の値と、電源プレーン２０のキャパシタンス（ｐＦ）の値との対応表である。図１２の（Ｂ）は、ソルダーレジスト１０の厚さ（μｍ）の値と、電源プレーン２０のキャパシタンス（ｐＦ）の値とを対応付けたグラフである。 実施例１に係る半導体装置１の上面図である。 実施例１の変形例に係る半導体装置１の拡大上面図である。 図１４Ａの点線Ｆ−Ｆについて矢印方向Ｇから見た半導体装置１の断面図である。 実施例２に係る半導体装置１の上面図である。 図１５の一点鎖線で示された領域６０の拡大図である。 図１６Ａの点線Ｌ−Ｌについて矢印方向Ｍから見た半導体装置１の断面図である。 図１５の一点鎖線で示された領域６１の拡大図である。 図１７Ａの点線Ｎ−Ｎについて矢印方向Ｐから見た半導体装置１の断面図である。 図１７Ａの点線Ｑ−Ｑについて矢印方向Ｒから見た半導体装置１の断面図である。 実施例２に係る半導体装置１の上面図である。 実施例３に係る半導体装置１の上面図である。 図１９の一点鎖線で示された領域８０の拡大図である。 図２０Ａの点線Ｓ−Ｓについて矢印方向Ｔから見た半導体装置１の断面図である。 差動配線領域８１に金属膜１１を形成した場合の半導体装置１の断面図である。 差動配線領域８１に金属膜１１を形成しない場合の半導体装置１の断面図である。 実施例４に係る半導体装置１の上面図である。 図２２Ａの一点鎖線Ｕ−Ｕについて矢印方向Ｖから見た半導体装置１の断面図である。 図２２Ａの一点鎖線Ｗ−Ｗについて矢印方向Ｘから見た半導体装置１の要部断面図である。
以下、図面を参照して、発明を実施するための形態（以下、実施形態という）に係る半導体装置及び配線基板について実施例を挙げて説明する。以下の実施例の構成は例示であり、本実施形態は実施例の構成に限定されない。
図１の（Ａ）は、実施例１に係る半導体装置１の上面図である。図１の（Ｂ）は、図１の（Ａ）の一点鎖線Ａ−Ａについて矢印方向Ｂから見た半導体装置１の断面図である。図１に示す半導体装置１は、半導体装置１が備えるインターポーザ基板等の配線基板２にＬＳＩチップ等の半導体素子３が設置されている。配線基板２と半導体素子３とは、ワイヤ４によって電気的に接続されている。配線基板２に設置された半導体装置３は、モールド樹脂５によって封止されている。なお、図１の（Ａ）では、モールド樹脂５の図示を省略している。配線基板２には、半導体素子３が設置されている面の反対側の面に複数の半田ボール６が設置されている。半導体装置１は、半田ボール６を介して、マザーボード等の他の基板に接続される。
配線基板２の上には、半導体素子３を囲むようにソルダーレジスト１０が形成されている。ソルダーレジスト１０の上には金属膜１１が形成されている。したがって、金属膜１１は、半導体素子３を囲むようにソルダーレジスト１０の上に形成されている。ソルダーレジスト１０は、例えば、エポキシ系、アクリル系、ポリイミド系等の絶縁性の樹脂又はこれらの混合樹脂等である。ソルダーレジスト１０は、感光性樹脂であってもよいし、熱硬化性樹脂であってもよい。絶縁層は、ソルダーレジスト１０の一例である。ソルダーレジスト１０として、例えば、液状ソルダーレジストを用いてもよいし、フィルムソルダーレジストを用いてもよい。ソルダーレジスト１０の比誘電率（εｒ）は、例えば、３．９であるが、これに限らず、他の値であってもよい。
液状のソルダーレジスト１０の場合、例えば、マスクを用いたスクリーン印刷法によって配線基板２の上にソルダーレジスト１０を塗布する。フィルム状のソルダーレジスト１０の場合、例えば、真空ラミネータを用いて、配線基板２の上にソルダーレジスト１０を貼り付ける。
金属膜１１は、例えば、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、白金（Ｐｔ）又は銀（Ａｇ）等である。例えば、蒸着又はめっきによりソルダーレジスト１０の上に金属膜１１を形成する。蒸着によって金属膜１１を形成する場合、例えば、マスクを用いたスパッタ法によりソルダーレジスト１０の上に金属膜１１を形成する。めっきによって金属膜１１を形成する場合、例えば、マスクを用いた無電解めっき法によりソルダーレジスト１０の上に金属膜１１を形成する。金属膜１１の膜厚は、例えば、１μｍ以上５μｍ以下であるが、これに限らず、他の値であってもよい。配線基板２は、信号配線２１を有しており、配線基板２には、電源領域３０、配線領域３１及びグランド領域３２が画定されている。信号配線２１、電源領域３０、配線領域３１及びグランド領域３２については、後述する。
図２Ａは、図１の（Ａ）の点線Ｃ−Ｃについて矢印方向Ｄから見た半導体装置１の要部断面図である。図２Ｂは、図１の（Ａ）の一点鎖線Ａ−Ａについて矢印方向Ｂから見た半
導体装置１の要部断面図である。図２Ａ及び図２Ｂに示すように、配線基板２は、Ｌ１層において電源プレーン２０、信号配線２１及びグランドプレーン２２を有しており、Ｌ２層においてグランドプレーン２３を有しており、Ｌ３層において電源プレーン２４を有しており、Ｌ４層において外部電極パッド２５を有している。図２Ａ及び図２Ｂに示すように、電源プレーン２０、信号配線２１及びグランドプレーン２２は、ソルダーレジスト１０によって被覆されている。電源プレーン２０、２４、信号配線２１、グランドプレーン２２、２３及び外部電極パッド２５は、例えば、銅（Ｃｕ）等の金属を材料としている。電源配線は、電源プレーン２０の一例である。グランド配線は、グランドプレーン２２の一例である。電源プレーン２０、信号配線２１及びグランドプレーン２２の厚さは、例えば、１０μｍであるが、これに限らず、他の値であってもよい。グランドプレーン２２及び電源プレーン２４の厚さは、例えば、３５μｍであるが、これに限らず、他の値であってもよい。外部電極パッド２５は、半田ボール６と接合されている。
なお、電源プレーン２０は、電源ビア（図示せず）に接続されており、外部電極パッド２５を介して電源ビアが電源電位と接続されることにより、電源プレーン２０は電源電位と接続される。グランドプレーン２２は、グランドビア（図示せず）に接続されており、外部電極パッド２５を介してグランドビアがグランド電位と接続されることにより、グランドプレーン２２はグランド電位と接続される。
図２Ａ及び図２Ｂに示すように、配線基板２は、Ｌ１層とＬ２層との間に絶縁体（誘電体）であるプリプレグ２６を有しており、Ｌ２層とＬ３層との間に絶縁体（誘電体）であるコア２７を有しており、Ｌ３層とＬ４層との間に絶縁体（誘電体）であるプリプレグ２８を有している。プリプレグ２６及び２８の厚さは、例えば、１００μｍであるが、これに限らず、他の値であってもよい。コア２７の厚さは、例えば、２００μｍであるが、これに限らず、他の値であってもよい。プリプレグ２６、コア２７及びプリプレグ２８の比誘電率（εｒ）は、例えば、４．９であるが、これに限らず、他の値であってもよい。また、配線基板２には、半導体素子３が設置されている面の反対側の面にソルダーレジスト２９が形成されている。ソルダーレジスト２９の材料及び形成方法は、ソルダーレジスト１０と同様である。
図２Ａに示すように、半導体装置１には、プリプレグ２６が電源プレーン２０とグランドプレーン２３とで挟まれた箇所が存在する。したがって、電源プレーン２０と、グランドプレーン２３と、電源プレーン２０及びグランドプレーン２３とで挟まれたプリプレグ２６とによって、半導体装置１にデカップリングキャパシタとしての機能が形成されている。すなわち、半導体装置１の電源領域３０の下方にデカップリングキャパシタが形成されている。半導体装置１の電源領域３０の下方にデカップリングキャパシタが形成されることにより、半導体装置１における同時スイッチングノイズ等のノイズを低減することが可能となる。
図２Ａに示すように、電源プレーン２０、信号配線２１及びグランドプレーン２２を覆うように、ソルダーレジスト１０が配線基板２の上に形成されている。本実施形態では、配線基板２において、電源プレーン２０が形成されている領域を電源領域３０と画定し、信号配線２１が形成されている領域を配線領域３１と画定し、グランドプレーン２２が形成されている領域をグランド領域３２と画定している。電源領域３０と配線領域３１との境界は任意に設定することが可能である。また、配線領域３１とグランド領域３２との境界は任意に設定することが可能である。電源領域３０及びグランド領域３２に形成されているソルダーレジスト１０の厚さは、例えば、２５μｍである。電源プレーン２０及びグランドプレーン２２の厚さを１０μｍとする場合、電源プレーン２０及びグランドプレーン２２の上に形成されているソルダーレジスト１０の厚さは１５μｍとなる。配線領域３１に形成されているソルダーレジスト１０の厚さは、例えば、３５μｍである。信号配線
２１の厚さを１０μｍとする場合、信号配線２１の上に形成されているソルダーレジスト１０の厚さは２５μｍとなる。
図２Ｂに示すように、ソルダーレジスト１０から露出した信号配線２１は、ワイヤ４を介して半導体素子３と接続されている。配線領域３１に形成されているソルダーレジスト１０の厚さは、例えば、３５μｍである。信号配線２１の厚さを１０μｍとする場合、信号配線２１の上に形成されているソルダーレジスト１０の厚さは２５μｍとなる。
図２Ａ及び図２Ｂに示す半導体装置１では、液状のソルダーレジスト１０を用いて、配線基板２の上にソルダーレジスト１０を形成している。液状のソルダーレジスト１０を用いる場合、電源領域３０、配線領域３１及びグランド領域３２に沿って一定の厚さのソルダーレジスト１０を形成することが可能である。液状のソルダーレジスト１０を用いる場合、電源領域３０及びグランド領域３２と配線領域３１とでソルダーレジスト１０の塗布の回数を変えることで、ソルダーレジスト１０の厚さを異ならせることが可能である。図２Ａ及び図２Ｂでは、電源領域３０及びグランド領域３２におけるソルダーレジスト１０よりも、配線領域３１におけるソルダーレジスト１０を厚く形成している。
図３Ａは、図１の（Ａ）の一点鎖線で示された領域３３の拡大図である。図３Ｂは、図３Ａの点線Ｆ−Ｆについて矢印方向Ｇから見た半導体装置１の断面図である。図３Ｃは、図３Ａの点線Ｈ−Ｈについて矢印方向Ｊから見た半導体装置１の断面図である。
図３Ａに示すように、配線基板２には、グランドパッド４０、電源パッド４２及びボンディングパッド４４が設置されている。図３Ａ及び図３Ｂに示すように、金属膜１１は、配線基板２に設置されているグランドパッド４０に接続されている。金属膜１１の一部が突起形状に形成されており、金属膜１１の突起形状の部分が、配線基板２に設置されているグランドパッド４０に接続されている。図３Ａ及び図３Ｂに示すように、配線基板２に設置されているグランドパッド４０と、半導体素子３に設置されているグランドパッド４１とが、ワイヤ４を介して接続されている。図３Ａに示すように、電源プレーン２０の一部が突起形状に形成されており、電源プレーン２０の突起形状の部分が、配線基板２に設定されている電源パッド４２に接続されている。図３Ａに示すように、配線基板２に設置されている電源パッド４２と、半導体素子３に設置されている電源パッド４３とが、ワイヤ４を介して接続されている。図３Ａ及び図３Ｃに示すように、配線基板２に設置されているボンディングパッド４４と、半導体素子３に設置されているボンディングパッド４５とが、ワイヤ４を介して接続されている。
図３Ｂに示すように、配線基板２に設置されているグランドビアパッド４６は、配線基板２を貫通するグランドビア４７と接続されている。グランドプレーン２３とグランドビア４７とは接続されている。また、図３Ｂに示すように、金属膜１１とグランドビアパッド４６とが接続されている。外部電極パッド２５を介してグランドビア４７がグランド電位と接続されることにより、金属膜１１はグランド電位と接続される。電源プレーン２０上に形成されているソルダーレジスト１０の厚さは、例えば、１５μｍである。
実施例１に係る半導体装置１では、ソルダーレジスト１０が、グランド電位に接続されている金属膜１１と電源プレーン２０とで挟まれた箇所が存在する。したがって、グランド電位に接続されている金属膜１１と、電源プレーン２０と、グランド電位に接続されている金属膜１１及び電源プレーン２０で挟まれたソルダーレジスト１０とによって、半導体装置１にデカップリングキャパシタとしての機能が形成されている。すなわち、半導体装置１の電源領域３０にデカップリングキャパシタが形成されている。半導体装置１の電源領域３０にデカップリングキャパシタが形成されることにより、半導体装置１における同時スイッチングノイズ等のノイズを低減することが可能となる。
図３Ｃに示すように、配線基板２に設置されている信号ビアランド４８は、配線基板２を貫通する信号ビア４９と接続されている。信号配線２１の上に形成されているソルダーレジスト１０の厚さは、例えば、２５μｍである。
〈フィルム状のソルダーレジスト１０を用いる場合の例〉
図４を参照することにより、フィルム状のソルダーレジスト１０を用いて、配線基板２の上にソルダーレジスト１０を形成した場合の半導体装置１を説明する。図４は、図１の（Ａ）の点線Ｃ−Ｃについて矢印方向Ｄから見た半導体装置１の要部断面図である。図３に示す半導体装置１では、フィルム状のソルダーレジスト１０を用いて、配線基板２の上にソルダーレジスト１０を形成している。フィルム状のソルダーレジスト１０を用いる場合、信号配線２１の形状の影響を受けやすい。そのため、図４に示すように、信号配線２１の形状に沿って、ソルダーレジスト１０が凹凸状の形状となる。フィルム状のソルダーレジスト１０を用いる場合、電源領域３０及びグランド領域３２と配線領域３１とでソルダーレジスト１０の重ねる枚数を変えることで、ソルダーレジスト１０の厚さを異ならせることが可能である。図３では、電源領域３０及びグランド領域３２におけるソルダーレジスト１０よりも、配線領域３１におけるソルダーレジスト１０を厚く形成している。
〈電磁場シミュレーション〉
図５Ａ、図５Ｂ及び図６を用いて、電磁場シミュレーションについて説明する。ソルダーレジスト１０の上に金属膜１１を形成していない半導体装置１に対して、電磁場シミュレーションを行った場合について図５Ａ及び図５Ｂを用いて説明する。また、ソルダーレジスト１０の上に金属膜１１を形成している半導体装置１に対して、電磁場シミュレーションを行った場合について図６を用いて説明する。
図５Ａは、ソルダーレジスト１０の上に金属膜１１を形成していない半導体装置１の上面図である。図５Ｂは、ソルダーレジスト１０の上に金属膜１１を形成していない半導体装置１に対して電磁場シミュレーションを行った場合において、図５Ａの点線Ｃ−Ｃについて矢印方向Ｄから見た半導体装置１の要部断面模式図である。図５Ｂに示す半導体装置１は、信号配線２１の幅を４０μｍとし、隣接する２つの信号配線２１の間の距離を４０μｍとしている。電源プレーン２０、信号配線２１及びグランドプレーン２２の上のソルダーレジスト１０の厚さは２５μｍである。
図６は、ソルダーレジスト１０の上に金属膜１１を形成している半導体装置１に対して電磁場シミュレーションを行った場合において、図１の（Ａ）の点線Ｃ−Ｃについて矢印方向Ｄから見た半導体装置１の要部断面模式図である。図６に示す半導体装置１は、信号配線２１の幅を４０μｍとし、隣接する２つの信号配線２１の間の距離を４０μｍとしている。電源プレーン２０及びグランドプレーン２２の上のソルダーレジスト１０の厚さは１５μｍである。信号配線２１の上のソルダーレジスト１０の厚さは２５μｍである。
図６に示す半導体装置１は、ソルダーレジスト１０の上に金属膜１１を形成しているため、金属膜１１と信号配線２１との間で電磁場的な結合（カップリング）が起こり、隣接する２つの信号配線２１における電磁場的な結合が低減される。一方、図５Ｂに示す半導体装置１は、ソルダーレジスト１０の上に金属膜１１を形成していないため、隣接する２つの信号配線２１における電磁場的な結合が低減されていない。
〈信号配線２１（シングルエンド配線）の特性インピーダンスの算出〉
ソルダーレジスト１０の上に金属膜１１を形成し、金属膜１１をグランド電位と接続した場合、ソルダーレジスト１０の上に金属膜１１を形成しない場合と比較して、一つの情報信号を伝送するシングルエンド配線の特性インピーダンスを下げることができる。シン
グルエンド配線のインピーダンスとは、電磁干渉による抵抗を総合したシングルエンド配線が持つ抵抗（インピーダンス）をいう。
図７の（Ａ）は、ソルダーレジスト１０の上に金属膜１１を形成している半導体装置１に対してインピーダンスシミュレーションを行った場合において、図１の（Ａ）の点線Ｃ−Ｃについて矢印方向Ｄから見た半導体装置１の要部断面模式図である。図７の（Ｂ）は、図７の（Ａ）の半導体装置１のシミュレーションモデルを示す図である。図７の（Ｂ）の符号Ｋによって示されている信号配線２１をシングルエンド配線として用いる場合において、インピーダンスシミュレーションによって算出した信号配線２１の特性インピーダンスの値は、４２．２５Ωである。これに対して、ソルダーレジスト１０の上に金属膜１１を形成しない場合、インピーダンスシミュレーションによって算出した信号配線２１の特性インピーダンスの値は、８０．６１Ωである。インピーダンスシミュレーションにおいては、例えば、以下のパラメータが用いられる。
・金属膜１１の厚さ（μｍ）及び導電率（Ｓ／ｍ）
・信号配線２１の幅（μｍ）、厚さ（μｍ）及び導電率（Ｓ／ｍ）
・隣接する２つの信号配線２１の間の距離（μｍ）
・信号配線２１の上のソルダーレジスト１０の厚さ（μｍ）及び比誘電率（εｒ）
・プリプレグ２６の厚さ（μｍ）及び比誘電率（εｒ）
・グランドプレーン２３の厚さ（μｍ）及び導電率（Ｓ／ｍ）
図７に示す半導体装置１において、金属膜１１として銅（Ｃｕ）を用いており、金属膜１１の厚さは５μｍであり、金属膜１１の導電率（Ｓ／ｍ）は５．８×１０7である。図
７に示す半導体装置１において、信号配線２１として銅（Ｃｕ）を用いており、信号配線２１の幅は４０μｍであり、信号配線２１の厚さは１０μｍであり、信号配線２１の導電率（Ｓ／ｍ）は５．８×１０7である。図７に示す半導体装置１において、隣接する２つ
の信号配線２１の間の距離は４０μｍである。図７に示す半導体装置１において、信号配線２１の上のソルダーレジスト１０の厚さは２５μｍであり、信号配線２１の上のソルダーレジスト１０の比誘電率（εｒ）は３．９である。図７に示す半導体装置１において、プリプレグ２６の厚さは１００μｍであり、プリプレグ２６の比誘電率（εｒ）は４．９である。図７に示す半導体装置１において、グランドプレーン２３として銅（Ｃｕ）を用いており、グランドプレーン２３の厚さは３５μｍであり、グランドプレーン２３の導電率（Ｓ／ｍ）は５．８×１０7である。
信号配線２１の特性インピーダンスは、無損失路線の場合、Ｚ0＝（Ｌ／Ｃ）1/2と表わすことができる。Ｌは、信号配線２１のインダクタンスであり、Ｃは、信号配線２１のキャパシタンスである。実施例１では、ソルダーレジスト１０の上に金属膜１１を形成し、金属膜１１はグランド電位と接続されている。信号配線２１の上に形成されているソルダーレジスト１０の厚さが２５μｍである場合、金属膜１１と信号配線２１との距離は２５μｍとなる。プリプレグ２６の厚さが１００μｍである場合、信号配線２１とグランドプレーン２３との距離は１００μｍとなる。グランド電位と接続されている金属膜１１をソルダーレジスト１０の上に形成することにより、金属膜１１をソルダーレジスト１０の上に形成していない場合と比較して、信号配線２１とグランドとの距離が短くなる。信号配線２１とグランドとの距離が短くなることにより、信号配線２１のインダクタンス（Ｌ）の値が小さくなるため、信号配線２１の特性インピーダンスの値が小さくなる。信号配線２１とグランドとの距離が短くなることにより、図６を用いて説明したように、金属膜１１と信号配線２１との間で電磁場的な結合が起こり、信号配線２１のインダクタンス（Ｌ）の値が小さくなるため、信号配線２１の特性インピーダンスの値が小さくなる。
半導体素子３の入出力インピーダンスの値と信号配線２１の特性インピーダンスの値とを整合させることにより、信号配線２１における電気信号の反射を抑えることが望まれる。半導体素子３の入出力インピーダンスの値を例えば５０Ωとする場合、グランド電位と
接続されている金属膜１１をソルダーレジスト１０の上に形成することにより、信号配線２１の特性インピーダンスの値を半導体素子３の入出力インピーダンスの値に近づけることが可能となる。
〈信号配線２１（シングルエンド）の特性インピーダンスの制御〉
金属膜１１信号配線２１との距離、すなわち、信号配線２１の上に形成されているソルダーレジスト１０の厚さに応じて信号配線２１の特性インピーダンスの値が変化するかを調べ、信号配線２１の特性インピーダンスの値の変化を図８に示した。ソルダーレジスト１０の厚さ以外のパラメータの種類及びパラメータの値は、図７に示す半導体装置１と同様である。図８の（Ａ）は、信号配線２１の上に形成されているソルダーレジスト１０の厚さ（μｍ）の値と、信号配線２１の特性インピーダンス（Ω）の値との対応表である。図８の（Ｂ）は、信号配線２１の上に形成されているソルダーレジスト１０の厚さ（μｍ）の値と、信号配線２１の特性インピーダンス（Ω）の値とを対応付けたグラフである。
図８に示すように、ソルダーレジスト１０の上に金属膜１１を形成した半導体装置１では、信号配線２１の上に形成されているソルダーレジスト１０の厚さの増減に応じて、信号配線２１の特性インピーダンスの値が増減する。図８に示すように、ソルダーレジスト１０の上に金属膜１１を形成した半導体装置１では、信号配線２１の上に形成されているソルダーレジスト１０の厚さが厚くなるに従って、信号配線２１の特性インピーダンスの値が大きくなる。図８に示すように、ソルダーレジスト１０の上に金属膜１１を形成した半導体装置１では、信号配線２１の上に形成されているソルダーレジスト１０の厚さが薄くなるに従って、信号配線２１の特性インピーダンスの値が小さくなる。
例えば、半導体装置１の入出力インピーダンスの値を５０Ωとする場合、信号配線２１の特性インピーダンスの値を５０Ωに近似させることが望ましい。信号配線２１の特性インピーダンスの値を５０Ωに近似させるため、信号配線２１の上に形成されているソルダーレジスト１０の厚さを３５μｍ以上４５μｍ以下とすることが好ましい。信号配線２１の特性インピーダンスの値を５０Ωに近似させるため、信号配線２１の上に形成されているソルダーレジスト１０の厚さを３９μｍとすることがより好ましい。
図６を用いて説明したように、半導体装置１において、ソルダーレジスト１０の上に金属膜１１を形成することにより、信号配線２１の特性インピーダンスの値を小さくすることができる。また、図８を用いて説明したように、ソルダーレジスト１０の上に金属膜１１を形成した半導体装置１は、信号配線２１の上に形成されているソルダーレジスト１０の厚さの増減に応じて、信号配線２１の特性インピーダンスの値が増減する。信号配線２１の上に形成されているソルダーレジスト１０の厚さを厚くすれば、信号配線２１の特性インピーダンスの値が大きくなり、信号配線２１の上に形成されているソルダーレジスト１０の厚さを薄くすれば、信号配線２１の特性インピーダンスの値が小さくなる。このように、ソルダーレジスト１０の上に金属膜１１を形成した半導体装置１は、信号配線２１の上に形成されているソルダーレジスト１０の厚さの値と、信号配線２１の特性インピーダンスの値とは比例関係にある。したがって、信号配線２１の上に形成されているソルダーレジスト１０の厚さを所定値に制御することにより、信号配線２１の特性インピーダンスの値を所望の値とすることが可能となる。例えば、信号配線２１の上に形成されているソルダーレジスト１０の厚さの値と、信号配線２１の特性インピーダンスの値との関係を、実験又はシミュレーション等によって予め求めておく。そして、所定の厚さのソルダーレジスト１０を信号配線２１の上に形成し、ソルダーレジスト１０の上に金属膜１１を形成することにより、半導体装置１の信号配線２１の特性インピーダンスの値を所望の値とすることができる。
〈電源プレーン２０のキャパシタンスの算出〉
図９〜図１２を用いて、キャパシタンスシミュレーションについて説明する。ソルダーレジスト１０の上に金属膜１１を形成していない半導体装置１に対して、キャパシタンスシミュレーションを行った場合について図９及び図１０を用いて説明する。また、ソルダーレジスト１０の上に金属膜１１を形成している半導体装置１に対して、キャパシタンスシミュレーションを行った場合について図１１及び図１２を用いて説明する。
図９の（Ａ）は、ソルダーレジスト１０の上に金属膜１１を形成していない半導体装置１に対してキャパシタンスシミュレーションを行った場合において、図５Ａの点線Ｃ−Ｃについて矢印方向Ｅから見た半導体装置１の要部断面模式図である。図９の（Ｂ）は、図９の（Ａ）の半導体装置１のシミュレーションモデルを示す図である。
図９に示す半導体装置１に対するキャパシタンスシミュレーションにおいては、例えば、以下のパラメータが用いられる。
・電源プレーン２０の面積（ｍｍ2）、厚さ（μｍ）及び導電率（Ｓ／ｍ）
・電源プレーン２０の上のソルダーレジスト１０の厚さ（μｍ）及び比誘電率（εｒ）
・プリプレグ２６の厚さ（μｍ）及び比誘電率（εｒ）
・グランドプレーン２３の厚さ（μｍ）及び導電率（Ｓ／ｍ）
図９に示す半導体装置１において、電源プレーン２０として銅（Ｃｕ）を用いており、電源プレーン２０の面積は２５ｍｍ2であり、電源プレーン２０の厚さは１０μｍであり
、電源プレーン２０の導電率（Ｓ／ｍ）は５．８×１０7である。図９に示す半導体装置
１において、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さは１５μｍ以上４０μｍ以下であり、ソルダーレジスト１０の比誘電率（εｒ）は３．９である。図９に示す半導体装置１において、プリプレグ２６の厚さは１００μｍであり、プリプレグ２６の比誘電率（εｒ）は４．９である。図９に示す半導体装置１において、グランドプレーン２３として銅（Ｃｕ）を用いており、グランドプレーン２３の厚さは３５μｍであり、グランドプレーン２３の導電率（Ｓ／ｍ）は５．８×１０7である。
図９における５ｍｍ角の電源プレーン２０に対してキャパシタンスシミュレーションを行った結果を図１０に示す。図１０の（Ａ）は、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さ（μｍ）の値と、５ｍｍ角の電源プレーン２０のキャパシタンス（ｐＦ）の値との対応表である。図１０の（Ｂ）は、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さ（μｍ）の値と、５ｍｍ角の電源プレーン２０のキャパシタンス（ｐＦ）の値とを対応付けたグラフである。
図１１の（Ａ）は、ソルダーレジスト１０の上に金属膜１１を形成している半導体装置１に対してキャパシタンスシミュレーションを行った場合において、図１の（Ａ）の点線Ｃ−Ｃについて矢印方向Ｅから見た半導体装置１の要部断面模式図である。図１１の（Ｂ）は、図１１の（Ａ）の半導体装置１のシミュレーションモデルを示す図である。
図１１に示す半導体装置１に対するキャパシタンスシミュレーションにおいては、例えば、以下のパラメータが用いられる。
・金属膜１１の厚さ（μｍ）及び導電率（Ｓ／ｍ）
・電源プレーン２０の面積（ｍｍ2）、厚さ（μｍ）及び導電率（Ｓ／ｍ）
・電源プレーン２０の上のソルダーレジスト１０の厚さ（μｍ）及び比誘電率（εｒ）
・プリプレグ２６の厚さ（μｍ）及び比誘電率（εｒ）
・グランドプレーン２３の厚さ（μｍ）及び導電率（Ｓ／ｍ）
図１１に示す半導体装置１において、金属膜１１として銅（Ｃｕ）を用いており、金属膜１１の厚さは５μｍであり、金属膜１１の導電率（Ｓ／ｍ）は５．８×１０7である。
図１１に示す半導体装置１において、電源プレーン２０として銅（Ｃｕ）を用いており、電源プレーン２０の面積は２５ｍｍ2であり、電源プレーン２０の厚さは１０μｍであり
、電源プレーン２０の導電率（Ｓ／ｍ）は５．８×１０7である。図１１に示す半導体装
置１において、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さは１５μｍ以上４０μｍ以下であり、ソルダーレジスト１０の比誘電率（εｒ）は３．９である。図１１に示す半導体装置１において、プリプレグ２６の厚さは１００μｍであり、プリプレグ２６の比誘電率（εｒ）は４．９である。図１１に示す半導体装置１において、グランドプレーン２３として銅（Ｃｕ）を用いており、グランドプレーン２３の厚さは３５μｍであり、グランドプレーン２３の導電率（Ｓ／ｍ）は５．８×１０7である。
図１１における５ｍｍ角の電源プレーン２０に対してキャパシタンスシミュレーションを行った結果を図１２に示す。図１２の（Ａ）は、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さ（μｍ）の値と、５ｍｍ角の電源プレーン２０のキャパシタンス（ｐＦ）の値との対応表である。図１２の（Ｂ）は、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さ（μｍ）の値と、５ｍｍ角の電源プレーン２０のキャパシタンス（ｐＦ）の値とを対応付けたグラフである。
図１０に示すように、ソルダーレジスト１０の上に金属膜１１を形成していない半導体装置１は、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さの増減に関わらず、電源プレーン２０のキャパシタンスの値はほとんど一定である。すなわち、ソルダーレジスト１０の上に金属膜１１を形成していない半導体装置１では、電源プレーン２０のキャパシタンスの値は、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さに依存しない。一方、図１２に示すように、ソルダーレジスト１０の上に金属膜１１を形成している半導体装置１は、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さの増減に応じて、電源プレーン２０のキャパシタンスの値が増減する。図１２に示すように、ソルダーレジスト１０の上に金属膜１１を形成している半導体装置１は、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さが薄くなるに従って、電源プレーン２０のキャパシタンスの値が大きくなる。
図１０及び図１２に示すように、ソルダーレジスト１０の上に金属膜１１を形成した場合、ソルダーレジスト１０の上に金属膜１１を形成していない場合と比較して、電源プレーン２０のキャパシタンスの値が大きくなる。すなわち、ソルダーレジスト１０の上に金属膜１１を形成することによって、ソルダーレジスト１０の上に金属膜１１を形成しない場合と比較して、半導体装置１におけるデカップリングキャパシタとしての機能を増大させることができる。
図１０及び図１２を用いて説明したように、半導体装置１において、ソルダーレジスト１０の上に金属膜１１を形成した場合、ソルダーレジスト１０の上に金属膜１１を形成していない場合と比較して、電源プレーン２０のキャパシタンスの値を大きくすることができる。図１２を用いて説明したように、ソルダーレジスト１０の上に金属膜１１を形成している半導体装置１は、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さの増減に応じて、電源プレーン２０のキャパシタンスの値が増減する。図１２を用いて説明したように、ソルダーレジスト１０の上に金属膜１１を形成している半導体装置１は、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さが薄くなるに従って、電源プレーン２０のキャパシタンスの値が大きくなる。このように、ソルダーレジスト１０の上に金属膜１１を形成した半導体装置１は、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さの値と、電源プレーン２０のキャパシタンスの値とは、反比例関係にある。したがって、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さを所定値に制御することにより、電源プレーン２０のキャパシタンスの値を所望の値とすることが可能となる。例えば、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さの値と、電源プレーン２０のキャパシタンスの値との関係を、実験又はシミュレーション等によって予め求めておく。そして、所定の厚さのソルダーレ
ジスト１０を電源プレーン２０の上に形成し、ソルダーレジスト１０の上に金属膜１１を形成することにより、半導体装置１の電源プレーン２０のキャパシタンスの値を所望の値とすることができる。例えば、半導体装置１の電源プレーン２０のキャパシタンスの値を大きく設定する場合、電源プレーン２０の上に形成されているソルダーレジスト１０の厚さを１５μｍ以上２５μｍ以下とすることが好ましい。
実施例１に係る半導体装置１では、図１３に示すように、電源領域３０の位置と、グランド領域３２の位置とを逆にしてもよい。すなわち、実施例１に係る半導体装置１では、電源プレーン２０が配置される位置とグランドプレーン２２が配置される位置とを逆にしてもよい。図１３は、実施例１に係る半導体装置１の上面図である。
〈実施例１の変形例〉
図１４Ａ及び図１４Ｂを参照して、実施例１の変形例について説明する。実施例１の変形例では、金属膜１１と、配線基板２に設置されているグランドパッド４０とをワイヤボンディングにより接続するようにしてもよい。すなわち、金属膜１１と、配線基板２に設置されているグランドパッド４０とをワイヤ５０を介して接続するようにしてもよい。図１４Ａは、実施例１の変形例に係る半導体装置１の拡大上面図である。図１４Ａは、図１の（Ａ）の一点鎖線で示された領域３３と同じ箇所を示している。図１４Ｂは、図１４Ａの点線Ｆ−Ｆについて矢印方向Ｇから見た半導体装置１の断面図である。図１４Ａ及び図１４Ｂに示すように、金属膜１１と、配線基板２に設置されているグランドパッド４０とがワイヤ５０を介して接続されている。また、実施例１の変形例は、後述する実施例２及び実施例３に適用してもよい。
実施例２に係る半導体装置１について説明する。なお、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。図１５は、実施例２に係る半導体装置１の上面図である。実施例２に係る半導体装置１では、金属膜１１が複数に分割されている。図１５に示す半導体装置１においては、電源領域３０及び配線領域３１における金属膜１１が繋がっており、電源領域３０及び配線領域３１における金属膜１１とグランド領域３２における金属膜１１とが分割されている。図１５に示す半導体装置１においては、電源領域３０及び配線領域３１における金属膜１１は、グランド電位と接続されており、グランド領域３２における金属膜１１は、電源電位と接続されている。
図１６Ａは、図１５の一点鎖線で示された領域６０の拡大図である。図１６Ｂは、図１６Ａの点線Ｌ−Ｌについて矢印方向Ｍから見た半導体装置１の断面図である。図１７Ａは、図１５の一点鎖線で示された領域６１の拡大図である。図１７Ｂは、図１７Ａの点線Ｎ−Ｎについて矢印方向Ｐから見た半導体装置１の断面図である。図１７Ｃは、図１７Ａの点線Ｑ−Ｑについて矢印方向Ｒから見た半導体装置１の断面図である。
図１６Ａ及び図１６Ｂに示すように、電源領域３０及び配線領域３１における金属膜１１が繋がって形成されており、電源領域３０及び配線領域３１における金属膜１１とグランド領域３２における金属膜１１とが分割されている。
図１７Ａに示すように、配線領域３１における金属膜１１とグランド領域３２における金属膜１１とが分割されている。図１７Ａに示すように、配線基板２には、ボンディングパッド４４、電源パッド６２、グランドパッド６４及びグランドパッド６６が設置されている。図１７Ａ及び図１７Ｂに示すように、グランド領域３２における金属膜１１は、配線基板２に設置されている電源パッド６２に接続されている。グランド領域３２における金属膜１１の一部が突起形状に形成されており、グランド領域３２における金属膜１１の突起形状の部分が、配線基板２に設置されている電源パッド６２に接続されている。
図１７Ａ及び図１７Ｂに示すように、配線基板２に設置されている電源パッド６２と、半導体素子３に設置されている電源パッド６３とが、ワイヤ４を介して接続されている。図１７Ａに示すように、グランドプレーン２２の一部が突起形状に形成されており、グランドプレーン２２の突起形状の部分が、配線基板２に設置されているグランドパッド６４に接続されている。図１７Ａに示すように、配線基板２に設置されているグランドパッド６４と、半導体素子３に設置されているグランドパッド６５とが、ワイヤ４を介して接続されている。図１７Ａに示すように、配線領域３１における金属膜１１の一部が突起形状に形成されており、配線領域３１における金属膜１１の突起形状の部分が、配線基板２に設置されているグランドパッド６６に接続されている。図１７Ａに示すように、配線基板２に設置されているグランドパッド６６と、半導体素子３に設置されているグランドパッド６７とが、ワイヤ４を介して接続されている。図１７Ａ及び図１７Ｃに示すように、配線基板２に設置されているボンディングパッド４４と、半導体素子３に設置されているボンディングパッド４５とが、ワイヤ４を介して接続されている。
図１７Ｂに示すように、配線基板２に設置されている電源ビアランド６８は、配線基板２を貫通する電源ビア６９と接続されている。電源プレーン２４と電源ビア６９とは接続されている。また、図１７Ｂに示すように、グランド領域３２における金属膜１１と電源ビアランド６８とが接続されている。外部電極パッド２５を介して電源ビア６９が電源電位と接続されることにより、グランド領域３２における金属膜１１は電源電位と接続される。グランドプレーン２２上に形成されているソルダーレジスト１０の厚さは、例えば、１５μｍである。
実施例１と同様に、配線基板２にはグランドビアパッド４６が設置されている。電源領域３０及び配線領域３１における金属膜１１は、実施例１と同様に、配線基板２に設置されているグランドビアパッド４６に接続されている。また、実施例１と同様に、配線基板２に設置されているグランドビアパッド４６は、配線基板２を貫通するグランドビア４７と接続されている。したがって、外部電極パッド２５を介してグランドビア４７がグランド電位と接続されることにより、電源領域３０及び配線領域３１における金属膜１１はグランド電位と接続される。
実施例２に係る半導体装置１では、ソルダーレジスト１０が、グランド電位に接続されている金属膜１１と電源プレーン２０とで挟まれた箇所が存在する。したがって、グランド電位に接続されている金属膜１１と、電源プレーン２０と、グランド電位に接続されている金属膜１１及び電源プレーン２０で挟まれたソルダーレジスト１０とによって、半導体装置１にデカップリングキャパシタとしての機能が形成されている。また、実施例２に係る半導体装置１では、ソルダーレジスト１０が、電源電位に接続されている金属膜１１とグランドプレーン２２とで挟まれた箇所が存在する。したがって、電源電位に接続されている金属膜１１と、グランドプレーン２２と、電源電位に接続されている金属膜１１及びグランドプレーン２２で挟まれたソルダーレジスト１０とによって、半導体装置１にデカップリングキャパシタとしての機能が形成されている。すなわち、半導体装置１のグランド領域３２にデカップリングキャパシタが形成されている。
図１７Ｃに示すように、配線基板２に設置されている信号ビアランド４８は、配線基板２を貫通する信号ビア４９と接続されている。信号配線２１の上に形成されているソルダーレジスト１０の厚さは、例えば、２５μｍである。
蒸着によってソルダーレジスト１０の上に金属膜１１を形成する場合、例えば、マスクを用いたスパッタ法により選択的に蒸着を行うことで、電源領域３０及び配線領域３１と、グランド領域３２とに分けて金属膜１１を形成する。めっきによって金属膜１１を形成する場合、例えば、マスクを用いた無電解めっき法により選択的にめっきを行うことで、
電源領域３０及び配線領域３１と、グランド領域３２とに分けて金属膜１１を形成する。
実施例２に係る半導体装置１は、電源領域３０及び配線領域３１における金属膜１１とグランド領域３２における金属膜１１とが分割されている。そして、実施例２に係る半導体装置１は、電源領域３０及び配線領域３１における金属膜１１はグランド電位と接続されており、グランド領域３２における金属膜１１は電源電位と接続されている。したがって、半導体装置１における電源領域３０及びグランド領域３２に、デカップリングキャパシタを形成することができる。
ここで、図１６Ｂに示す半導体装置１におけるグランドプレーン２２に対してキャパシタンスシミュレーションを行った結果は、図１１に示す半導体装置１における電源プレーン２０に対してキャパシタンスシミュレーションを行った結果とほぼ同様であった。すなわち、ソルダーレジスト１０の上に金属膜１１を形成している半導体装置１は、グランドプレーン２２の上に形成されているソルダーレジスト１０の厚さの増減に応じて、グランドプレーン２２のキャパシタンスの値が増減する。ソルダーレジスト１０の上に金属膜１１を形成した場合、ソルダーレジスト１０の上に金属膜１１を形成していない場合と比較して、グランドプレーン２２のキャパシタンスの値が大きくなる。したがって、ソルダーレジスト１０の上に金属膜１１を形成することによって、ソルダーレジスト１０の上に金属膜１１を形成しない場合と比較して、半導体装置１におけるデカップリングキャパシタとしての機能を増大させることができる。
ソルダーレジスト１０の上に金属膜１１を形成している半導体装置１は、グランドプレーン２２の上に形成されているソルダーレジスト１０の厚さが薄くなるに従って、グランドプレーン２２のキャパシタンスの値が大きくなる。このように、ソルダーレジスト１０の上に金属膜１１を形成した半導体装置１は、グランドプレーン２２の上に形成されているソルダーレジスト１０の厚さの値と、グランドプレーン２２のキャパシタンスの値とは、反比例関係にある。したがって、グランドプレーン２２の上に形成されているソルダーレジスト１０の厚さを所定値に制御することにより、グランドプレーン２２のキャパシタンスの値を所望の値とすることが可能となる。例えば、グランドプレーン２２の上に形成されているソルダーレジスト１０の厚さの値と、グランドプレーン２２のキャパシタンスの値との関係を、実験又はシミュレーション等によって予め求めておく。そして、所定の厚さのソルダーレジスト１０をグランドプレーン２２の上に形成し、ソルダーレジスト１０の上に金属膜１１を形成することにより、半導体装置１のグランドプレーン２２のキャパシタンスの値を所望の値とすることができる。例えば、半導体装置１のグランドプレーン２２のキャパシタンスの値を大きく設定する場合、グランドプレーン２２の上に形成されているソルダーレジスト１０の厚さを１５μｍ以上２５μｍ以下とすることが好ましい。
実施例２に係る半導体装置１では、実施例１に係る半導体装置１と比較して、電源領域３０の位置とグランド領域３２の位置とが逆になっている例を示した。しかし、実施例２に係る半導体装置１においては、図１８に示すように、電源領域３０及びグランド領域３２の位置を、実施例１に係る半導体装置１と同じ位置にしてもよい。図１８は、実施例２に係る半導体装置１の上面図である。図１８に示す半導体装置１においては、電源領域３０及び配線領域３１における金属膜１１が繋がっており、電源領域３０及び配線領域３１における金属膜１１とグランド領域３２における金属膜１１とが分割されている。図１８に示す半導体装置１においては、電源領域３０及び配線領域３１における金属膜１１は、グランド電位と接続されており、グランド領域３２における金属膜１１は、電源電位と接続されている。
実施例３に係る半導体装置１について説明する。なお、実施例１及び実施例２と同一の構成要素については、実施例１及び実施例２と同一の符号を付し、その説明を省略する。図１９は、実施例３に係る半導体装置１の上面図である。実施例３に係る半導体装置１では、金属膜１１が複数に分割されている。また、実施例３に係る半導体装置１では、配線領域３１の一部において金属膜１１が形成されていない箇所がある。すなわち、実施例３に係る半導体装置１では、配線領域３１におけるソルダーレジスト１０について、金属膜１１が形成されている箇所と金属膜１１が形成されていない箇所とが存在する。図１９に示す半導体装置１においては、電源領域３０及び配線領域３１における金属膜１１が繋がっており、電源領域３０及び配線領域３１における金属膜１１とグランド領域３２における金属膜１１とが分割されている。図１９に示す半導体装置１においては、電源領域３０及び信号領域３１における金属膜１１は、グランド電位と接続されており、グランド領域３２における金属膜１１は、電源電位と接続されている。
図２０Ａは、図１９の一点鎖線で示された領域８０の拡大図である。図２０Ｂは、図２０Ａの点線Ｓ−Ｓについて矢印方向Ｔから見た半導体装置１の断面図である。実施例３に係る半導体装置１では、隣接する２つの信号配線２１Ａを差動配線として用い、信号配線２１Ｂをシングルエンド配線として用いる。差動配線は、一つの信号当たり２本の信号線が使われ、２つの信号の電位差が信号レベルになる。例えば、２つの信号の電位差がプラスであれば“High”、２つの信号の電位差がマイナスであれば“Low”と認識される。図
２０Ａ及び図２０Ｂに示すように、差動配線として用いる信号配線２１Ａを覆うソルダーレジスト１０の上には金属膜１１が形成されていない。すなわち、差動配線として用いる信号配線２１Ａが形成されている領域（差動配線領域８１）には、金属膜１１が形成されていない。図２０Ａ及び図２０Ｂに示すように、シングルエンド配線として用いる信号配線２１Ｂを覆うソルダーレジスト１０の上には金属膜１１が形成されている。すなわち、シングルエンド配線として用いる信号配線２１Ｂが形成されている領域（シングルエンド配線領域８２）には、金属膜１１が形成されている。
〈信号配線２１Ａ（差動配線）の差動インピーダンスの算出〉
図２１Ａは、差動配線領域８１に金属膜１１を形成した場合の半導体装置１の断面図である。図２１Ａに示す半導体装置１が備える２つの信号配線２１Ａを差動配線として用いる場合において、インピーダンスシミュレーションによって算出した差動配線の差動インピーダンスの値は、８２．３０Ωである。すなわち、差動配線領域８１に金属膜１１を形成した場合、差動配線の差動インピーダンスの値は、８２．３０Ωである。図２１Ｂは、差動配線領域８１に金属膜１１を形成しない場合の半導体装置１の断面図である。図２１Ｂに示す半導体装置１が備える２つの信号配線２１Ａを差動配線として用いる場合において、インピーダンスシミュレーションによって算出した差動配線の差動インピーダンスの値は、９５．７７Ωである。すなわち、差動配線領域８１に金属膜１１を形成しない場合、差動配線の差動インピーダンスの値は、９５．７７Ωである。
インピーダンスシミュレーションにおいては、例えば、以下のパラメータが用いられる。
・金属膜１１の厚さ（μｍ）及び導電率（Ｓ／ｍ）
・信号配線２１Ａ、Ｂの幅（μｍ）、厚さ（μｍ）及び導電率（Ｓ／ｍ）
・隣接する２つの信号配線２１Ａの間の距離（μｍ）
・隣接する信号配線２１Ａと信号配線２１Ｂとの間の距離（μｍ）
・信号配線２１Ａ、Ｂの上のソルダーレジスト１０の厚さ（μｍ）及び比誘電率（εｒ）・プリプレグ２６の厚さ及び比誘電率（εｒ）
・グランドプレーン２３の厚さ（μｍ）及び導電率（Ｓ／ｍ）
図２１Ａ及び図２１Ｂに示す半導体装置１において、金属膜１１として銅（Ｃｕ）を用いており、金属膜１１の厚さは５μｍであり、金属膜１１の導電率（Ｓ／ｍ）は５．８×
１０7である。図２１Ａ及び図２１Ｂに示す半導体装置１において、信号配線２１Ａ、Ｂ
として銅（Ｃｕ）を用いており、信号配線２１Ａ、Ｂの幅は４０μｍであり、信号配線２１Ａ、Ｂの厚さは１０μｍであり、信号配線２１Ａ、Ｂの導電率（Ｓ／ｍ）は５．８×１０7である。図２１Ａ及び図２１Ｂに示す半導体装置１において、隣接する２つの信号配
線２１Ａの間の距離は４０μｍであり、隣接する信号配線２１Ａと信号配線２１Ｂとの間の距離は４０μｍである。図２１Ａ及び図２１Ｂに示す半導体装置１において、信号配線２１Ａ、Ｂの上のソルダーレジスト１０の厚さは３９μｍであり、ソルダーレジスト１０の比誘電率（εｒ）は３．９である。図２１Ａ及び図２１Ｂに示す半導体装置１において、プリプレグ２６の厚さは１００μｍであり、プリプレグ２６の比誘電率（εｒ）は４．９である。図２１Ａ及び図２１Ｂに示す半導体装置１において、グランドプレーン２３として銅（Ｃｕ）を用いており、グランドプレーン２３の厚さは３５μｍであり、グランドプレーン２３の導電率（Ｓ／ｍ）は５．８×１０7である。
実施例３では、差動配線領域８１に金属膜１１を形成していない。半導体素子３が差動回路である場合や半導体素子３が差動回路を含む場合、差動回路の入出力インピーダンスの値と差動配線の差動インピーダンスの値とを整合させることにより、電気信号の反射を抑えることが望まれる。差動回路の入出力インピーダンスの値を例えば１００Ωとする場合、差動配線領域８１に金属膜１１を形成しないことにより、キャパシタンスが低減し、差動配線の差動インピーダンスの値を差動回路の入出力インピーダンスの値に近づけることが可能となる。
実施例３に係る半導体装置１においては、電源領域３０及び信号領域３１における金属膜１１が、グランド電位と接続されており、グランド領域３２における金属膜１１が、電源電位と接続されている例を示した。これに限らず、半導体装置１において、電源領域３０及び信号領域３１における金属膜１１が、グランド電位と接続され、グランド領域３２における金属膜１１が、グランド電位と接続されるようにしてもよい。
実施例４に係る配線基板９０について説明する。なお、実施例１〜３と同一の構成要素については、実施例１〜３と同一の符号を付し、その説明を省略する。図２２Ａは、実施例４に係る配線基板９０の上面図である。図２２Ｂは、図２２Ａの一点鎖線Ｕ−Ｕについて矢印方向Ｖから見た配線基板９０の断面図である。
図２２Ａ及び図２２Ｂに示す配線基板９０は、半導体装置９１が複数設置されている。配線基板９０は、例えば、プリント配線基板である。半導体装置９１は、半導体素子及びインターポーザ基板を有している。半導体装置９１は、例えば、半導体素子が搭載されたインターポーザの表面が保護部材で封止されている半導体パッケージである。半導体装置９１は、配線基板９０と接続するためのボールが形成されている。半導体装置９１は、配線基板９０に実装されている。配線基板９０の上には、半導体装置９１を囲むようにソルダーレジスト１０が形成されている。ソルダーレジスト１０として、例えば、液状ソルダーレジストを用いてもよいし、フィルムソルダーレジストを用いてもよい。ソルダーレジスト１０の上には金属膜１１が形成されている。したがって、金属膜１１は、半導体装置９１を囲むようにソルダーレジスト１０の上に形成されている。
図２２Ａ及び図２２Ｂに示すように、配線領域３１に、抵抗、コンデンサ等の受動素子９２が設置されている。また、配線基板９０の上には、配線基板９０を外部機器に接続するための外部接続コネクタ９３が設置されている。図２２Ａ及び図２２Ｂに示す配線基板９０において、電源領域３０、配線領域３１及びグランド領域３２は、実施例１と同様である。すなわち、配線基板９０において、電源プレーン２０が形成されている領域を電源領域３０と画定し、信号配線２１が形成されている領域を配線領域３１と画定し、グラン
ドプレーン２２が形成されている領域をグランド領域３２と画定している。
図２２Ｃは、図２２Ａの一点鎖線Ｗ−Ｗについて矢印方向Ｘから見た配線基板９０の要部断面図である。図２２Ｃに示すように、配線基板９０は、Ｌ１層において電源プレーン２０、信号配線２１及びグランドプレーン２２を有しており、Ｌ２層においてグランドプレーン２３を有しており、Ｌ３層において電源プレーン２４を有している。図２２Ｃに示すように、電源プレーン２０、信号配線２１及びグランドプレーン２２は、ソルダーレジスト１０によって被覆されている。電源プレーン２０、２４、信号配線２１及びグランドプレーン２２、２３は、例えば、銅（Ｃｕ）等の金属を材料としている。電源プレーン２０、信号配線２１及びグランドプレーン２２の厚さは、例えば、１０μｍであるが、これに限らず、他の値であってもよい。グランドプレーン２２及び電源プレーン２４の厚さは、例えば、３５μｍであるが、これに限らず、他の値であってもよい。
なお、電源プレーン２０は、電源ビア（図示せず）に接続されており、電源ビアが電源電位と接続されることにより、電源プレーン２０は電源電位と接続される。グランドプレーン２２は、グランドビア（図示せず）に接続されており、グランドビアがグランド電位と接続されることにより、グランドプレーン２２はグランド電位と接続される。
図２２Ｃに示すように、配線基板９０は、Ｌ１層とＬ２層との間に絶縁体（誘電体）であるプリプレグ２６を有しており、Ｌ２層とＬ３層との間に絶縁体（誘電体）であるコア２７を有しており、Ｌ３層とＬ４層との間に絶縁体（誘電体）であるプリプレグ２８を有している。プリプレグ２６及び２８の厚さは、例えば、１００μｍであるが、これに限らず、他の値であってもよい。コア２７の厚さは、例えば、２００μｍであるが、これに限らず、他の値であってもよい。プリプレグ２６、コア２７及びプリプレグ２８の比誘電率（εｒ）は、例えば、４．９であるが、これに限らず、他の値であってもよい。また、配線基板９０には、半導体装置９１が設置されている面の反対側の面にソルダーレジスト２９が形成されている。
図２２Ｃに示すように、配線基板９０には、プリプレグ２６が電源プレーン２０とグランドプレーン２３とで挟まれた箇所が存在する。したがって、電源プレーン２０と、グランドプレーン２３と、電源プレーン２０及びグランドプレーン２３とで挟まれたプリプレグ２６とによって、配線基板９０にデカップリングキャパシタとしての機能が形成されている。配線基板９０にデカップリングキャパシタとしての機能が形成されることにより、同時スイッチングノイズ等のノイズを低減することが可能となる。
図２２Ｃに示すように、電源プレーン２０、信号配線２１及びグランドプレーン２２を覆うように、ソルダーレジスト１０が配線基板９０の上に形成されている。本実施形態では、配線基板９０において、電源プレーン２０が形成されている領域を電源領域３０と画定し、信号配線２１が形成されている領域を配線領域３１と画定し、グランドプレーン２２が形成されている領域をグランド領域３２と画定している。電源領域３０と配線領域３１との境界は任意に設定することが可能である。また、配線領域３１とグランド領域３２との境界は任意に設定することが可能である。電源領域３０及びグランド領域３２に形成されているソルダーレジスト１０の厚さは、例えば、２５μｍである。電源プレーン２０及びグランドプレーン２２の厚さを１０μｍとする場合、電源プレーン２０及びグランドプレーン２２の上に形成されているソルダーレジスト１０の厚さは１５μｍとなる。配線領域３１に形成されているソルダーレジスト１０の厚さは、例えば、３５μｍである。信号配線２１の厚さを１０μｍとする場合、信号配線２１の上に形成されているソルダーレジスト１０の厚さは２５μｍとなる。
図２２Ｃに示す配線基板９０では、液状のソルダーレジスト１０を用いて、配線基板９
０の上にソルダーレジスト１０を形成している。液状のソルダーレジスト１０を用いる場合、電源領域３０、配線領域３１及びグランド領域３２に沿って一定の厚さのソルダーレジスト１０を形成することが可能である。液状のソルダーレジスト１０を用いる場合、電源領域３０及びグランド領域３２と配線領域３１とでソルダーレジスト１０の塗布の回数を変えることで、ソルダーレジスト１０の厚さを異ならせることが可能である。図２２Ｃでは、電源領域３０及びグランド領域３２におけるソルダーレジスト１０よりも、配線領域３１におけるソルダーレジスト１０を厚く形成している。フィルム状のソルダーレジスト１０を用いて、配線基板９０の上にソルダーレジスト１０を形成する場合、図４に示した例と同様に、信号配線２１の形状に沿って、ソルダーレジスト１０が凹凸状の形状となる。
実施例４では、配線基板９０に複数の半導体装置９１を設置する例を示したが、これに限らず、配線基板９０に一つの半導体装置９１を設置するようにしてもよい。
実施例４に係る配線基板９０では、実施例２に係る半導体装置１と同様に、金属膜１１を複数に分割してもよい。すなわち、実施例４に係る配線基板９０において、電源領域３０及び配線領域３１における金属膜１１が繋がっており、電源領域３０及び配線領域３１における金属膜１１とグランド領域３２における金属膜１１とが分割されるようにしてもよい。この場合、電源領域３０及び配線領域３１における金属膜１１がグランド電位と接続され、グランド領域３２における金属膜１１が電源電位と接続されるようにする。
実施例４に係る配線基板９０では、実施例３に係る半導体装置１と同様に、金属膜１１を複数に分割し、配線領域３１の一部において金属膜１１を形成しないようにしてもよい。すなわち、実施例４に係る配線基板９０において、電源領域３０及び配線領域３１における金属膜１１が繋がっており、電源領域３０及び配線領域３１における金属膜１１とグランド領域３２における金属膜１１とが分割されるようにしてもよい。この場合、配線基板９０において、電源領域３０及び配線領域３１における金属膜１１が、グランド電位と接続され、グランド領域３２における金属膜１１が、電源電位と接続されるようにしてもよい。また、配線基板９０において、電源領域３０及び信号領域３１における金属膜１１が、グランド電位と接続され、グランド領域３２における金属膜１１が、グランド電位と接続されるようにしてもよい。差動配線として用いる信号配線２１が形成されている領域（差動配線領域）には、金属膜１１を形成しないようにしてもよい。シングルエンド配線として用いる信号配線２１が形成されている領域（シングルエンド配線領域）には、金属膜１１を形成するようにしてもよい。
実施例１〜３に係る半導体装置１及び実施例４に係る配線基板９０では、Ｌ２層においてグランドプレーン２３を有し、Ｌ３層において電源プレーン２４を有する例を示した。これに限定されず、実施例１〜３に係る半導体装置１及び実施例４に係る配線基板９０は、グランドプレーン２３に代えて、Ｌ２層において電源プレーンを有してもよい。また、実施例１〜３に係る半導体装置１及び実施例４に係る配線基板９０は、電源プレーン２４に代えて、Ｌ３層においてグランドプレーンを有してもよい。
実施例１〜３に係る半導体装置１及び実施例４に係る配線基板９０では、ソルダーレジスト１０の厚さを制御する一例として、配線領域３１のソルダーレジスト１０の厚さを、電源領域３０及びグランド領域３２のソルダーレジスト１０の厚さよりも厚くする。すなわち、実施例１〜３に係る半導体装置１及び実施例４に係る配線基板９０では、信号配線２１の上に形成されているソルダーレジスト１０の厚さを、電源プレーン２０及びグランドプレーン２２の上に形成されているソルダーレジスト１０の厚さよりも厚くする。そして、実施例１〜３に係る半導体装置１及び実施例４に係る配線基板９０では、電源領域３０及びグランド領域３２のソルダーレジスト１０の厚さを略同じとしている。これに限ら
ず、半導体装置１及び配線基板９０は、電源領域３０、配線領域３１及びグランド領域３２のソルダーレジスト１０の厚さを、任意の厚さにしてもよい。
半導体装置１及び配線基板９０は、配線領域３１のソルダーレジスト１０の厚さを電源領域３０のソルダーレジスト１０の厚さよりも厚くし、電源領域３０のソルダーレジスト１０の厚さをグランド領域３２のソルダーレジスト１０の厚さよりも厚くしてもよい。半導体装置１及び配線基板９０は、配線領域３１のソルダーレジスト１０の厚さを電源領域３０のソルダーレジスト１０の厚さよりも厚くし、配線領域３１及びグランド領域３２のソルダーレジスト１０の厚さを略同じとしてもよい。
半導体装置１及び配線基板９０は、配線領域３１のソルダーレジスト１０の厚さをグランド領域３２のソルダーレジスト１０の厚さよりも厚くし、グランド領域３２のソルダーレジスト１０の厚さを電源領域３０のソルダーレジスト１０の厚さよりも厚くしてもよい。半導体装置１及び配線基板９０は、グランド領域３２のソルダーレジスト１０の厚さを配線領域３１のソルダーレジスト１０の厚さよりも厚くし、配線領域３１のソルダーレジスト１０の厚さを電源領域３０のソルダーレジスト１０の厚さよりも厚くしてもよい。
半導体装置１及び配線基板９０は、配線領域３１のソルダーレジスト１０の厚さを電源領域３０のソルダーレジスト１０の厚さよりも厚くし、配線領域３１及びグランド領域３２のソルダーレジスト１０の厚さを略同じとしてもよい。半導体装置１及び配線基板９０は、配線領域３１のソルダーレジスト１０の厚さをグランド領域３２のソルダーレジスト１０の厚さよりも厚くし、電源領域３０及び配線領域３１のソルダーレジスト１０の厚さを略同じとしてもよい。半導体装置１及び配線基板９０は、配線領域３１のソルダーレジスト１０の厚さをグランド領域３２のソルダーレジスト１０の厚さよりも厚くし、電源領域３０のソルダーレジスト１０の厚さを配線領域３１のソルダーレジスト１０の厚さよりも厚くしてもよい。
半導体装置１及び配線基板９０は、電源領域３０、グランド領域３２及び配線領域３１のソルダーレジスト１０の厚さを略同じにしてもよい。半導体装置１及び配線基板９０は、グランド領域３２のソルダーレジスト１０の厚さを電源領域３０のソルダーレジスト１０の厚さよりも厚くし、電源領域３０及び配線領域３１のソルダーレジスト１０の厚さを略同じにしてもよい。半導体装置１及び配線基板９０は、電源領域３０のソルダーレジスト１０の厚さを配線領域３１のソルダーレジスト１０の厚さよりも厚くし、配線領域３１及びグランド領域３２のソルダーレジスト１０の厚さを略同じにしてもよい。半導体装置１及び配線基板９０は、電源領域３０のソルダーレジスト１０の厚さをグランド領域３２のソルダーレジスト１０の厚さよりも厚くし、グランド領域３２のソルダーレジスト１０の厚さを配線領域３１のソルダーレジスト１０の厚さよりも厚くしてもよい。半導体装置１及び配線基板９０は、グランド領域３２のソルダーレジスト１０の厚さを電源領域３０のソルダーレジスト１０の厚さよりも厚くし、電源領域３０のソルダーレジスト１０の厚さを配線領域３１のソルダーレジスト１０の厚さよりも厚くしてもよい。
以上の実施例１〜４を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
基板と、
前記基板に形成された電源配線と、
前記基板に形成された信号配線と、
前記基板に形成されたグランド配線と、
前記信号配線、前記電源配線及び前記グランド配線を被覆する絶縁層と、
前記絶縁層の上に形成された金属膜と、を備え、
前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚
さとが異なり、
前記金属膜がグランド電位に接続されていることを特徴とする半導体装置。
（付記２）
前記グランド配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、
前記金属膜が複数に分割されており、
前記電源配線及び前記信号配線を被覆する前記絶縁層の上に形成された前記金属膜がグランド電位に接続され、前記グランド配線を被覆する前記絶縁層の上に形成された前記金属膜が電源電位に接続されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記基板には複数の前記信号配線が形成されており、
隣接する２つの前記信号配線が差動配線であり、
前記差動配線を被覆する前記絶縁層の上には前記金属膜が形成されていないことを特徴とする付記１又は２に記載の半導体装置。
（付記４）
半導体装置が設置される配線基板であって、
前記配線基板に形成された電源配線と、
前記配線基板に形成された信号配線と、
前記配線基板に形成されたグランド配線と、
前記信号配線、前記電源配線及び前記グランド配線を被覆する絶縁層と、
前記絶縁層の上に形成された金属膜と、を備え、
前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、
前記金属膜がグランド電位に接続されており、
前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なることを特徴とする配線基板。
（付記５）
前記グランド配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、
前記金属膜が複数に分割されており、
前記電源配線及び前記信号配線を被覆する前記絶縁層の上に形成された前記金属膜がグランド電位に接続され、前記グランド配線を被覆する前記絶縁層の上に形成された前記金属膜が電源電位に接続されていることを特徴とする付記４に記載の配線基板。
（付記６）
前記配線基板には複数の前記信号配線が形成されており、
隣接する２つの前記信号配線が差動配線であり、
前記差動配線を被覆する前記絶縁層の上には前記金属膜が形成されていないことを特徴とする付記４又は５に記載の配線基板。
１、９１ 半導体装置
２、９０ 配線基板
３ 半導体素子
４、５０ ワイヤ
５ モールド樹脂
６ 半田ボール
１０、２９ ソルダーレジスト
１１ 金属膜
２０ 電源プレーン
２１、２１Ａ、２１Ｂ 信号配線
２２、２３ グランドプレーン
２４ 電源プレーン
２５ 外部電極パッド
２６、２８ プリプレグ
２７ コア
３０ 電源領域
３１ 配線領域
３２ グランド領域
８１ 差動配線領域
８２ シングルエンド配線領域

Claims (4)

  1. 配線基板と、
    前記配線基板の上に設置された半導体素子と、
    前記配線基板に形成された電源配線と、
    前記配線基板の前記電源配線と同じ層に形成され、前記半導体素子と接続された信号配線と、
    前記配線基板の前記電源配線及び前記信号配線と同じ層に形成されたグランド配線と、
    前記信号配線、前記電源配線及び前記グランド配線を被覆する絶縁層と、
    前記絶縁層の上に形成された金属膜と、を備え、
    前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、
    前記金属膜がグランド電位に接続されていることを特徴とする半導体装置。
  2. 配線基板と、
    前記配線基板の上に設置された半導体素子と、
    前記配線基板に形成された電源配線と、
    前記配線基板に形成され、前記半導体素子と接続された信号配線と、
    前記配線基板に形成されたグランド配線と、
    前記信号配線、前記電源配線及び前記グランド配線を被覆する絶縁層と、
    前記絶縁層の上に形成された金属膜と、を備え、
    前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、
    前記金属膜がグランド電位に接続され、
    前記グランド配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、
    前記金属膜が複数に分割されており、
    前記電源配線及び前記信号配線を被覆する前記絶縁層の上に形成された前記金属膜がグランド電位に接続され、前記グランド配線を被覆する前記絶縁層の上に形成された前記金属膜が電源電位に接続されていることを特徴とする半導体装置。
  3. 前記配線基板には複数の前記信号配線が形成されており、
    隣接する２つの前記信号配線が差動配線であり、
    前記差動配線を被覆する前記絶縁層の上には前記金属膜が形成されていないことを特徴とする請求項１又は２に記載の半導体装置。
  4. 半導体素子を有する半導体装置が設置される配線基板であって、
    前記配線基板上に設置された前記半導体装置と、
    前記配線基板に形成された電源配線と、
    前記配線基板の前記電源配線と同じ層に形成され、前記半導体素子と接続された信号配線と、
    前記配線基板の前記電源配線及び前記信号配線と同じ層に形成されたグランド配線と、
    前記信号配線、前記電源配線及び前記グランド配線を被覆する絶縁層と、
    前記絶縁層の上に形成された金属膜と、を備え、
    前記電源配線を被覆する前記絶縁層の厚さと、前記信号配線を被覆する前記絶縁層の厚さとが異なり、
    前記金属膜がグランド電位に接続されていることを特徴とする配線基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103428985A (zh) * 2012-05-21 2013-12-04 鸿富锦精密工业(武汉)有限公司 电路板
CN203015272U (zh) 2012-12-21 2013-06-19 奥特斯(中国)有限公司 印制电路板
CN104969668A (zh) * 2013-12-12 2015-10-07 At&S奥地利科技与系统技术股份公司 印制电路板
JP2015177059A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
US9691694B2 (en) 2015-02-18 2017-06-27 Qualcomm Incorporated Substrate comprising stacks of interconnects, interconnect on solder resist layer and interconnect on side portion of substrate
CN106550531A (zh) * 2015-09-17 2017-03-29 鸿富锦精密工业(武汉)有限公司 电路板
CN106572587B (zh) * 2015-10-08 2019-02-19 庆鼎精密电子（淮安）有限公司 柔性电路板及其制作方法
CN108966478B (zh) * 2017-05-17 2021-02-26 鹏鼎控股(深圳)股份有限公司 柔性电路板及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3047069B2 (ja) 1989-11-30 2000-05-29 タツタ電線株式会社 導電塗料および印刷回路基板
JP3527164B2 (ja) * 2000-03-01 2004-05-17 三菱電機株式会社 高周波回路基板
JP2002026177A (ja) * 2000-07-07 2002-01-25 Matsushita Electric Ind Co Ltd 半導体装置
JP2002043516A (ja) * 2000-07-19 2002-02-08 Toshiba Microelectronics Corp 半導体装置、及びメモリ装置
JP3879461B2 (ja) * 2001-09-05 2007-02-14 日立電線株式会社 配線基板及びその製造方法
TWI228295B (en) * 2003-11-10 2005-02-21 Shih-Hsien Tseng IC structure and a manufacturing method
JP4700332B2 (ja) * 2003-12-05 2011-06-15 イビデン株式会社 多層プリント配線板
JP4360617B2 (ja) 2003-12-24 2009-11-11 京セラ株式会社 配線基板
JP2007174075A (ja) * 2005-12-20 2007-07-05 Shinko Electric Ind Co Ltd 差動伝送路構造および配線基板
JP2008078314A (ja) * 2006-09-20 2008-04-03 Toshiba Corp 高速信号回路装置
JP2010114137A (ja) * 2008-11-04 2010-05-20 Toshiba Corp 多層プリント配線板
WO2010064467A1 (ja) * 2008-12-05 2010-06-10 イビデン株式会社 多層プリント配線板、及び、多層プリント配線板の製造方法
JP2010212439A (ja) * 2009-03-10 2010-09-24 Sumitomo Bakelite Co Ltd 回路基板

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